一种半导体器件的电性能测试方法

技术领域

本申请涉及半导体领域，特别是涉及一种半导体器件的电性能测试方法。

背景技术

集成电路制造周期长，单片晶元价值高昂，因此对于晶圆的在线检测尤为重要。目前晶元的电性能测试多集中在M1-WAT、M2-WAT、Final-WAT等固定的检测站点且需要大块的测试焊盘预留以便于扎入测试探针进行测试。通过扎针测试可以判断晶圆产品是否符合工艺技术平台的电性规格要求，测试数据可以作为晶圆产品交货的质量凭证。

但是当前对于前道工序或者中间工序发生的异常，缺乏有效的及时性电性检测手段，不利于产品的良率。

发明内容

本申请所主要解决的技术问题是提供一种半导体器件的电性能测试方法，可以将第一测试焊盘作为临时扎针焊盘，实现在半导体器件加工的前道工序或者中间工序中实时检测各结构层的电性能。

为解决上述技术问题，本申请采用的一个技术方案是：提供一种半导体器件的电性能测试方法，包括：在第一基体的第一表面形成第一线路层；在所述第一线路层背离所述第一基体的一侧形成第一测试焊盘，所述第一测试焊盘与所述第一线路层中的部分线路电连接；通过所述第一测试焊盘获得所述第一线路层的电性能；去除所述第一测试焊盘。

区别于现有技术的情况，本申请的有益效果是：本申请所提供的半导体器件的电性能测试方法包括：在第一基体的第一表面形成第一线路层；在第一线路层背离第一基体的一侧形成第一测试焊盘，第一测试焊盘与第一线路层中的部分线路电连接；通过第一测试焊盘获得第一线路层的电性能；去除第一测试焊盘。通过上述方式，可以将第一测试焊盘作为临时扎针焊盘，实现在半导体器件加工的前道工序或者中间工序中实时检测各线路层的电性能，解决了半导体器件只能在固定环节进行电性能量测的束缚的问题；在采用临时扎针焊盘进行检测之后对临时扎针焊盘进行去除可以避免临时扎针焊盘对后续形成的结构层中的金属线路造成影响。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。其中：

图1是本申请半导体器件的电性能测试方法第一实施例的流程示意图；

图2是图1中步骤S101一实施方式的结构示意图；

图3是图1中步骤S102一实施方式的结构示意图；

图4是图3中的部分俯视图；

图5是图1中步骤S102另一实施方式的结构示意图；

图6是图1中步骤S104一实施方式的结构示意图；

图7是本申请半导体器件的电性能测试方法第二实施例的流程示意图；

图8是图7中步骤S201一实施方式的结构示意图；

图9是形成图8中的结构之后进入步骤S102一实施方式的结构示意图；

图10是形成图9中的结构之后进入步骤S201一实施方式的结构示意图；

图11是形成图10中的结构之后进入步骤S102一实施方式的结构示意图；

图12是图1中步骤S104之后形成第二测试焊盘的结构示意图；

图13是本申请半导体器件的电性能测试方法第三实施例的流程示意图；

图14是图13中步骤S101和步骤S102一实施方式的结构示意图；

图15是图13中步骤S301一实施方式的结构示意图；

图16是形成图15中的结构之后进入步骤S102一实施方式的结构示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性的劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

请参考图1，图1是本申请半导体器件的电性能测试方法第一实施例的流程示意图，本申请半导体器件的电性能测试方法可以包括以下步骤S101-S104：

S101：在第一基体1的第一表面a1形成第一线路层L1。

其中，请参考图2，图2为图1中步骤S101一实施方式的结构示意图，第一基体1可以为包含但不限于应用于半导体的单晶、多晶或者非晶结构的基体，可以为晶圆、晶块或者芯片加工过程中间环节的中间产物，可以经过掺杂，也可以未经过掺杂，其材质可以是本领域公知的任意合适的底材，例如可以是以下所提到的材料中的至少一种：硅(Si)、锗(Ge)、锗硅(SiGe)、碳硅(SiC)、碳锗硅(SiGeC)、砷化铟(InAs)、砷化镓(GaAs)、磷化铟(InP)或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等，或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。

第一线路层L1可以包括一层或多层重叠的图案化线路层(其中多层包括两层及两层以上)，可以是由本领域技术人员所知悉的起电性连接作用的有源或者无源结构，例如混合键合结构、金属凸点(bump)、硅穿孔结构、重布线层、金属层等。第一线路层L1中的线路V可以从第一线路层L1背离第一基体1的一侧表面a1露出，便于后续连接第一测试焊盘以进行电性能测试，线路V的线路结构可以根据实际工艺和产品要求进行设计。第一线路层L1可以包括芯片区G1和测试区G2，其中芯片区G1可以包括具有特定线路结构的芯片线路V1，用于后续加工形成芯片；测试区G2可以位于与芯片区G1相邻的切割道区域内，可以包括测试线路V2。通过对测试线路V2的电性能进行测试，可以间接分析出芯片线路V1是否可能存在有断路、短路以及漏电等情况，判断产品是否符合该工艺技术平台的电性规格要求，评估半导体制造过程的质量和稳定性。

S102：在第一线路层L1背离第一基体1的一侧形成第一测试焊盘2，第一测试焊盘2与第一线路层L1中的部分线路V电连接。

其中，请参考图3-图5，图3是图1中步骤S102一实施方式的结构示意图，图4是图3中的部分俯视图，俯视方向为图3中的方向D，图5是图1中步骤S102另一实施方式的结构示意图。

在一实施例中，请参考图3和图4，步骤S102可以包括：在位于测试区G2的第一线路层L1背离第一基体1的一侧形成第一测试焊盘2，第一测试焊盘2的数量可以为1个或1个以上(图4中仅示出了虚线之间的部分俯视图，实际第一测试焊盘2的数量可以大于图4中所示出的3个)，借由不同第一测试焊盘2以及其下面线路V可以形成不同的导电回路，从而对线路V的电性能进行综合分析。该实施例中，第一测试焊盘2可以作为临时焊盘与测试区G2中的测试线路V2电连接，可以通过测试区G2间接测试芯片区G1中的芯片线路V1的电性能，可以避免测试扎针或者后续去除第一测试焊盘2时对芯片区G1中的芯片线路V1造成破坏。第一测试焊盘2可以为整片连续结构，也可以适应测试线路V2制作为特定的图案，可以覆盖测试线路V2在背离第一基体1一侧露出的全部线路，也可以仅覆盖测试线路V2在背离第一基体1一侧露出的部分线路，其形状、厚度、位置、数量等均可以根据测试线路V2以及芯片线路V1的实际线路结构来进行选择。其中，图4中测试线路V2被第一测试焊盘2所遮盖，图中未示出。

在另一个实施例中，请参考图5，步骤S102可以包括：在位于芯片区G1的第一线路层L1背离第一基体1的一侧形成第一测试焊盘2，第一测试焊盘2的数量可以为1个或1个以上，第一测试焊盘2与芯片区G1中的芯片线路V1电连接，该实施例可以直接测试芯片区G1中的线路V的电性能，减小电性能测试的误差。第一测试焊盘2可以为整片连续结构，也可以适应芯片线路V1打印为特定的图案，可以覆盖芯片线路V1在背离第一基体1一侧露出的全部线路，也可以仅覆盖芯片线路V1在背离第一基体1一侧露出的部分线路，其形状、厚度、位置、数量等均都可以根据芯片线路V1以及测试线路V2的实际线路结构来进行选择。

当然在另一实施例中，第一测试焊盘2也可以同时覆盖芯片线路V1以及测试线路V2。

其中，在第一线路层L1背离第一基体1的一侧形成第一测试焊盘2的步骤可以为采用喷墨印刷或者丝网印刷第一测试焊盘2。喷墨印刷或者丝网印刷工艺可以根据需求在任意位置形成任意形状的第一测试焊盘2，通过对喷墨/丝网印刷过程中材料的选择、浓度的控制以及第一测试焊盘2厚度和形状的调节，可以实现对第一测试焊盘2自身阻值的有效且自由的调控，用喷墨印刷或者丝网印刷形成第一测试焊盘2的适应性和灵活度高，且工艺简单、效率高。此外，在现有的工艺中，形成测试焊盘的方法通常是通过MASK(掩膜板)来向线路层表面磁控溅射金属以形成金属焊盘并通过黄光蚀刻的方式对其进行去除，采用此方式形成的金属焊盘与其下的线路接触较为紧密，不容易去除，残留的金属焊盘会影响金属线路结构，即使完全去除也容易破坏到本身的线路。而在本申请中，第一测试焊盘2是通过喷墨印刷或者丝网印刷工艺形成的，相对于现有的磁控溅射的方式，第一测试焊盘2与第一线路层L1的结合力弱，因此在相同去除工艺(例如CMP抛光工艺)下，采用喷墨印刷或者丝网印刷形成的第一测试焊盘2被去除时对与第一测试焊盘2贴合的线路层表面的影响相对较小。特别地，当第一测试焊盘2为有机导电材料时，还可以直接通过asher(氧等离子刻蚀)工艺等方式去除，对与第一测试焊盘2贴合的线路层表面的损伤更小。此外，若采用磁控溅射金属的方法形成第一测试焊盘2，需要单独设计一套MASK来适应临时焊盘的位置和形状，增加了准备时间和工艺成本。而采用喷墨印刷或者丝网印刷来制作第一测试焊盘2(材料可以为金属、导电有机物以及导电无机物等)，则可以根据产品特性形成任意形状的临时焊盘，不需要单独设计一套MASK，简单方便，减少了工艺成本。

在半导体的加工过程中，包括前道工序、中间工序以及后道工序。其中前道工序在基体上加工制作成各种电路元件结构，不使用金属材料，若第一测试焊盘2使用金属材料，例如采用丝网印刷工艺在第一线路层L1背离第一基体1的一侧表面印刷金属材料以形成第一测试焊盘2，可能会破坏该无金属的环境，对加工表面造成污染，影响各加工层之间的结合强度，从而破坏最终形成的器件的电性能。所以在前道工序中，第一测试焊盘2的材质可以优选为导电有机物和导电无机物。此外，金属焊盘一般需要通过光刻进行去除，容易有残留，且光刻容易破坏基体中的金属线路；即使对其进行CMP抛光去除，也需要单独定制保护模板保护无第一测试焊盘2的区域，增加了工艺成本。相对于金属材料来说，导电有机物和导电无机物不会与第一测试焊盘2下的金属线路过度结合，容易通过CMP(化学机械抛光)工艺进行去除，去除方式简单，去除效率较高，不容易对金属线路造成破坏，也不会污染无金属的环境。进一步地，第一测试焊盘2的材料可以优选为导电有机物，因为导电有机物可以通过asher工艺进行高效且完全的去除，保证了加工层的清洁度，同时又不会破坏基体以及基体中的线路结构，保证了最终形成的器件的电性能。在中间工序以及后道工序中，已经引入了金属焊点等金属材料，所以在这两道工序中，即使第一测试焊盘2为金属材料，也能符合工艺对于清洁度的需求。

在某些应用场景中，第一测试焊盘2可以为含有极性基团的有机导电材料，在步骤S102之前可以先对第一线路层L1进行表面处理以使第一线路层L1表面含有可以与前述有机导电材料的极性基团反应的官能团。例如，在一实施例中，第一测试焊盘2的材质可以为含有羟基的导电有机物，例如八羟基喹啉铝等，在步骤S102之前还可以先对第一线路层L1背离第一基体1的一侧进行羟基化处理，这样可以在第一线路层L1背离第一基体1的一侧表面形成羟基，有机导电材料和该表面上的羟基可以脱水键合，从而可以增加有机导电材料与该表面之间的键合力，提高第一测试焊盘2与第一线路层L1之间的结合强度，提高电性能测试的准确性。在另一实施例中，第一测试焊盘2的材质可以为含有羧基的导电有机物，例如聚(6-羧酸吲哚)等导电高分子，在步骤S102之前可以先对第一线路层L1背离第一基体1的一侧进行羟基化处理，羧基和羟基可以进行脱水缩合，从而增加第一测试焊盘2与第一线路层L1之间的结合力。在一实施例中，第一线路层L1背离第一基体1的一侧表面可以有氧化层，该氧化层可以为线路V或者线路V以外第一线路层L1的绝缘基质上形成的超薄原生氧化层。该氧化层会影响第一测试焊盘2与第一线路层L1的结合强度，因此在羟基化处理之后，还可以去除第一线路层L1背离所述第一基体1的一侧表面的氧化层，从而有利于提高第一测试焊盘2与第一线路层L1的结合强度，提高电性能测试的准确性。其中，可以通过CMP工艺对该超薄原生氧化层进行抛光以对其进行去除。

S103：通过第一测试焊盘2获得第一线路层L1的电性能。

首先可以获得第一测试焊盘2与线路V之间的第一接触电阻R1、第一测试焊盘2与测试探针之间的第二接触电阻R2以及第一测试焊盘2的电阻R3。

通过现有技术预留测试焊盘与本申请中的第一测试焊盘2测得电阻的差异可以由以下部分决定：线路V与测试焊盘之间的接触电阻差异、测试探针和测试焊盘之间接触电阻的差异、测试焊盘本身的电阻差异。其中，测试焊盘本身的电阻差异容易通过电性能测试装置测试得出，也可以通过对喷墨/丝网印刷过程中材料的选择、浓度的控制以及第一测试焊盘2厚度和形状的调节，实现对第一测试焊盘2自身阻值的有效调控，即可以得到电阻R3。当然也可以将第一测试焊盘2自身电阻设计为与现有技术预留测试焊盘的电阻相同，这样可以去除测试焊盘本身的电阻差异。之后通过对线路V与测试焊盘之间的接触电阻以及测试探针和测试焊盘之间的接触电阻构建二元一次不等式，通过多次测量后，便可以计算得出上述第一接触电阻R1和第二接触电阻R2。

在得到上述电阻阻值之后，便可以通过测试探针接触第一测试焊盘2以获得R1、R2、R3以及与第一测试焊盘2电连接的线路V的电阻的总和，例如，请参考图4，可以多次选取多个(多个包括2个及2个以上)第一测试焊盘中的任意2个进行扎针测试(例如，先对两个方形第一测试焊盘2进行扎针测试，然后再对其中一个方形第一测试焊盘2和一个圆形第一测试焊盘2进行扎针测试)，每次测试都可以得到一个前述总和；根据多个总和以及每个第一测试焊盘2对应的R1、R2以及R3的差值即可获得与不同第一测试焊盘2电连接的线路V的电阻，从而对芯片线路V1的线路连接情况进行综合分析。

这样可以将第一测试焊盘2与线路V之间的第一接触电阻R1、第一测试焊盘2与测试探针之间的第二接触电阻R2以及第一测试焊盘2的电阻R3均纳入电性能测量误差考虑范围内，提高电性能测试的准确性。

S104：去除第一测试焊盘2。

其中，请参考图6，图6为图1中步骤S104一实施方式的结构示意图(此时，第一测试焊盘2已经不存在于第一线路层L1上，图中虚线仅标识第一测试焊盘2去除前的位置)，优选地可以对第一测试焊盘2进行化学机械抛光，直至露出第一线路层L1中的线路V，化学机械抛光可以形成较为平坦的表面，且不容易对金属线路造成严重的机械损伤。除了可以对第一测试焊盘2进行CMP抛光之外，当第一测试焊盘2为导电有机物时，还可以直接采用asher工艺将其快速去除，且asher工艺也不会对基体造成破坏；当第一测试焊盘2为无机导电物时，也可以通过溶剂腐蚀的方式溶解粘结无机导电有机物的粘附剂，从而将无机导电有机物去除；当第一测试焊盘2为金属时，也可以通过光刻的方式将其去除。

在一应用场景中，请参考图7，图7为本申请半导体器件的电性能测试方法第二实施例的流程示意图。该半导体器件的电性能测试方法可以用于对半导体器件依次形成的不同线路层的电性能进行检测。在去除第一测试焊盘2之后，还可以包括步骤S201：在第一线路层L1背离第一基体1一侧形成第二线路层L2；将第二线路层L2作为第一线路层L1，并返回至步骤S102。其中，第二线路层L2可以包括一层或多层重叠的图案化线路层(其中多层包括两层及两层以上)，可以是由本领域技术人员所知悉的起电性连接作用的有源或者无源结构，例如混合键合结构、金属凸点(bump)、硅穿孔结构、重布线层、金属层等，其线路结构可以与第一线路层L1相同，也可以不相同。

例如，请参考图1-图11，图8是图7中步骤S201一实施方式的结构示意图，图9是形成图8中的结构之后进入步骤S102一实施方式的结构示意图，图10是形成图9中的结构之后进入步骤S201一实施方式的结构示意图，图11是形成图10中的结构之后进入步骤S102一实施方式的结构示意图，在一个实施例中，该申请半导体器件的电性能测试方法可以包括以下步骤：在第一基体1的第一表面a1形成第一线路层L1(参考图2)；在第一线路层L1背离第一基体1的一侧形成第一测试焊盘2，第一测试焊盘2与第一线路层L1中的部分线路V电连接(参考图3或图5)；通过第一测试焊盘2获得第一线路层L1的电性能；去除第一测试焊盘2(参考图6)；在第一线路层L1背离第一基体1一侧形成第二线路层L2(参考图8)；将第二线路层L2作为第一线路层，并在第二线路层L2背离第一基体1的一侧形成第一测试焊盘2，第一测试焊盘2与第一线路层L1中的部分线路V电连接，其中第一测试焊盘2可以形成在芯片区G1和/或测试区G2(参考图9)；通过第一测试焊盘2获得第二线路层L2的电性能；去除第一测试焊盘2；在第二线路层L2背离第一基体1一侧形成第三线路层L3(参考图10)；将第二线路层L2作为第一线路层，将第三线路层L3作为第二线路层，并在第三线路层L3背离第一基体1的一侧形成第一测试焊盘2，其中第一测试焊盘2可以形成在芯片区G1和/或测试区G2(参考图11)；通过第一测试焊盘2获得第三线路层L3的电性能；去除第一测试焊盘2。其中，第三线路层L3可以包括一层或多层重叠的图案化线路层(其中多层包括两层及两层以上)，可以是由本领域技术人员所知悉的起电性连接作用的有源或者无源结构，例如混合键合结构、金属凸点(bump)、硅穿孔结构、重布线层、金属层等，其线路结构可以与第一线路层L1和/第二线路层L2相同，也可以不相同。通过上述方法，可以在第一线路层L1、第二线路层L2和第三线路层L3形成之后，及时对每一层线路层进行电性能测试。当然，在其他的实施例中，可以继续根据上述步骤继续在第三线路层L3上形成一层或多层线路层并形成第一测试焊盘2进行检测，形成线路层的层数以及在何线路层上形成第一测试焊盘2都可以根据实际工艺及产品需求进行调整。

请参考图12，图12是图1中步骤S104之后形成第二测试焊盘的结构示意图，在到达半导体器件加工的M1-WAT、M2-WAT、Final-WAT等固定检测站点时，为了避免第一测试焊盘2对后续加工工序的影响，在去除第一测试焊盘2之后还可以包括：在第二线路层L2背离基体1的表面上电镀金属，对金属利用掩膜版进行光刻，直至在测试区G2背离基体1的一侧形成第二测试焊盘3，第二测试焊盘3可以与测试区G2中的测试线路V2电连接。第二测试焊盘3相对第一测试焊盘2更为稳定，可以直接保留在测试区G2中，可以避免测试焊盘在后续加工过程中出现变形或者对半导体器件的电性能造成影响。

在另一应用场景中，该半导体器件的电性能测试方法可以用于对键合基体的键合表面所在线路层的电性能进行检测。在去除第一测试焊盘2之后，还可以包括步骤S301：将第一基体1与第二基体4键合(第二基体4可以至少提供与第一基体1键合的线路层，第二基体4可以为包含但不限于应用于半导体的单晶、多晶或者非晶结构的基体，可以为晶圆、晶块或者芯片加工过程中间环节的中间产物，可以经过掺杂，也可以未经过掺杂，其材质可以是本领域公知的任意合适的底材，例如可以是以下所提到的材料中的至少一种：硅(Si)、锗(Ge)、锗硅(SiGe)、碳硅(SiC)、碳锗硅(SiGeC)、砷化铟(InAs)、砷化镓(GaAs)、磷化铟(InP)或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等，或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等，第二基体4可以与第一基体1的材质和/或结构相同，也可以不同。)，第一线路层L1背离第一基体1一侧的线路V与第二基体4靠近第一基体1一侧的线路电连接；其中，第二基体4背离第一基体1一侧设置有第二线路层L2；之后将第二线路层L2作为第一线路层，并返回步骤S102形成第一测试焊盘2，之后可以继续进行S102之后的步骤，请参考图13，图13是本申请半导体器件的电性能测试方法第三实施例的流程示意图。

其中，第一线路层L1、第二线路层L2以及第二基体4中与第一线路层L1键合的线路层的线路结构、线路层数均可以根据实际工艺需求进行设计。

例如，在一个实施例中，请参考图14-图16，图14是图13中步骤S101和步骤S102一实施方式的结构示意图，图15是图13中步骤S301一实施方式的结构示意图，图16是形成图15中的结构之后进入步骤S102一实施方式的结构示意图，该申请半导体器件的电性能测试方法可以包括以下步骤：在第一基体1的上方形成第一线路层L1；在第一线路层L1背离第一基体1的一侧形成第一测试焊盘2，第一测试焊盘2与第一线路层L1中的部分线路V电连接(参考图14)，其中第一线路层L1可以仅包括芯片区G1，也可以同时包括芯片区G1和测试区G2，图中未标出；通过第一测试焊盘2获得第一线路层L1的电性能；去除第一测试焊盘2；将第一基体1与第二基体4键合，其中第二基体4可以包括一个或多个重叠键合的晶圆(其中，多个指2个以及2个以上)，在第一线路层L1背离第一基体1一侧键合包含有第二线路层L2的第二基体4，在第一线路层L1背离第一基体1一侧形成第二线路层L2(参考图15)；将第二线路层L2作为第一线路层，并在第二线路层L2背离第一基体1的一侧形成第一测试焊盘2，第一测试焊盘2与第一线路层L1中的部分线路V电连接(参考图16)；通过第一测试焊盘2获得第二线路层L2的电性能；去除第一测试焊盘2；之后可以在第二线路层L2背离第一基体1的一侧继续进行前述基体键合以及形成第一测试焊盘2进行电性能测试的步骤。上述线路V的线路结构可以根据实际工艺和产品要求进行设计。键合基体的个数以及形成第一测试焊盘2的位置都可以根据实际工艺及产品需求进行调整。这样便可以对每次晶圆键合之前都对当前晶圆线路层的电性能进行及时测试，有利于提高产品的良率。

通过步骤S101-S104可以将第一测试焊盘2作为临时扎针焊盘，实现在半导体器件加工过程中实时检测各结构层的电性能；在采用临时扎针焊盘进行检测之后对临时扎针焊盘进行去除可以避免临时扎针焊盘对后续形成的结构层中的金属线路造成影响。

由上可知，本发明采用的半导体器件的电性能测试方法可以包括：在第一基体的第一表面形成第一线路层；在第一线路层背离第一基体的一侧形成第一测试焊盘，第一测试焊盘与第一线路层中的部分线路电连接；通过第一测试焊盘获得第一线路层的电性能；去除第一测试焊盘。通过上述方法，可以将第一测试焊盘作为临时扎针焊盘，实现在半导体器件加工的前道工序或者中间工序中实时检测各结构层的电性能。

以上仅为本申请的实施方式，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。