电子器件制造方法及相关产品

技术领域

本申请涉及芯片制造领域，具体涉及高电子迁移率晶体管芯片，特别是一种电子器件制造方法及相关产品。

背景技术

高电子迁移率晶体管(High Electron Mobility Transistor，HEMT)利用异质结或调制掺杂结构中二维电子气高迁移率特性的场效应晶体管，其在低温、低电场下的电子迁移率比通常高质量的体半导体的场效应晶体管高几倍到几十倍，可实现高速低噪音工作。然而，随着信息技术的发展，无线通信对射频高电子迁移率晶体管的性能要求也越来越高，如何减小器件尺寸以及寄生电阻，提高高电子迁移率晶体管的性能，已成为急需解决的技术问题。

发明内容

本申请实施例提供了一种电子器件制造方法及相关产品，通过该电子器件制造方法制造高电子迁移率晶体管，可以减小器件尺寸以及寄生电阻，提高高电子迁移率晶体管的性能。

第一方面，本申请实施例提供了一种电子器件制造方法，应用于电子器件制造系统，所述电子器件制造系统用于制造高电子迁移率晶体管，所述方法包括：提供衬底，并在所述衬底上层叠设置缓冲层、沟道层、势垒层、钝化层、多晶硅层和保护层，得到第一形态电子器件；针对所述第一形态电子器件，刻蚀预设位置上的所述保护层和所述多晶硅层，得到第二形态电子器件，所述第二形态电子器件包括第一凸部，所述第一凸部从所述钝化层延伸至所述保护层表面，所述第一凸部包括接触所述钝化层的凸部底面、背离所述钝化层的凸部顶面及连接于所述凸部底面与所述凸部顶面之间的凸部侧面；针对所述第二形态电子器件，根据所述第一凸部制作栅极，并根据所述栅极制作源极和漏极，得到所述高电子迁移率晶体管。

在一些可能的示例中，所述针对所述第二形态电子器件，根据所述第一凸部制作栅极，并根据所述栅极制作源极和漏极，得到所述高电子迁移率晶体管，包括：针对所述第二形态电子器件，根据所述第一凸部制作栅极槽，得到第三形态电子器件；针对所述第三形态电子器件，在所述栅极槽上制作栅极，得到第四形态电子器件；针对所述第四形态电子器件，根据所述栅极制作源极和漏极，得到所述高电子迁移率晶体管。

在一些可能的示例中，所述第一凸部包括两个凸部侧壁，所述针对所述第二形态电子器件，根据所述第一凸部制作栅极槽，得到第三形态电子器件，包括：分别在所述两个凸部侧壁上制作一氮化物侧墙，以在所述第二形态电子器件上形成第二凸部；刻蚀所述第二凸部之外的钝化层，以在所述第二形态电子器件上形成源漏区域；针对形成源漏区域后的第二形态电子器件，根据所述第二凸部制作栅极槽，得到所述第三形态电子器件。

在一些可能的示例中，针对形成源漏区域后的第二形态电子器件，根据所述第二凸部制作栅极槽，得到所述第三形态电子器件，包括：减薄或完全去除所述源漏区域的势垒层，以使所述源漏区域的势垒层的厚度满足高电子迁移率晶体管的设计要求；在减薄后的所述源漏区域的势垒层或暴露出的沟道层上生长氮化镓层，得到第五形态电子器件；针对所述第五形态电子器件，根据所述第二凸部制作栅极槽，得到所述第三形态电子器件。

在一些可能的示例中，针对所述第五形态电子器件，根据所述第二凸部制作栅极槽，得到所述第三形态电子器件，包括：针对所述第五形态电子器件，在其表面沉积第一介质层；针对所述第一介质层，表面平坦化处理至所述第二凸部的多晶硅层露出；刻蚀所述第二凸部的多晶硅层，以形成所述栅极槽，得到所述第三形态电子器件。

在一些可能的示例中，所述针对所述第三形态电子器件，在所述栅极槽上制作栅极，得到第四形态电子器件，包括：针对所述第三形态电子器件，在其表面沉积栅极金属；刻蚀所述第三形态电子器件表面上的预设区域内的栅极金属，形成T形的栅极，得到所述第四形态电子器件。

在一些可能的示例中，所述针对所述第四形态电子器件，根据所述栅极制作源极和漏极，得到所述高电子迁移率晶体管，包括：针对所述第四形态电子器件，在其表面沉积第二介质层，得到第六形态电子器件；针对所述第六形态电子器件，根据所述栅极制作源极和漏极，得到所述高电子迁移率晶体管。

第二方面，本申请实施例提供了一种高电子迁移率晶体管，包括：层叠设置的衬底、缓冲层、沟道层、势垒层、氮化镓层、第一介质层和第二介质层，形成于所述第二介质层上的源极和漏极，以及设置于所述源极与所述漏极之间的栅极；所述源极和所述漏极贯通所述第一介质层和所述第二介质层，并延伸至所述氮化镓层中；所述高电子迁移率晶体管设置有凹部，所述凹部自所述氮化镓层开设且贯通所述氮化镓层、所述第一介质层，所述凹部设置有凹部底壁及连接于所述凹部底壁的凹部侧壁，所述栅极设置于所述凹部内。

在一些可能的示例中，所述第二介质层包括介质层凸部，所述介质层凸部设置于所述源极与所述漏极之间，所述介质层凸部覆盖所述栅极。

在一些可能的示例中，所述凹部侧壁设置有氮化物侧墙。

在一些可能的示例中，所述势垒层包括势垒层凸部，所述凹部底壁设置为钝化层，所述钝化层设置于所述势垒层凸部上。

在一些可能的示例中，所述源极设置有接触所述氮化镓层的源极底面、背离所述第二介质层的源极顶面及连接于所述源极顶面与所述源极底面之间的源极侧面。

在一些可能的示例中，所述漏极设置有接触所述氮化镓层的漏极底面、背离所述第二介质层的漏极顶面及连接于所述漏极顶面与所述漏极底面之间的漏极侧面。

在一些可能的示例中，所述栅极设置有接触所述钝化层的栅极底面、接触所述介质层凸部的栅极顶面及连接于所述栅极顶面与所述栅极底面之间的栅极侧面。

可以看出，本申请实施例中的电子器件制造方法，提供衬底，并在所述衬底上层叠设置缓冲层、沟道层、势垒层、钝化层、多晶硅层和保护层，得到第一形态电子器件；针对所述第一形态电子器件，刻蚀预设位置上的所述保护层和所述多晶硅层，得到第二形态电子器件，所述第二形态电子器件包括第一凸部，所述第一凸部从所述钝化层延伸至所述保护层表面，所述第一凸部包括接触所述钝化层的凸部底面、背离所述钝化层的凸部顶面及连接于所述凸部底面与所述凸部顶面之间的凸部侧面；针对所述第二形态电子器件，根据所述第一凸部制作栅极，并根据所述栅极制作源极和漏极，得到高电子迁移率晶体管；该高电子迁移率晶体管具有器件尺寸小、寄生电阻低以及性能高的优点。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本申请实施例提供的一种电子器件制造方法的流程示意图；

图2至图23是本申请实施例提供的一种高电子迁移率晶体管在各个制备阶段的结构示意图。

具体实施方式

为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别不同对象，而不是用于描述特定顺序。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其他步骤或单元。

在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。

请参阅图1，图1是本申请实施例提供的一种电子器件制造方法的流程示意图，所述方法包括以下步骤：

步骤S101：提供衬底，并在所述衬底上层叠设置缓冲层、沟道层、势垒层、钝化层、多晶硅层和保护层，得到第一形态电子器件。

其中，所述第一形态的电子器件如图2所示，所述衬底可采用硅(Si)衬底、碳化硅(SiC)衬底、蓝宝石(Al2O3)衬底；所述缓冲层为氮化镓(GaN)材料；所述沟道层为氮化镓材料；所述势垒层为氮化镓铝(AlGaN)材料；所述钝化层为氮化硅和二氧化硅(SiN+SiO2)组合材料；所述多晶硅层为多晶硅(PolySilicon)材料；所述保护层为二氧化硅(SiO2)材料；从而，第一形态电子器件具有GaN缓冲层上外延GaN和AlGaN，再依次沉积SiN+SiO2、PolySilicon、SiO2，形成GaN/GaN/AlGaN/SiNx/SiO2/Polysilicon/SiO2的结构。此外，本申请实施例衬底、缓冲层、沟道层、势垒层、钝化层、多晶硅层和保护层的厚度均满足高电子迁移率晶体管的制作要求，其中，多晶硅层的厚度优选为200nm。

需要说明的是，本申请实施例对衬底、缓冲层、沟道层、势垒层、钝化层、多晶硅层和保护层的材料描述只是示例性的，还可以替换为其他符合高电子迁移率晶体管制作要求的材料，本申请实施例对此不作具体限定，将本申请实施例的衬底、缓冲层、沟道层、势垒层、钝化层、多晶硅层和保护层的材料替换为其他材料时，仍然在本申请的保护范围内。

步骤S102：针对所述第一形态电子器件，刻蚀预设位置上的所述保护层和所述多晶硅层，得到第二形态电子器件，所述第二形态电子器件包括第一凸部，所述第一凸部从所述钝化层延伸至所述保护层表面，所述第一凸部包括接触所述钝化层的凸部底面、背离所述钝化层的凸部顶面及连接于所述凸部底面与所述凸部顶面之间的凸部侧面。

其中，所述第一凸部的宽度满足高电子迁移率晶体管制作的设计要求，优选为150nm。

其中，所述第二形态电子器件如图3所示，所述第一凸部包括保护层和多晶硅层，制作第一凸部的目的是为了得到假栅极，将该第一凸部作为假栅极，再依据假栅极来制作栅极。具体地，针对第一形态的电子器件，先确定假栅极或栅极的位置，然后将假栅极或栅极的位置之外的保护层和多晶硅层刻蚀掉，仅留下假栅极或栅极的位置处的保护层和多晶硅层，从而得到该第一凸部，也即得到假栅极。

步骤S103：针对所述第二形态电子器件，根据所述第一凸部制作栅极，并根据所述栅极制作源极和漏极，得到所述高电子迁移率晶体管。

其中，所述高电子迁移率晶体管如图22或图23所示，根据该假栅极为参照来制作高电子迁移率晶体管的栅极；在得到高电子迁移率晶体管的栅极之后，再以该高电子迁移率晶体管的栅极为参照来制作源极和漏极；根据所述假栅极制作栅极，然后根据所述栅极制作源极和漏极的具体过程如图4至图23所示。

具体地，可以根据该假栅极通过光刻和全自对准(FSA)来制作栅极，从而可以使得制作得到的栅极具有小尺寸化的结构，从而可以为射频和毫米波应用提升性能；再进一步地，再根据制作得到的栅极通过全自对准来制作源极和漏极，可以减少源极或漏极到栅极的尺寸和寄生电阻，从而进一步提升高电子迁移率晶体管的性能。

另外，本申请实施例提供的根据假栅极来制作栅极，再根据所述栅极制作源极和漏极，进而得到高电子迁移率晶体管的制作工艺与当前的CMOS工艺兼容，因而制作成本低，并且制作得到的高电子迁移率晶体管具备高通量的特点；同时，完全兼容源极和漏极的再次生长，进一步减小源极和漏极的寄生电阻。

可以看出，本申请实施例中的电子器件制造方法，提供衬底，并在所述衬底上层叠设置缓冲层、沟道层、势垒层、钝化层、多晶硅层和保护层，得到第一形态电子器件；针对所述第一形态电子器件，刻蚀预设位置上的所述保护层和所述多晶硅层，得到第二形态电子器件，所述第二形态电子器件包括第一凸部，所述第一凸部从所述钝化层延伸至所述保护层表面，所述第一凸部包括接触所述钝化层的凸部底面、背离所述钝化层的凸部顶面及连接于所述凸部底面与所述凸部顶面之间的凸部侧面；针对所述第二形态电子器件，根据所述第一凸部制作栅极，并根据所述栅极制作源极和漏极，得到高电子迁移率晶体管；该高电子迁移率晶体管具有器件尺寸小、寄生电阻低以及性能高的优点。

在一些可能的示例中，所述针对所述第二形态电子器件，根据所述第一凸部制作栅极，并根据所述栅极制作源极和漏极，得到所述高电子迁移率晶体管，包括：针对所述第二形态电子器件，根据所述第一凸部制作栅极槽，得到第三形态电子器件；针对所述第三形态电子器件，在所述栅极槽上制作栅极，得到第四形态电子器件；针对所述第四形态电子器件，根据所述栅极制作源极和漏极，得到所述高电子迁移率晶体管。

具体地，所述第三形态电子器件如图14或图15所示，其具体制作过程如图4至图15所示；所述第四形态电子器件如图18或图19所示，其具体制作过程如图16至图17所示。

可见，本示例中，根据第一凸部为参照制作栅极槽，然后在该栅极槽上制作栅极，再根据该栅极为参照制作源极和漏极，可以减少源极、漏极到栅极的尺寸和以及寄生电阻，从而提升制作得到的高电子迁移率晶体管的性能。

在一些可能的示例中，所述第一凸部包括两个凸部侧壁，所述针对所述第二形态电子器件，根据所述第一凸部制作栅极槽，得到第三形态电子器件，包括：分别在所述两个凸部侧壁上制作一氮化物侧墙，以在所述第二形态电子器件上形成第二凸部；刻蚀所述第二凸部之外的钝化层，以在所述第二形态电子器件上形成源漏区域；针对形成源漏区域后的第二形态电子器件，根据所述第二凸部制作栅极槽，得到所述第三形态电子器件。

具体地，请参阅图4，分别在所述第一凸部的两个凸部侧壁上制作一氮化物侧墙，由所述第一凸部和两个所述氮化物侧墙组成所述第二凸部，其中，所述氮化物侧墙的高度至少不低于所述第一凸部的多晶硅层的厚度；优选为，所述氮化物侧墙的高度大于所述第一凸部的多晶硅层的厚度且小于所述第一凸部的高度。请一并参阅图5，以所述第二凸部为参照，刻蚀所述第二凸部之外的钝化层，也即除所述第二凸部覆盖的区域，所述第二形态电子器件上其它区域的钝化层全部刻蚀掉，其它区域的钝化层刻蚀掉后，露出的区域即为所述第二形态电子器件的源漏区域，所述源漏区域也即指刻蚀过钝化层之后除所述第二凸部覆盖之外的第二形态电子器件的表面区域，该表面区域为势垒层的表面。然后，再根据第二凸部来制作栅极槽，得到第三形态的电子器件，其中，根据第二凸部来制作栅极槽的具体过程如图6至图15所示。

在一些可能的示例中，针对形成源漏区域后的第二形态电子器件，根据所述第二凸部制作栅极槽，得到所述第三形态电子器件，包括：减薄或完全去除所述源漏区域的势垒层，以使所述源漏区域的势垒层的厚度满足高电子迁移率晶体管的设计要求；在减薄后的所述源漏区域的势垒层或暴露出的沟道层上生长氮化镓层，得到第五形态电子器件；针对所述第五形态电子器件，根据所述第二凸部制作栅极槽，得到所述第三形态电子器件。

具体地，请参阅图6或图7，源漏区域也即为刻蚀钝化层后露出的势垒层的表面，刻蚀完钝化层后，继续做回刻，对该势垒层的表面的进行刻蚀，使得所述源漏区域的势垒层的厚度满足高电子迁移率晶体管的设计要求。刻蚀完势垒层以后，可以发现，由于该势垒层被第二凸部(或者说被刻蚀后的钝化层)覆盖的部分未进行刻蚀，因而刻蚀完的势垒层存在一个凸部，也即势垒层凸部，也即被第二凸部(或者说被刻蚀后的钝化层)覆盖的部分。请一并参阅图8或图9，在刻蚀完势垒层后，在电子器件的露出的势垒层表面上或露出的沟道层表面上生长氮化镓层以形成低电阻区域，得到第五形态的电子器件，该氮化镓层为N型氮化镓层，该氮化镓层的厚度满足设计要求。其中，针对所述第五形态电子器件，根据所述第二凸部制作栅极槽的具体步骤如图10至图15所示。

在一些可能的示例中，针对所述第五形态电子器件，根据所述第二凸部制作栅极槽，得到所述第三形态电子器件，包括：针对所述第五形态电子器件，在其表面沉积第一介质层；针对所述第一介质层，表面平坦化处理至所述第二凸部的多晶硅层露出；刻蚀所述第二凸部的多晶硅层，以形成所述栅极槽，得到所述第三形态电子器件。

具体地，请参阅图10或图11，在势垒层表面上生长氮化镓层之后，得到第五形态的电子器件，对第五形态的电子器件的整个表面沉积一层第一介质层，该第一介质层的材料为二氧化硅(SiO2)，该第一介质层的厚度满足栅极的设计要求，该第一介质层的厚度优选为300nm。之后，请一并参阅图12或图13，针对第一介质层，对其进行化学机械研磨(CMP)，使其表面平坦化，直到所述第二凸部的多晶硅层露出，也即需要将第二凸部的保护层研磨掉，以及将氮化物侧墙的一部分研磨掉，使得氮化物侧墙的高度变低，以满足设计要求。再后，请一并参阅图14或图15，表面平坦化所述第二凸部的多晶硅层露出，对第二凸部的多晶硅层进行刻蚀，得到第三形态电子器件，刻蚀掉该第二凸部的多晶硅层以后，形成了一个凹部，该凹部包括两个凹部侧壁以及连接所述两个凹部侧壁的凹部底壁，凹部底壁为钝化层表面，该凹部即为栅极槽。

在一些可能的示例中，所述针对所述第三形态电子器件，在所述栅极槽上制作栅极，得到第四形态电子器件，包括：针对所述第三形态电子器件，在其表面沉积栅极金属；刻蚀所述第三形态电子器件表面上的预设区域内的栅极金属，形成T形的栅极，得到所述第四形态电子器件。

具体地，请参阅图16或图17，形成栅极槽后，在第三形态电子器件的整个表面沉积栅极金属，也即栅极槽以及栅极槽之外的表面均沉积栅极金属，其中，沉积的栅极金属的厚度满足栅极设计的要求。请一并参阅图18或图19，沉积完栅极金属之后，仅保留预设区域的栅极金属，也即保留栅极槽附近T形区域的栅极金属，刻蚀掉其它区域的栅极金属，从而得到T形的栅极，得到第四形态电子器件，其中，所述栅极可以加Gate场板。

在一些可能的示例中，所述针对所述第四形态电子器件，根据所述栅极制作源极和漏极，得到所述高电子迁移率晶体管，包括：针对所述第四形态电子器件，在其表面沉积第二介质层，得到第六形态电子器件；针对所述第六形态电子器件，根据所述栅极制作源极和漏极，得到所述高电子迁移率晶体管。

具体地，请参阅图20或图21，在制作得到T形栅极，得到第四形态电子器件之后，在第四形态电子器件表面沉积一层第二介质层，得到第六形态电子器件，该第二介质层的材料为二氧化硅，该第二介质层的厚度满足源极、漏极的设计要求，该第二介质层包括介质层凸部，所述介质层凸部覆盖所述栅极。请一并参阅图22或图23，沉积完第二介质层后，针对该第六形态电子器件，根据该栅极来制作源极和漏极，所述源极或所述漏极穿透所述第二介质层和所述第一介质层，延伸至所述氮化镓层。

请继续参阅图22或图23，本申请实施例提供了一种高电子迁移率晶体管，包括：层叠设置的衬底、缓冲层、沟道层、势垒层、氮化镓层、第一介质层和第二介质层，形成于所述第二介质层上的源极和漏极，以及设置于所述源极与所述漏极之间的栅极；所述源极和所述漏极贯通所述第一介质层和所述第二介质层，并延伸至所述氮化镓层中；所述高电子迁移率晶体管设置有凹部，所述凹部自所述氮化镓层开设且贯通所述氮化镓层、所述第一介质层，所述凹部设置有凹部底壁及连接于所述凹部底壁的凹部侧壁，所述栅极设置于所述凹部内。

在一些可能的示例中，所述第二介质层包括介质层凸部，所述介质层凸部设置于所述源极与所述漏极之间，所述介质层凸部覆盖所述栅极。

在一些可能的示例中，所述凹部侧壁设置有氮化物侧墙。

在一些可能的示例中，所述势垒层包括势垒层凸部，所述凹部底壁设置为钝化层，所述钝化层设置于所述势垒层凸部上。

在一些可能的示例中，所述源极设置有接触所述氮化镓层的源极底面、背离所述第二介质层的源极顶面及连接于所述源极顶面与所述源极底面之间的源极侧面。

在一些可能的示例中，所述漏极设置有接触所述氮化镓层的漏极底面、背离所述第二介质层的漏极顶面及连接于所述漏极顶面与所述漏极底面之间的漏极侧面。

在一些可能的示例中，所述栅极设置有接触所述钝化层的栅极底面、接触所述介质层凸部的栅极顶面及连接于所述栅极顶面与所述栅极底面之间的栅极侧面。

可以理解的是，本申请实施例中的相关术语或解释以及限定可参考上述实施例描述的内容，此处不再赘述。

需要说明的是，对于前述的各电子器件制造方法实施例，为了简单描述，故将其都表述为一系列的动作组合，但是本领域技术人员应该知悉，本申请并不受所描述的动作顺序的限制，因为依据本申请，某些步骤可以采用其他顺序或者同时进行。其次，本领域技术人员也应该知悉，说明书中所描述的实施例均属于优选实施例，所涉及的动作和模块并不一定是本申请所必须的。

以上对本申请实施例进行了详细介绍，本文中应用了具体个例对本申请电子器件制造方法的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的一般技术人员，依据本申请电子器件制造方法的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。

可以理解的是，凡是被控制或者被配置以用于执行本申请电子器件制造方法实施例所描述的流程图的处理方法的产品，如上述流程图的处理装置、电子设备以及计算机可读存储介质，均属于本申请所描述的相关产品的范畴。

显然，本领域的技术人员可以对本申请提供的电子器件制造方法进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。