一种低温漂高性能的带隙基准电路及电压基准模块

技术领域

本发明属于电路技术领域，具体涉及一种低温漂高性能的带隙基准电路及电压基准模块。

背景技术

基准源的功能是建立一个与电源和工艺无关、具有确定温度特性的直流电压或电流。其中，带隙基准以其较低的温漂系数、较高的电源抑制比、较低的噪声等优点广泛应用于系统级芯片中。以CMOS图像传感器为例，由于电路中各个模块供电电源的性能要求不同，同时还要避免各电路之间的信号串扰，因此，需要设计合理的、无误差的基准电压。随着CMOS图像传感器技术的发展，对电压基准的性能也提出了更高的要求。

带隙基准源的一个重要参数指标就是温度系数。许多高精度的模拟电路都要求基准源具有很低的温度系数，以保证电路具有较低的温漂。但是片面追求温度系数也可能会对基准源的其它性能造成影响，优秀的基准源的电路设计既要追求较低的温漂，也要保持其它性能处于合适的水平。因此，如何设计出一种具有低温漂、高性能的带隙基准电路正成为电源电压领域的研究热点和难点。

发明内容

为了解决现有带隙基准源难以在低温漂和高性能等各项性能指标上满足CMOS通信传感器等器件要求的问题，本发明提供一种低温漂高性能的带隙基准电路及电压基准模块。

本发明采用以下技术方案实现：

一种低温漂高性能的带隙基准电路，其包括第一启动电路、带隙基准核心电路和曲率补偿电路。带隙基准核心电路由6个PMOS管M1～M6、2个PNP晶体管Q1～Q2、2个电阻R0～R1，以及运算放大器OP1构成。曲率补偿电路由2个PMOS管M7～M8、1个PNP晶体管Q3，以及两个电阻R2～R3构成。

带隙基准核心电路和曲率补偿电路部分的电路连接关系如下：

M1、M3、M5、M7的源极相连，并接电源VDD。M1、M3、M5、M7的栅极相连，并接在OP1的输出端上。M1、M3、M5、M7的漏极分别与M2、M4、M6、M8的源极按序对应相连。M2、M4、M6、M8的栅极相连，并作为偏置电压信号V

第一启动电路用于在收到使能信号STB时将运放输出点电压拉低，使带隙基准电路摆脱由简并点引起的0电流状态，然后在M2的漏极产生用于输出的基准电压Vref。

当本发明提供的低温漂高性能的带隙基准电路中电阻R0、R1的阻值，Q2和Q1的PNP晶体管数量比，以及M3与M1，M4与M2之间晶体管的宽长比满足预设参数比时，带隙基准电路的温度特性符合设计目标。

作为本发明进一步的改进，第一启动电路包括1个PMOS管M9，以及2个NMOS管M10～M11。电路连接关系如下：M9的源极接电源VDD，M9的栅极接使能信号STB，M9～M11的漏极相连；M10和M11的源极接地GND；M11的栅极与M2的漏极相连；M10的漏极与OP1的输出端相连。

作为本发明进一步的改进，晶体管M3、M5、M7采用同一种规格的PMOS；且晶体管M4、M6、M8也采用同一种规格的PMOS管。

作为本发明进一步的改进，晶体管M1～M11选择的型号的宽长比分别为：11u/1.2u、11u/600n、12u/1.2u、12u/600n、12u/1.2u、12u/600n、12u/1.2u、12u/600n、400n/10u、4u/500n、2u/380u。

作为本发明进一步的改进，Q1～Q3采用宽长比均为10u/10u的规格PNP晶体管；且Q1和Q3采用单管构成的元件，而Q2采用由8个PNP晶体管并联构成的元件。

作为本发明进一步的改进，电阻R0、R2、R3阻值为8.89KΩ；而电阻R1的阻值设置为59.79KΩ。

作为本发明进一步的改进，电源电压VDD接2.8V电压，GND接0V电压；使能信号STB在启动状态下接GND。

作为本发明进一步的改进，运算放大器OP1由7个PMOS管M12～M18，以及4个NMOS管M19～M22构成，电路连接关系如下；

M14～M16的源极接电源VDD；M14的栅极作为偏置电压V

作为本发明进一步的改进，带隙基准电路启动所需的偏置电压V

本发明还包括一种电压基准模块，其采用如前述的低温漂高性能的带隙基准电路封装而成，电压基准模块包括四个端口，分别为使能端口STB，电源端口VDD，接地端口GND，以及输出端口Vref；电压基准模块应用于任意一种功能电路中，并为功能电路提供所需的低温漂、高电源抑制比和低噪声的参考电压Vref。该功能电路包括CMOS图像传感器。

本发明提供的技术方案，具有如下有益效果：

本发明在经典的带隙基准核心电路架构中增加了M1、M2以及R1所构成的旁路。旁路可以在PNP晶体管Q1的基极-发射极电压V

本发明还带隙基准核心电路以外增加了由M7、M8、Q3、以及电阻R2和R3构成的补偿电路，用于对带隙基准核心电路产生的零温漂电压进行二阶补偿，最终得到极低的温漂系数的基准电路。

此外，本发明设计的带隙基准电路在电源抑制比、功耗以及温漂系数等关键性能方面也表现出卓越的特点，因而非常适合CMOS图像传感器等高性能器件的应用。

附图说明

附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实施例一起用于解释本发明，并不构成对本发明的限制。在附图中：

图1为本发明实施例1中设计的低温漂高性能的带隙基准电路的电路图。

图2为本发明实施例1中设计的低温漂高性能的带隙基准电路的信号原理图。

图3为采用新的第一启动电路的本发明的低温漂高性能的带隙基准电路的电路图。

图4为本发明实施例1的低温漂高性能的带隙基准电路中采用的运算放大器OP1的电路图。

图5为本发明实施例1的低温漂高性能的带隙基准电路中采用的用于提供多路偏置电压信号的偏置电路的电路图。

图6为本发明实施例1采用的运算放大器OP1在TT工艺角，2.8V电源电压、温度60°，共模输入电压0.65V下的增益及相位仿真结果图。

图7为本发明实施例1采用的运算放大器OP1在TT工艺角，2.8V电源电压、温度60°，共模输入电压0.65V下的电源抑制比(PSRR)仿真结果图

图8为仿真实验中本发明的带隙基准电路在不同工艺角下下的温漂系数仿真结果图。

图9为仿真实验中本发明的带隙基准电路在不同工艺角下的电源抑制比仿真结果图。

图10为仿真实验中本发明的带隙基准电路在不同工艺角下的环路增益及带宽仿真结果图。

图11为仿真实验中本发明的带隙基准电路在不同工艺角下的相位裕度仿真结果图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步地详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。

实施例1

本实施例提供一种低温漂高性能的带隙基准电路，如图1所示，其包括第一启动电路、带隙基准核心电路和曲率补偿电路。其中，第一启动电路用于在收到使能信号STB时将运放输出点电压拉低，使带隙基准电路摆脱由简并点引起的0电流状态。带隙基准核心电路用于生成所需的低温漂的基准电压Vref；而曲率补偿电路部分用于实现对带隙基准电路中的温漂系数进行高阶补偿。

其中，如图2所示，带隙基准核心电路由6个PMOS管M1～M6、2个PNP晶体管Q1～Q2、2个电阻R0～R1，以及运算放大器OP1构成。曲率补偿电路由2个PMOS管M7～M8、1个PNP晶体管Q3，以及两个电阻R2～R3构成。

带隙基准核心电路和曲率补偿电路部分的电路连接关系如下：

M1、M3、M5、M7的源极相连，并接电源VDD。M1、M3、M5、M7的栅极相连，并接在OP1的输出端上。M1、M3、M5、M7的漏极分别与M2、M4、M6、M8的源极按序对应相连。M2、M4、M6、M8的栅极相连，并作为偏置电压信号V

本实施例中，如图2所示，第一启动电路包括1个PMOS管M9，以及2个NMOS管M10～M11。电路连接关系如下：M9的源极接电源VDD，M9的栅极接使能信号STB，M9～M11的漏极相连；M10和M11的源极接地GND；M11的栅极与M2的漏极相连；M10的漏极与OP1的输出端相连。

本实施例中，第一启动电路的工作过程如下：使能信号STB到来之前，启动电路关闭。电路工作在0电流状态，此时，M10漏极电压为高电平VDD，VREF电压为低电平0V，并且M9、M10、M11均关断。当使能信号到来时，M9栅极电压变为低电平，因此M9导通，使得M10的栅极电压升高，从而使M10晶体管导通，M10晶体管的导通会将M10的漏极电压即运算放大器输出端电压拉低，使电路脱离0电流状态，正常启动。启动过程完成之后，VREF电压升高，因此M11管子导通，会将M10管子的栅极电压拉至低电平，因此M10管子关断。本实施例中的启动电路在完成启动过程后会自动关断，不会消耗额外的电流，因此可以降低带隙基准电路工作时的功耗。

需要强调的是：本实施例图2中的第一启动电路仅仅是该方案中第一启动电路的最优电路设计。在该方案下，可以利用最少的元件，实现设计所需的全部功能。但是在其它实施例中，基于相同的功能要求，也可以适当对元件和电路连接关系进行优化调整。这仍属于本发明的保护范围之内。此外，在更优化的方案中，还可以对晶体管的规格进行优选，例如将PMOS晶体管选择为宽长比较小的元件，以降低第一启动电路的运行功耗。

例如：图3提供了一个新的第一启动电路的电路布局，在该方案中，M46、M47、M48和M49这四个MOSFET晶体管被连接成了一个二极管的形式，形成了一个串联的关系。ST是启动电路的使能端，当ST为低电平时，系统处于关闭模式，导致核心电路中的电流镜被拉高至电源电压。在这种情况下，输出的基准电压为零。当ST为高电平时，启动电路打开。在系统启动的边缘条件下，输出电压VREF被拉低至零，并将M51晶体管导通。这导致了带隙基准电路中的核心电路开始产生工作电流。一旦系统进入正常工作状态，VREF输出被设置为高电平，这个信号经过反相器，将M51晶体管关闭，从而关闭整个启动电路。

值得注意的是：在系统正常工作时，新设计的第一启动电路和之前的方案一样也不会消耗额外的静态电流，而是处于关闭状态，只在系统启动时第一启动电路会产生功耗。这个电路的设计有助于确保系统能够平稳地从关闭状态启动，并在正常工作时不浪费额外的功耗。

本实施例提供的带隙基准电压工作过程中，电源电压VDD接2.8V电压，GND接0V电压；使能信号STB在启动状态下接GND。在本实施例的方案中，晶体管M3、M5、M7采用同一种规格的PMOS；且晶体管M4、M6、M8也采用同一种规格的PMOS管。如图2所示，选择相关规格的晶体管可以保证流过这些晶体管所在支路的电流的大小相等。

以下结合本带隙基准核心电路的电路图，对本实施例方案实现低温漂特性的原理进行解释说明：

如图2所示，假设本实施例中，通过对MOS管的进行合理选型，调整M3与M1，以及M4与M2之间晶体管的宽长比满足特定的比例关系，可以使得流过M4和M6的电流均为I，流过M2的电流为aI。此时，M2所在的支路为修调电路，修调电路的作用即为调节当前支路与其余支路的电流比a。

图中M2所在支路和M3所在支路均经Q1接地，那么流过Q1的电流为(1+a)I。此时，对于Q1而言有：

上式中，I

热电压V

进一步整理前式可得：

对于Q2而言有：

上式中，n表示Q2与Q1的晶体管数量之比；I

进一步整理上式可得：

由于本发明所采用的Q1晶体管和Q2晶体管均为PNP晶体管，所以二者的饱和电流相等，即I

因此，结合整理后的以上两式可得，Q1和Q2d的基极-发射极电压差ΔV

ΔV

因此，在电路中，流过电阻R0的电流I为：

上式中，R

则输出的基准电压V

V

上式中，R

代入R0的电流I的公式进一步得到：

在基准电压V

因此，在本实施例设计出的带隙基准电路中，只要合理的调整R

其中，R

在上述描述中，n代表Q2与Q1的晶体管数量比，而本实施例中选择了n＝8的比例。这意味着在电路的物理布局中，Q2晶体管与Q1晶体管以3×3的阵列形状进行布置。这种布局和比例选择具有以下优势：通过将Q2晶体管与Q1晶体管以阵列形式布置，可以更好地匹配它们的特性。这有助于减小晶体管之间的差异，从而提高了整个电路的匹配性能。匹配性能的提高对于带隙基准电路的精度和稳定性至关重要。3×3的阵列形状通常可以更有效地利用芯片的布局空间，从而实现更紧凑的设计。这有助于减小电路的面积，同时提供更好的热分布和散热性能，有助于电路的长期稳定性。通过保持Q2与Q1晶体管数量之比为8∶1，可以更容易地实现精确的电流比例，这对于带隙基准电路的性能至关重要。精确的电流比例有助于确保电路的输出电压稳定性和准确性。

在实际的电路设计阶段，针对确定下来的电路连接关系，技术人员只需要对其中PNP管和MOS管的规格以及电阻的规格进行迭代调整和仿真测试，就可以确定最佳的元件规格，并对设计方案进行最终确认。

在本实施例设计的带隙基准电路中，曲率补偿电路中的电阻R2和电阻R3的大小相等。则流过它们的电流I

本实施例中，曲率校正电压由两个晶体管Q3和晶体管Q1的基极-发射极电压差产生，这两个晶体管都偏置在PTAT(与绝对温度成正比)电流。

因此，通过将I

因此，只要通过调整Q3和Q1晶体管的数量比，即可令上式＝0，即可得到零温度系数的电流，该电流可对温漂系数实现高阶补偿。

最终，本实施例对图2中的电路进行仿真和测试后，确定各个元件的最佳规格如下：

1、MOS管

本实施例中对晶体管M1～M11的规格要求如下表所示：

表1：本实施例带隙基准电路中各MOS管的规格

在电路连接中，PMOS管M1～M9的衬底均接电源VDD，而NMOS管M10和M11的衬底接地。

2、PNP管

本实施例中，Q1～Q3采用宽长比均为10u/10u的规格PNP晶体管；且Q1和Q3处采用单管构成的元件，而Q2处采用由8个PNP晶体管并联构成的元件。

3、电阻

本实施例中，电阻R0、R2、R3的阻值均设置为8.89KΩ；而电阻R1的阻值设置为59.79KΩ。

4、运算放大器OP1

本实施例提供的带隙基准电路中的运算放大器OP1是一个集成器件，运算放大器OP1的内部电路由7个PMOS管M12～M18，以及4个NMOS管M19～M22构成。如图4所示，本实施例中的运算放大器采用一级折叠式共源共栅结构，电路连接关系如下；

M14～M16的源极接电源VDD；M14的栅极作为偏置电压V

5、偏置电路

带隙基准电路中的运算放大器OP1运行过程中需要提供偏置电压V

图5为本实施例中实际应用的偏置电路的电路图，偏置电路包括两个部分，分别为第二启动电路和偏置电压产生电路。

需要特别说明的是：图4和图5的电路图只是本实施例中采用的运算放大器和偏置电路的其中一个选项，在其它实施例中，也可以选择其他具有相同功能的基础电路对上述两个部分进行替代，这并不会对本实施例提供的带隙基准电路的低温漂性能的实现造成影响。

实施例2

本实施例提供一种电压基准模块，其采用如实施例1的低温漂高性能的带隙基准电路封装而成，电压基准模块包括四个端口，分别为使能端口STB，电源端口VDD，接地端口GND，以及输出端口Vref。

本实施例提供的电压基准模块可以应用于任意一种需要基准源的功能电路中，并为功能电路提供所需的低温漂、高电源抑制比和低噪声的参考电压Vref。例如，本实施例的电压基准模块的最主要的应用场景就是CMOS图像传感器。

性能仿真测试

为了验证本实施例提供的带隙基准电路的性能，现制定相应的仿真测试计划，对本实施例提供的电路的各项性能进行仿真测试：

一、运算放大器的性能测试

1.1、增益与相位仿真

本实验用于测试运算放大器的性能，调整晶体管尺寸，使其满足带隙基准电路所要求的高增益，高PSRR等性能。

运算放大器在不同工艺角下的仿真结果如下表所示：

表2：运算放大器在不同工艺角下的增益与相位仿真结果

另外，根据测试结果绘制运算放大器在TT工艺角，2.8V电源电压、温度60°，共模输入电压0.65V下的增益及相位仿真结果如图6所示。负载电容为1pF。结果显示，在低频时运算放大器的增益达到72.7dB，相位裕度79.8°，说明运算放大器具有较好的稳定性及增益，可以满足带隙基准电路的设计要求。绘制运算放大器在TT工艺角，2.8V电源电压、温度60°，共模输入电压0.65V下的电源抑制比(PSRR)的仿真结果如图7所示，结果显示，在低频时，运算放大器的PSRR达到-77.8dB，说明运算放大器具有良好的电源噪声抑制能力，运算放大器的电源噪声抑制能力会影响带隙基准电路的电源噪声抑制能力，因此，远算放大器较高的PSRR性能对于基准电路来说是至关重要的。

结合表1以及图6和图7的数据可知：在不同的工艺角、不同的电源电压、不同的温度以及不同的共模输入电压条件下，运算放大器的性能表现都非常出色。具体来说，环路增益始终保持在70dB以上，相位裕度一直维持在70度以上，单位增益带宽(GBW)始终高于18MHZ，而PSRR在1KHZ处的值也都能够达到65dB以上。这些数据结果清晰地说明了运算放大器的卓越性能以及其在各种工作环境和应用场景中的可靠性。因此，可以肯定地认为这款运算放大器非常适合在带隙基准电路等高要求的应用中使用，为系统提供了可信赖的信号放大和处理功能。

二、带隙基准电路的性能测试

2.1、温漂性能测试

本实验在cadence virtuoso软件里面对基准电路进行dc仿真，在不同工艺角下测试带隙基准电路输出电压随温度的变化特性曲线，确定器件的温漂系数(TC)。

温漂系数是衡量带隙基准电路(Voltage Reference Circuit)性能的重要参数之一，其表示了带隙基准电路的输出电压随温度变化而发生的变化。通常以"ppm/℃"(百万分之一每摄氏度)为单位来表示，表示每摄氏度的温度变化引起的电压变化。计算公式如下。

本实验得到设计出的低温漂高性能的带隙基准电路在不同工艺角下的温漂系数的仿真结构如图8所示，分析图中数据可知：在TT、SS、FF、SF、FS工艺角下，本发明的带隙基准电路输出电压随温度的变化非常小，变化范围分别是2.43mV、3.02mV、2.5mV、2.64mV、3.03mV。

通过精确的计算可以得出本发明的带隙基准电路在TT、SS、FF、SF、FS工艺角下的温漂系数分别是12.04ppm/℃、14.91ppm/℃、12.42ppm/℃、13.02ppm/℃、14.96ppm/℃。这些数据表明本发明的带隙基准电路在各个工艺角下均表现出出色的温度稳定性，温度变化对其输出电压的影响相对较小。这对于需要高精度和稳定性的应用非常重要，特别是在测量、精密仪器和模拟电路中。

因此，这些低温漂系数的数据突显了本发明的优越性能，使其成为带隙基准电路领域中的一项有潜力的创新，为各种高精度电子设备提供了可靠的电压参考。

2.2、电源抑制比测试

PSRR(Power Supply Rejection Ratio，电源抑制比)是一项用于衡量电子电路，包括带隙基准电路的性能的重要参数之一。PSRR表示了电路对电源电压变化的抵抗能力，也就是在电源电压发生变化时电路输出的稳定性。对于带隙基准电路，PSRR是一个关键参数，因为带隙基准电路用于产生稳定的参考电压，这些电压通常用于其他电子设备的供电或精密测量。PSRR的高值意味着电路能够有效地抵抗电源电压的波动，从而保持输出电压的稳定性。PSRR通常以分贝(dB)为单位表示，它是一个对数值，计算方式如下：

上式中V

本实验在cadence virtuoso软件里面对基准电路通过交流小信号仿真，在不同工艺角下测试带隙基准电路电源噪声抑制能力。

实验得到带隙基准电路在不同工艺角下的电源抑制比(PSRR)仿真结果如图9所示，分析图中数据可知：本实施例的带隙基准电路在不同工艺角(TT、SS、FF、SF、FS)下，具有卓越的电源抑制比(PSRR)性能。具体数据分别为：在低频时，TT、SS、FF、SF、FS工艺角下的PSRR分别为-65.7dB、-60.68dB、-62.35dB、-60.00dB、-60.69dB。这些数据结果表明了本发明的带隙基准电路在各个工艺角下都表现出出色的电源噪声抑制能力。无论工艺如何变化，电路都能够有效地抵抗电源噪声的影响，从而确保输出电压的稳定性。这对于需要高精度和低噪声性能的应用非常关键，如精密测量仪器和模拟电路。

因此，可以得出结论，本发明的带隙基准电路在各种工艺角下都具有出色的电源抑制比性能，能够可靠地抵御电源噪声，从而产生稳定和精确的输出电压，为高精度电子设备提供了可信赖的电压参考。

2.3、环路增益及带宽仿真

环路增益是带隙基准电路中反馈环路的增益。它反映了电路中放大环路的开环增益，并在负反馈中扮演着重要角色。较高的环路增益通常有助于提高电路的稳定性和精度。在带隙基准电路中，环路增益的高值通常表示电路对参数变化的敏感度较低，有助于减小温度和电源电压等因素对输出电压的影响。

带宽是指电路能够有效传输信号的频率范围。对于带隙基准电路，带宽通常与电路的单位增益带宽(GBW，Gain-Bandwidth Product)相关联。较高的带宽意味着电路能够传输更高频率的信号，从而实现更快的响应时间。带隙基准电路的高带宽通常对于快速响应要求的应用非常重要，例如，快速变化的输入信号需要在输出上产生快速而准确的响应。

本实验在cadence virtuoso软件对带隙基准电路进行交流小信号仿真，测试其环路增益和带宽。

实验得到带隙基准电路在不同工艺角下的环路增益及带宽仿真结果如图10所示，分析图中数据可知：本发明的带隙基准电路在不同工艺角(TT、SS、FF、SF、FS)下，都具有令人满意的环路增益和单位增益带宽性能。具体地，在TT、SS、FF、SF、FS工艺角下的环路增益分别是60.23dB、59.99dB、60.79dB、58.26dB、59.77dB。单位增益带宽分别是7.66MHz、7.32MHz、9.47MHz、7.84MHz、7.31MHz。这些数据结果表明本发明的带隙基准电路在各个工艺角下都表现出卓越的性能。较高的环路增益和单位增益带宽通常意味着电路具有更好的稳定性和更宽的频率响应范围。

因此，可以得出结论，本发明的带隙基准电路在各种工艺角下都具有出色的环路增益和带宽性能，这使其成为高性能、高稳定性的电压参考电路。这对于需要高精度和高性能的应用非常关键，如精密测量仪器、模拟电路和高性能传感器。

2.4、相位裕度仿真

相位裕度(Phase Margin)是用于衡量带隙基准电路性能的一个关键参数，尤其在稳定性和响应速度方面非常重要。带隙基准电路通常包括一个反馈环路，用于稳定化输出电压。相位裕度是指在电路中放大环路的开环相位和负反馈环路的相位之差。它通常以度(degrees)为单位表示，可以用以下方式计算：

相位裕度(Phase Margin)＝180°+Φ_open-Φ_feedback

其中，Φ_open是开环电路的相位，表示放大环路的相位。Φ_feedback是负反馈环路的相位，表示反馈路径的相位。

本实验在cadence virtuoso软件对带隙基准电路进行交流小信号仿真，测试其相位裕度。

实验得到带隙基准电路在不同工艺角下的相位裕度仿真结果如图11所示，分析图中数据可知：本实施例提供的带隙基准电路在TT、SS、FF、SF、FS工艺角下的相位裕度分别为78.46°、76.98°、78.03°、74.41°、77.06°。这些数据结果表明该型带隙基准电路在各个工艺角下都表现出优越的相位裕度。较大的相位裕度通常意味着电路在闭环条件下更加稳定，有助于防止振荡和不稳定现象的发生。

因此，可以得出结论，本发明的带隙基准电路具有出色的相位裕度性能，这对于高精度和高稳定性的应用非常关键，例如精密测量仪器和模拟电路。这确保了电路在不同工艺角下都能提供稳定和可靠的输出电压，满足各种高性能电子设备的要求。

2.5、整体性能评估

根据上述实验结果绘制本发明实施例1中提供的低温漂高性能的带隙基准电路在不同工艺角、不同温度、不同电源电压、不同共模输入电压下性能仿真结果，如表3所示：

表3：本发明提供的带隙基准电路的性能仿真结果

分析上表的实验数据可知：本实施例提供的带隙基准电路在TT工艺角、2.8V电源电压、温度-40°至125°下温漂系数仅为12.04ppm/℃。基准电压变化范围仅为2.43mV。在全部工艺角下温漂系数最高为14.96ppm/℃，环路增益在60dB左右，相位裕度超过74°，单位增益带宽在7MHZ以上，IKHZ处电源抑制比均在-60dB以上。说明本发明所提出的带隙基准电路具有较低的温漂系数，较高的电源抑制比，且其它各项性能也较为良好，因此属于性能非常均衡的低温漂基准源，适于CMOS等器件的应用，可以提高器件在不同工作温度下的性能稳定性。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。