碳化硅器件的元胞结构、其制备方法及碳化硅器件

技术领域

本公开涉及半导体器件技术领域，具体涉及一种碳化硅器件的元胞结构、其制备方法及碳化硅器件。

背景技术

随着新能源电动汽车市场的兴起，新型宽禁带半导体碳化硅(SiC)功率器件迎来快速发展契机，这要归结于碳化硅材料具有出色的物理、化学和电性能，例如，碳化硅的击穿电场强度是硅的10倍、导热率是硅的3倍等。尤其是碳化硅金属氧化物半导体场效应管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)器件，已有多家厂商推出了商业化产品。但是，碳化硅功率器件(MOSFET)也仍存在一些基本问题，尤其是平面栅碳化硅功率器件(MOSFET)，在碳化硅和栅极介质层界面存在大量的缺陷，使沟道的载子迁移率大幅降低。

而沟槽栅碳化硅功率器件(MOSFET)可利用碳化硅材料的各向异性，使用接近

发明内容

针对上述问题，本公开提供了一种碳化硅器件的元胞结构、其制备方法及碳化硅器件，解决了现有技术中碳化硅器件在阻断状态下由于电场应力损害栅极介质层导致器件失效及可靠性变差的技术问题。

第一方面，本公开提供一种碳化硅器件的元胞结构，包括：

第一导电类型碳化硅衬底；

位于所述衬底上方的第一导电类型漂移层；

多个间隔设置于所述漂移层表面内的第二导电类型阱区；

位于所述阱区表面内的源区；

位于相邻两个所述阱区之间的栅极沟槽；其中，所述栅极沟槽的侧壁同时与所述阱区和所述源区接触，所述栅极沟槽的深度大于所述阱区的深度；

位于所述漂移层内且纵向间隔设置于所述栅极沟槽下方的第二导电类屏蔽区；其中，所述屏蔽区的顶部与所述栅极沟槽的底部和所述阱区的底部接触。

根据本公开的实施例，优选地，所述源区包括第一导电类型第一源区，以及纵向间隔设置于所述第一源区内的第二导电类型第二源区；

其中，所述第一源区的两端分别与两侧的所述栅极沟槽的侧壁接触，所述第二源区不与所述栅极沟槽的侧壁接触。

根据本公开的实施例，优选地，相邻两个所述栅极沟槽下方的所述屏蔽区交错设置。

根据本公开的实施例，优选地，还包括：

位于所述栅极沟槽下方的第一导电类型存储区；

其中，所述存储区和所述屏蔽区在纵向上间隔交替设置，所述存储区的顶部与所述栅极沟槽的底部和所述阱区的底部接触。

根据本公开的实施例，优选地，

相邻两个所述栅极沟槽下方的所述屏蔽区对齐设置。

根据本公开的实施例，优选地，所述源区包括在纵向上交替设置第一导电类型第一源区和第二导电类型第二源区；

其中，所述第二源区与所述屏蔽区横向对齐设置，所述第一源区和所述第二源区的两端分别与两侧的所述栅极沟槽的侧壁接触。

根据本公开的实施例，优选地，所述栅极沟槽的深度为0.4至2.0μm；

所述栅极沟槽的宽度为0.15至3.0μm。

根据本公开的实施例，优选地，

所述屏蔽区的离子掺杂浓度大于1E15 cm

所述屏蔽区的深度为0.2至5μm。

根据本公开的实施例，优选地，还包括：

设置于所述栅极沟槽的侧壁和底部的栅极介质层以及填充于所述栅极沟槽内的栅极；

位于所述源区上方且与所述源区形成电连接的源极金属层；其中，所述栅极通过层间介质层与所述源极金属层隔离，所述屏蔽区通过所述阱区和所述源区与所述源极金属层电连接；

位于所述衬底下方并与所述衬底形成欧姆接触的漏极金属层。

第二方面，本公开提供一种碳化硅器件的元胞结构的制备方法，包括：

提供第一导电类型碳化硅衬底；

在所述衬底上方形成第一导电类型漂移层；

在所述漂移层表面内形成多个间隔设置的第二导电类型阱区；

在所述阱区表面内形成源区；

在相邻两个所述阱区之间形成栅极沟槽；其中，所述栅极沟槽的侧壁同时与所述阱区和所述源区接触，所述栅极沟槽的深度大于所述阱区的深度；

通过倾斜离子注入的方式在所述漂移层内于所述栅极沟槽下方形成纵向间隔设置的第二导电类型屏蔽区；其中，所述屏蔽区的顶部与所述栅极沟槽的底部和所述阱区的底部接触。

根据本公开的实施例，优选地，所述源区包括第一导电类型第一源区，以及纵向间隔设置于所述第一源区内的第二导电类型第二源区；所述在所述阱区表面内形成源区的步骤，包括以下步骤：

在所述阱区表面内形成第一导电类型第一源区；其中，所述第一源区的两端分别与两侧的所述栅极沟槽的侧壁接触；

在所述第一源区内形成纵向间隔设置的第二导电类型第二源区；其中，所述第二源区不与所述栅极沟槽的侧壁接触。

根据本公开的实施例，优选地，相邻两个所述栅极沟槽下方的所述屏蔽区交错设置。

根据本公开的实施例，优选地，所述通过倾斜离子注入的方式在所述漂移层内于所述栅极沟槽下方形成纵向间隔设置的第二导电类型屏蔽区的步骤之后，所述方法还包括：

在所述栅极沟槽下方形成第一导电类型存储区；

其中，所述存储区和所述屏蔽区在纵向上间隔交替设置，所述存储区的顶部与所述栅极沟槽的底部和所述阱区的底部接触。

根据本公开的实施例，优选地，相邻两个所述栅极沟槽下方的所述屏蔽区对齐设置。

根据本公开的实施例，优选地，所述源区包括在纵向上交替设置第一导电类型第一源区和第二导电类型第二源区；所述在所述阱区表面内形成源区的步骤，包括以下步骤：

在所述阱区表面内形成在纵向上交替设置第一导电类型第一源区和第二导电类型第二源区；

其中，所述第二源区与所述屏蔽区横向对齐设置，所述第一源区和所述第二源区的两端分别与两侧的所述栅极沟槽的侧壁接触。

根据本公开的实施例，优选地，所述通过倾斜离子注入的方式在所述漂移层内于所述栅极沟槽下方形成纵向间隔设置的第二导电类型屏蔽区的步骤之后，所述方法还包括：

在所述栅极沟槽的侧壁和底部形成栅极介质层；

在所述栅极沟槽内填充多晶硅，以形成栅极；

在所述栅极上方形成覆盖所述栅极的层间介质层；

在所述源区上方形成与所述源区电连接的源极金属层；其中，所述栅极通过所述层间介质层与所述源极金属层隔离，所述屏蔽区通过所述阱区和所述源区与所述源极金属层电连接；

在所述衬底下方形成与所述衬底欧姆接触的漏极金属层。

第三方面，本公开提供一种碳化硅器件，包括若干如第一方面中任一项所述的碳化硅器件的元胞结构。

采用上述技术方案，至少能够达到如下技术效果：

(1)通过在栅极沟槽底部设置纵向间隔的第二导电类型的屏蔽区，可大幅降低阻断状态下器件的栅极介质层的电场应力，大幅提高器件的长期使用可靠性；

(2)所述屏蔽区与阱区的底部接触，可以通过阱区和源区(第二导电类型第二源区)与源极金属层电连接，提高器件的开关频率，降低开关损耗；

(3)在栅极沟槽底部纵向间隔设置的屏蔽区，可以将导电区域(底部没有屏蔽区的沟槽所在部分)与电场保护区域(底部设置屏蔽区的沟槽所在部分)进行分离设置，屏蔽区的形成过程不会影响到导电区域(沟槽表面)的离子掺杂浓度，不会对器件的阈值电压等电特性产生影响，有利于元胞间的均流；

(4)制备工艺制程简单，可制造性强且制造成本较低。

附图说明

附图是用来提供对本公开的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本公开，但并不构成对本公开的限制。在附图中：

图1是传统的碳化硅器件的元胞结构的剖面结构示意图；

图2是本公开一示例性实施例示出的一种碳化硅器件的元胞结构的正面俯视示意图；

图3是本公开一示例性实施例示出的一种碳化硅器件的元胞结构的剖面结构示意图；

图4是本公开一示例性实施例示出的另一种碳化硅器件的元胞结构的正面俯视示意图；

图5是本公开一示例性实施例示出的另一种碳化硅器件的元胞结构的剖面结构示意图；

图6是本公开一示例性实施例示出的另一种碳化硅器件的元胞结构的正面俯视示意图；

图7是本公开一示例性实施例示出的另一种碳化硅器件的元胞结构的剖面结构示意图；

图8是本公开一示例性实施例示出的另一种碳化硅器件的元胞结构的正面俯视示意图；

图9是本公开一示例性实施例示出的另一种碳化硅器件的元胞结构的剖面结构示意图；

图10是本公开一示例性实施例示出的一种碳化硅器件的元胞结构的制备方法流程示意图；

图11-15是本公开一示例性实施例示出的一种碳化硅器件的元胞结构的制备方法的相关步骤形成的剖面结构示意图；

图16是本公开一示例性实施例示出的另一种碳化硅器件的元胞结构的制备方法流程示意图；

图17是本公开一示例性实施例示出的另一种碳化硅器件的元胞结构的制备方法流程示意图；

在附图中，相同的部件使用相同的附图标记，附图并未按照实际的比例绘制。

具体实施方式

以下将结合附图及实施例来详细说明本公开的实施方式，借此对本公开如何应用技术手段来解决技术问题，并达到相应技术效果的实现过程能充分理解并据以实施。本公开实施例以及实施例中的各个特征，在不相冲突前提下可以相互结合，所形成的技术方案均在本公开的保护范围之内。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应理解，尽管可使用术语“第一”、“第二”、“第三”等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

应理解，空间关系术语例如“在...上方”、位于...上方”、“在...下方”、“位于...下方”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下方”的元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下方”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

这里参考作为本公开的理想实施例(和中间结构)的示意图的横截面图来描述本公开的实施例。这样，可以预期由于例如制备技术和/或容差导致的从所示形状的变化。因此，本公开的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制备导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本公开的范围。

为了彻底理解本公开，将在下列的描述中提出详细的结构以及步骤，以便阐释本公开提出的技术方案。本公开的较佳实施例详细描述如下，然而除了这些详细描述外，本公开还可以具有其他实施方式。

如图2和图3所示，本公开实施例提供一种碳化硅器件的元胞结构200，包括衬底201、漂移层202、阱区203、源区(图中未标注)、屏蔽区206、栅极沟槽(图中未标注)、栅极介质层207、栅极208、层间介质层209、源极金属层210和漏极金属层211。

需要说明的是，本实施例中，以下的“横向”是指“X方向”，“纵向”是指“Y方向”，“宽度”是指“X方向的宽度”，深度是指“Z方向的深度”。

需要说明的是，为了在图2中清楚显示源区(图中未标注)、屏蔽区206、栅极沟槽(图中未标注)、栅极介质层207和栅极208的形状和位置，所以图2中并未示出衬底201、漂移层202、阱区203、层间介质层209、源极金属层210和漏极金属层211。但是结合图3是可以理解到衬底201、漂移层202、阱区203、层间介质层209、源极金属层210和漏极金属层211的形状和位置。

示例性地，衬底201为第一导电类型的碳化硅衬底201。衬底201的厚度较厚，离子掺杂浓度较高，离子掺杂浓度大于1E18 cm

漂移层202为第一导电类型的漂移层202，位于衬底201上方，离子掺杂浓度约为1E14至5E16 cm

阱区203为第二导电类型的阱区203，多个阱区203间隔设置于漂移层202表面内，阱区203的上表面与漂移层202的上表面相平齐。阱区203的离子掺杂浓度为1E16至1E18cm

源区位于阱区203表面内，本实施例中，源区包括第一源区204和第二源区205。

第一源区204为第一导电类型的源区，第一源区204位于阱区203表面内，第一源区204的上表面与阱区203的上表面相平齐，第一源区204的两端与两侧的栅极沟槽的侧壁接触。第一源区204的宽度等于阱区203的宽度，第一源区204的深度小于阱区203的深度，第一源区204的离子掺杂浓度大于1E19cm

第二源区205为第二导电类型的源区，第二源区205纵向(Y方向)间隔设置于第一源区204内，第二源区205的上表面与阱区203的上表面相平齐，第二源区205不与栅极沟槽的侧壁接触。第二源区205的宽度小于第一源区204的宽度，第二源区205的深度大于第一源区204的深度，但小于阱区203的深度，第二源区205的离子掺杂浓度大于阱区203的离子掺杂浓度，第二源区205的离子掺杂浓度大于5E18 cm

栅极沟槽(图中未标注)位于相邻两个阱区203之间，栅极沟槽的侧壁同时与阱区203和源区中的第一源区204接触。栅极沟槽的深度大于阱区203的深度，栅极沟槽的深度为0.4至2.0μm，栅极沟槽的宽度为0.15至3.0μm。

栅极介质层207均匀地设置于栅极沟槽的侧壁和底部，栅极介质层207可以为氧化层，厚度约30nm至1000nm，其中沟槽底部的介质层厚度可以高于侧壁介质层的厚度，以提高栅极介质层207底部的耐压能力。

栅极208为第一导电类型的多晶硅栅极，设置于栅极沟槽内，其离子掺杂浓度大于1E18cm

屏蔽区206为第二导电类型的掺杂区，屏蔽区206位于漂移层202内且纵向(Y方向)间隔设置于栅极沟槽下方，屏蔽区206的顶部与栅极沟槽的底部和阱区203的底部接触，屏蔽区206的离子掺杂浓度大于1E15cm

本实施例中，相邻两个栅极沟槽下方的屏蔽区206对齐设置。

屏蔽区206可大幅降低阻断状态下器件的栅极介质层207的电场应力，大幅提高器件的长期使用可靠性。

且屏蔽区206的顶部与栅极沟槽的底部和阱区203的底部接触，而阱区203表面内的第一源区204和第二源区205与源极金属层210电连接，所以，屏蔽区206通过阱区203和第二源区205与源极金属层210电连接(短接)，可提高器件的开关频率，降低开关损耗。

由于屏蔽区206在栅极沟槽底部纵向间隔设置，且其与源极金属层210短接，沟槽栅极(包括栅极沟槽、栅极介质层207和栅极208)在有屏蔽区206的部分，沟槽栅极两侧不会形成沟道，不会有沟道电流(导通电流)的产生，而沟槽栅极在没有屏蔽区206的部分，沟槽栅极两侧会形成沟道，形成沟道电流(导通电流)，即可以将电场保护区域和导电区域进行分离设置，达到既保证导通电流又能有效降低阻断态下栅极介质层207的电场应力的良好折中关系。且屏蔽区206的形成过程不会影响到导电区域(沟槽表面)的离子掺杂浓度，不会对器件的阈值电压等电特性产生影响，有利于元胞间的均流。

且由于屏蔽区206的顶部与栅极沟槽的底部和阱区203的底部接触，克服了现有技术中由于屏蔽区不得接触阱区，栅极沟槽需要一定的刻蚀深度导致的工艺困难问题。

层间介质层209，位于栅极208上方，层间介质层209将栅极208与源极金属层210隔离开。

源极金属层210，位于源区(包括第一源区204和第二源区205)上方且同时与第一源区204和第二源区205形成电连接。源极金属层210可以为铝、镍等与SiC具有低接触电阻率的金属。

漏极金属层211，位于衬底201下方并与衬底201形成欧姆接触，漏极金属可以为铝、镍等与SiC具有低接触电阻率的金属。

需要说明的是，本实施例中的碳化硅器件为沟槽栅碳化硅MOSFET器件。

对应地，第一导电类型和第二导电类型相反。例如，第一导电类型为N型时，第二导电类型为P型；第一导电类型为P型时，第二导电类型为N型。

本实施例提供一种碳化硅器件的元胞结构200，通过在栅极沟槽底部形成纵向间隔设置的第二导电类型的屏蔽区206，可大幅降低阻断状态下器件的栅极介质层207的电场应力，大幅提高器件的长期使用可靠性；屏蔽区206与阱区203的底部接触，可以通过阱区203和源区与源极金属层210电连接，提高器件的开关频率，降低开关损耗；纵向间隔设置的屏蔽区206，可以将导电区域与电场保护区域进行分离设置，屏蔽区206的形成过程不会影响到导电区域的离子掺杂浓度，不会对器件的阈值电压等电特性产生影响，有利于元胞间的均流。

如图4和图5所示，本公开实施例提供一种碳化硅器件的元胞结构300，包括衬底301、漂移层302、阱区303、源区(图中未标注)、屏蔽区306、栅极沟槽(图中未标注)、栅极介质层307、栅极308、层间介质层309、源极金属层310和漏极金属层311。

需要说明的是，本实施例中，以下的“横向”是指“X方向”，“纵向”是指“Y方向”，“宽度”是指“X方向的宽度”，深度是指“Z方向的深度”。

需要说明的是，为了在图4中清楚显示源区(图中未标注)、屏蔽区306、栅极沟槽(图中未标注)、栅极介质层307和栅极308的形状和位置，所以图4中并未示出衬底301、漂移层302、阱区303、层间介质层309、源极金属层310和漏极金属层311。但是结合图5是可以理解到衬底301、漂移层302、阱区303、层间介质层309、源极金属层310和漏极金属层311的形状和位置。

示例性地，衬底301为第一导电类型的碳化硅衬底301。衬底301的厚度较厚，离子掺杂浓度较高，离子掺杂浓度大于1E18 cm

漂移层302为第一导电类型的漂移层302，位于衬底301上方，离子掺杂浓度约为1E14至5E16 cm

阱区303为第二导电类型的阱区303，多个阱区303间隔设置于漂移层302表面内，阱区303的上表面与漂移层302的上表面相平齐。阱区303的离子掺杂浓度为1E16至1E18cm

源区位于阱区303表面内，本实施例中，源区包括第一源区304和第二源区305。

第一源区304为第一导电类型的源区，第一源区304位于阱区303表面内，第一源区304的上表面与阱区303的上表面相平齐，第一源区304的两端与两侧的栅极沟槽的侧壁接触。第一源区304的宽度等于阱区303的宽度，第一源区304的深度小于阱区303的深度，第一源区304的离子掺杂浓度大于1E19cm

第二源区305为第二导电类型的源区，第二源区305纵向(Y方向)间隔设置于第一源区304内，第二源区305的上表面与阱区303的上表面相平齐，第二源区305不与栅极沟槽的侧壁接触。第二源区305的宽度小于第一源区304的宽度，第二源区305的深度大于第一源区304的深度，但小于阱区303的深度，第二源区305的离子掺杂浓度大于阱区303的离子掺杂浓度，第二源区305的离子掺杂浓度大于5E18 cm

栅极沟槽(图中未标注)位于相邻两个阱区303之间，栅极沟槽的侧壁同时与阱区303和源区中的第一源区304接触。栅极沟槽的深度大于阱区303的深度，栅极沟槽的深度为0.4至2.0μm，栅极沟槽的宽度为0.15至3.0μm。

栅极介质层307均匀地设置于栅极沟槽的侧壁和底部，栅极介质层307可以为氧化层，厚度约30nm至1000nm，其中沟槽底部的介质层厚度可以高于侧壁介质层的厚度，以提高栅极介质层307底部的耐压能力。

栅极308为第一导电类型的多晶硅栅极，设置于栅极沟槽内，其离子掺杂浓度大于1E18cm

屏蔽区306为第二导电类型的掺杂区，屏蔽区306位于漂移层302内且纵向(Y方向)间隔设置于栅极沟槽下方，屏蔽区306的顶部与栅极沟槽的底部和阱区303的底部接触，屏蔽区306的离子掺杂浓度大于1E15cm

本实施例中，相邻两个栅极沟槽下方的屏蔽区306交错设置。

屏蔽区306可大幅降低阻断状态下器件的栅极介质层307的电场应力，大幅提高器件的长期使用可靠性。

且屏蔽区306的顶部与栅极沟槽的底部和阱区303的底部接触，而阱区303表面内的第一源区304和第二源区305与源极金属层310电连接，所以，屏蔽区306通过阱区303和第二源区305与源极金属层310电连接(短接)，可提高器件的开关频率，降低开关损耗。

由于屏蔽区306在栅极沟槽底部纵向间隔设置，且其与源极金属层310短接，沟槽栅极(包括栅极沟槽、栅极介质层307和栅极308)在有屏蔽区306的部分，沟槽栅极两侧不会形成沟道，不会有沟道电流(导通电流)的产生，而沟槽栅极在没有屏蔽区306的部分，沟槽栅极两侧会形成沟道，形成沟道电流(导通电流)，即可以将电场保护区域和导电区域进行分离设置，达到既保证导通电流又能有效降低阻断态下栅极介质层307的电场应力的良好折中关系。且屏蔽区306的形成过程不会影响到导电区域(沟槽表面)的离子掺杂浓度，不会对器件的阈值电压等电特性产生影响，有利于元胞间的均流。

相对于实施例二中的对齐设置的屏蔽区，本实施例中交错设置的屏蔽区306，使得整个碳化硅器件中电场保护区域和导电区域交错设置，利用屏蔽区306向四周屏蔽电场，进一步降低栅极介质层307的电场应力，同时，增大了导电区域的面积，实现更好的导通电流与阻断电压的折中关系。

且由于屏蔽区306的顶部与栅极沟槽的底部和阱区303的底部接触，克服了现有技术中由于屏蔽区不得接触阱区，栅极沟槽需要一定的刻蚀深度导致的工艺困难问题。

层间介质层309，位于栅极308上方，层间介质层309将栅极308与源极金属层310隔离开。

源极金属层310，位于源区(包括第一源区304和第二源区305)上方且同时与第一源区304和第二源区305形成电连接。源极金属层310可以为铝、镍等与SiC具有低接触电阻率的金属。

漏极金属层311，位于衬底301下方并与衬底301形成欧姆接触，漏极金属可以为铝、镍等与SiC具有低接触电阻率的金属。

需要说明的是，本实施例中的碳化硅器件为沟槽栅碳化硅MOSFET器件。

对应地，第一导电类型和第二导电类型相反。例如，第一导电类型为N型时，第二导电类型为P型；第一导电类型为P型时，第二导电类型为N型。

本实施例提供一种碳化硅器件的元胞结构300，通过在栅极沟槽底部形成纵向间隔设置的第二导电类型的屏蔽区306，可大幅降低阻断状态下器件的栅极介质层307的电场应力，大幅提高器件的长期使用可靠性；屏蔽区306与阱区303的底部接触，可以通过阱区303和源区与源极金属层310电连接，提高器件的开关频率，降低开关损耗；纵向间隔设置的屏蔽区306，可以将导电区域与电场保护区域进行分离设置，屏蔽区306的形成过程不会影响到导电区域的离子掺杂浓度，不会对器件的阈值电压等电特性产生影响，有利于元胞间的均流。

如图6和图7所示，本公开实施例提供一种碳化硅器件的元胞结构400，包括衬底401、漂移层402、阱区403、源区(图中未标注)、屏蔽区406、存储区412、栅极沟槽(图中未标注)、栅极介质层407、栅极408、层间介质层409、源极金属层410和漏极金属层411。

需要说明的是，本实施例中，以下的“横向”是指“X方向”，“纵向”是指“Y方向”，“宽度”是指“X方向的宽度”，深度是指“Z方向的深度”。

需要说明的是，为了在图6中清楚显示源区(图中未标注)、屏蔽区406、栅极沟槽(图中未标注)、栅极介质层407和栅极408的形状和位置，所以图6中并未示出衬底401、漂移层402、阱区403、层间介质层409、源极金属层410和漏极金属层411。但是结合图7是可以理解到衬底401、漂移层402、阱区403、层间介质层409、源极金属层410和漏极金属层411的形状和位置。

示例性地，衬底401为第一导电类型的碳化硅衬底401。衬底401的厚度较厚，离子掺杂浓度较高，离子掺杂浓度大于1E18 cm

漂移层402为第一导电类型的漂移层402，位于衬底401上方，离子掺杂浓度约为1E14至5E16 cm

阱区403为第二导电类型的阱区403，多个阱区403间隔设置于漂移层402表面内，阱区403的上表面与漂移层402的上表面相平齐。阱区403的离子掺杂浓度为1E16至1E18cm

源区位于阱区403表面内，本实施例中，源区包括第一源区404和第二源区405。

第一源区404为第一导电类型的源区，第一源区404位于阱区403表面内，第一源区404的上表面与阱区403的上表面相平齐，第一源区404的两端与两侧的栅极沟槽的侧壁接触。第一源区404的宽度等于阱区403的宽度，第一源区404的深度小于阱区403的深度，第一源区404的离子掺杂浓度大于1E19cm

第二源区405为第二导电类型的源区，第二源区405纵向(Y方向)间隔设置于第一源区404内，第二源区405的上表面与阱区403的上表面相平齐，第二源区405不与栅极沟槽的侧壁接触。第二源区405的宽度小于第一源区404的宽度，第二源区405的深度大于第一源区404的深度，但小于阱区403的深度，第二源区405的离子掺杂浓度大于阱区403的离子掺杂浓度，第二源区405的离子掺杂浓度大于5E18 cm

栅极沟槽(图中未标注)位于相邻两个阱区403之间，栅极沟槽的侧壁同时与阱区403和源区中的第一源区404接触。栅极沟槽的深度大于阱区403的深度，栅极沟槽的深度为0.4至2.0μm，栅极沟槽的宽度为0.15至3.0μm。

栅极介质层407均匀地设置于栅极沟槽的侧壁和底部，栅极介质层407可以为氧化层，厚度约30nm至1000nm，其中沟槽底部的介质层厚度可以高于侧壁介质层的厚度，以提高栅极介质层407底部的耐压能力。

栅极408为第一导电类型的多晶硅栅极，设置于栅极沟槽内，其离子掺杂浓度大于1E18cm

屏蔽区406为第二导电类型的掺杂区，屏蔽区406位于漂移层402内且纵向(Y方向)间隔设置于栅极沟槽下方，屏蔽区406的顶部与栅极沟槽的底部和阱区403的底部接触，屏蔽区406的离子掺杂浓度大于1E15cm

本实施例中，相邻两个栅极沟槽下方的屏蔽区406对齐设置或交错设置(交错设置的结构图中未示出)。

屏蔽区406可大幅降低阻断状态下器件的栅极介质层407的电场应力，大幅提高器件的长期使用可靠性。

且屏蔽区406的顶部与栅极沟槽的底部和阱区403的底部接触，而阱区403表面内的第一源区404和第二源区405与源极金属层410电连接，所以，屏蔽区406通过阱区403和第二源区405与源极金属层410电连接(短接)，可提高器件的开关频率，降低开关损耗。

由于屏蔽区406在栅极沟槽底部纵向间隔设置，且其与源极金属层410短接，沟槽栅极(包括栅极沟槽、栅极介质层407和栅极408)在有屏蔽区406的部分，沟槽栅极两侧不会形成沟道，不会有沟道电流(导通电流)的产生，而沟槽栅极在没有屏蔽区406的部分，沟槽栅极两侧会形成沟道，形成沟道电流(导通电流)，即可以将电场保护区域和导电区域进行分离设置，达到既保证导通电流又能有效降低阻断态下栅极介质层407的电场应力的良好折中关系。且屏蔽区406的形成过程不会影响到导电区域(沟槽表面)的离子掺杂浓度，不会对器件的阈值电压等电特性产生影响，有利于元胞间的均流。

且由于屏蔽区406的顶部与栅极沟槽的底部和阱区403的底部接触，克服了现有技术中由于屏蔽区不得接触阱区，栅极沟槽需要一定的刻蚀深度导致的工艺困难问题。

存储区412为第一导电类型的掺杂区，存储区412同样位于栅极沟槽下方，存储区412与屏蔽区406在纵向(Y方向)上间隔交替设置，存储区412不与屏蔽区406接触，存储区412的顶部与栅极沟槽的底部和阱区403的底部接触，存储区412的离子掺杂浓度大于衬底201的离子掺杂浓度。

存储区412可以增强导电区域的导通电流能力，基于存储区412的存在，导通区域的区域尺寸可以进一步减小，也就是说，屏蔽区406之间的纵向距离可以进一步减小，也不会影响导通区域的导通电流能力。

层间介质层409，位于栅极408上方，层间介质层409将栅极408与源极金属层410隔离开。

源极金属层410，位于源区(包括第一源区404和第二源区405)上方且同时与第一源区404和第二源区405形成电连接。源极金属层410可以为铝、镍等与SiC具有低接触电阻率的金属。

漏极金属层411，位于衬底401下方并与衬底401形成欧姆接触，漏极金属可以为铝、镍等与SiC具有低接触电阻率的金属。

需要说明的是，本实施例中的碳化硅器件为沟槽栅碳化硅MOSFET器件。

对应地，第一导电类型和第二导电类型相反。例如，第一导电类型为N型时，第二导电类型为P型；第一导电类型为P型时，第二导电类型为N型。

本实施例提供一种碳化硅器件的元胞结构400，通过在栅极沟槽底部形成纵向间隔设置的第二导电类型的屏蔽区406，可大幅降低阻断状态下器件的栅极介质层407的电场应力，大幅提高器件的长期使用可靠性；屏蔽区406与阱区403的底部接触，可以通过阱区403和源区与源极金属层410电连接，提高器件的开关频率，降低开关损耗；纵向间隔设置的屏蔽区406，可以将导电区域与电场保护区域进行分离设置，屏蔽区406的形成过程不会影响到导电区域的离子掺杂浓度，不会对器件的阈值电压等电特性产生影响，有利于元胞间的均流。

如图8和图9所示，本公开实施例提供一种碳化硅器件的元胞结构500，包括衬底501、漂移层502、阱区503、源区(图中未标注)、屏蔽区506、栅极沟槽(图中未标注)、栅极介质层507、栅极508、层间介质层509、源极金属层510和漏极金属层511。

需要说明的是，本实施例中，以下的“横向”是指“X方向”，“纵向”是指“Y方向”，“宽度”是指“X方向的宽度”，深度是指“Z方向的深度”。

需要说明的是，为了在图8中清楚显示源区(图中未标注)、屏蔽区506、栅极沟槽(图中未标注)、栅极介质层507和栅极508的形状和位置，所以图8中并未示出衬底501、漂移层502、阱区503、层间介质层509、源极金属层510和漏极金属层511。但是结合图9是可以理解到衬底501、漂移层502、阱区503、层间介质层509、源极金属层510和漏极金属层511的形状和位置。

示例性地，衬底501为第一导电类型的碳化硅衬底501。衬底501的厚度较厚，离子掺杂浓度较高，离子掺杂浓度大于1E18 cm

漂移层502为第一导电类型的漂移层502，位于衬底501上方，离子掺杂浓度约为1E14至5E16 cm

阱区503为第二导电类型的阱区503，多个阱区503间隔设置于漂移层502表面内，阱区503的上表面与漂移层502的上表面相平齐。阱区503的离子掺杂浓度为1E16至1E18cm

源区位于阱区503表面内，本实施例中，源区包括第一源区504和第二源区505，第一源区504和第二源区505在纵向(Y方向)上交替设置。

第一源区504为第一导电类型的源区，第一源区504的上表面与阱区503的上表面相平齐，第一源区504的两端与两侧的栅极沟槽的侧壁接触。第一源区504的宽度等于阱区503的宽度，第一源区504的深度小于阱区503的深度，第一源区504的离子掺杂浓度大于1E19cm

第二源区505为第二导电类型的源区，第二源区505的上表面与阱区503的上表面相平齐，第二源区505的两端与两侧的栅极沟槽的侧壁接触。第二源区505的宽度等于第一源区504的宽度，第二源区505的深度大于第一源区504的深度，但小于阱区503的深度，第二源区505的离子掺杂浓度大于阱区503的离子掺杂浓度，第二源区505的离子掺杂浓度大于5E18 cm

本实施例中，碳化硅器件是体二极管增强结构的碳化硅器件。其体二极管(图中未标出)电流导通电流较高，器件性能较好。

栅极沟槽(图中未标注)位于相邻两个阱区503之间，栅极沟槽的侧壁同时与阱区503和源区中的第一源区504接触。栅极沟槽的深度大于阱区503的深度，栅极沟槽的深度为0.4至2.0μm，栅极沟槽的宽度为0.15至3.0μm。

栅极介质层507均匀地设置于栅极沟槽的侧壁和底部，栅极介质层507为氧化层，厚度约30nm至1000nm，其中沟槽底部的介质层厚度可以高于侧壁介质层的厚度，以提高栅极介质层507底部的耐压能力。

栅极508为第一导电类型的多晶硅栅极，设置于栅极沟槽内，其离子掺杂浓度大于1E18cm

屏蔽区506为第二导电类型的掺杂区，屏蔽区506位于漂移层502内且纵向(Y方向)间隔设置于栅极沟槽下方，屏蔽区506的顶部与栅极沟槽的底部和阱区503的底部接触，屏蔽区506的离子掺杂浓度大于1E15cm

本实施例中，相邻两个栅极沟槽下方的屏蔽区506对齐设置，且屏蔽区506与第二源区505横向(X方向)对齐设置。

屏蔽区506可大幅降低阻断状态下器件的栅极介质层507的电场应力，大幅提高器件的长期使用可靠性。

且屏蔽区506的顶部与栅极沟槽的底部和阱区503的底部接触，而阱区503表面内的第一源区504和第二源区505与源极金属层510电连接，所以，屏蔽区506通过阱区503和第二源区505与源极金属层510电连接(短接)，可提高器件的开关频率，降低开关损耗。

由于屏蔽区506在栅极沟槽底部纵向间隔设置，且其与源极金属层510短接，沟槽栅极(包括栅极沟槽、栅极介质层507和栅极508)在有屏蔽区506的部分，沟槽栅极两侧不会形成沟道，不会有沟道电流(导通电流)的产生，而沟槽栅极在没有屏蔽区506的部分，沟槽栅极两侧会形成沟道，形成沟道电流(导通电流)，即可以将电场保护区域和导电区域进行分离设置，达到既保证导通电流又能有效降低阻断态下栅极介质层507的电场应力的良好折中关系。且屏蔽区506的形成过程不会影响到导电区域(沟槽表面)的离子掺杂浓度，不会对器件的阈值电压等电特性产生影响，有利于元胞间的均流。

且由于屏蔽区506的顶部与栅极沟槽的底部和阱区503的底部接触，克服了现有技术中由于屏蔽区不得接触阱区，栅极沟槽需要一定的刻蚀深度导致的工艺困难问题。

层间介质层509，位于栅极508上方，层间介质层509将栅极508与源极金属层510隔离开。

源极金属层510，位于源区(包括第一源区504和第二源区505)上方且同时与第一源区504和第二源区505形成电连接。源极金属层510可以为铝、镍等与SiC具有低接触电阻率的金属。

漏极金属层511，位于衬底501下方并与衬底501形成欧姆接触，漏极金属可以为铝、镍等与SiC具有低接触电阻率的金属。

需要说明的是，本实施例中的碳化硅器件为沟槽栅碳化硅MOSFET器件。

对应地，第一导电类型和第二导电类型相反。例如，第一导电类型为N型时，第二导电类型为P型；第一导电类型为P型时，第二导电类型为N型。

本实施例提供一种碳化硅器件的元胞结构500，通过在栅极沟槽底部形成纵向间隔设置的第二导电类型的屏蔽区506，可大幅降低阻断状态下器件的栅极介质层507的电场应力，大幅提高器件的长期使用可靠性；屏蔽区506与阱区503的底部接触，可以通过阱区503和源区与源极金属层510电连接，提高器件的开关频率，降低开关损耗；纵向间隔设置的屏蔽区506，可以将导电区域与电场保护区域进行分离设置，屏蔽区506的形成过程不会影响到导电区域的离子掺杂浓度，不会对器件的阈值电压等电特性产生影响，有利于元胞间的均流。

在实施例一的基础上，本实施例提供一种碳化硅器件的元胞结构200的制备方法。图10是本公开实施例示出的一种碳化硅器件的元胞结构200的制备方法流程示意图。图11-图15是本公开实施例示出的一种碳化硅器件的元胞结构200的制备方法的相关步骤形成的剖面结构示意图。下面，参照图10和图11-图15来描述本公开实施例提出的碳化硅器件的元胞结构200的制备方法一个示例性方法的详细步骤。

如图10所示，本实施例的碳化硅器件的元胞结构200的制备方法，包括如下步骤：

步骤S201：提供第一导电类型碳化硅衬底201。

衬底201的厚度较厚，离子掺杂浓度较高，离子掺杂浓度大于1E18 cm

步骤S202：如图11所示，在衬底201上方形成第一导电类型漂移层202。

具体地，漂移层202为均匀掺杂的碳化硅层，离子掺杂浓度约为1E14至5E16cm

步骤S203：在漂移层202表面内形成多个间隔设置的第二导电类型阱区203。

具体的，在漂移层202表面内注入第二导电类型离子，以形成多个间隔设置的第二导电类型阱区203。阱区203的上表面与漂移层202的上表面相平齐。阱区203的离子掺杂浓度为1E16至1E18 cm

步骤S204：在阱区203表面内形成源区。

本实施例中，源区包括第一源区204和第二源区205。

步骤S204具体包括以下步骤：

在阱区203表面内形成第一导电类型第一源区204；其中，第一源区204的两端分别与两侧的栅极沟槽的侧壁接触；

在第一源区204内形成纵向间隔设置的第二导电类型第二源区205；其中，第二源区205不与栅极沟槽的侧壁接触。

具体的，通过离子注入，在阱区203内注入第一导电类型离子，以在阱区203内形成第一导电类型第一源区204，采用光刻工艺，通过光刻胶选择性屏蔽第一源区204的部分表面，通过离子注入，在第一源区204内注入第二导电类型离子，以在第一源区204内形成第二导电类型第二源区205。

第一源区204为第一导电类型的源区，第一源区204位于阱区203表面内，第一源区204的上表面与阱区203的上表面相平齐，第一源区204的两端与两侧的栅极沟槽的侧壁接触。第一源区204的宽度等于阱区203的宽度，第一源区204的深度小于阱区203的深度，第一源区204的离子掺杂浓度大于1E19cm

第二源区205为第二导电类型的源区，第二源区205纵向(Y方向)间隔设置于第一源区204内，第二源区205的上表面与阱区203的上表面相平齐，第二源区205不与栅极沟槽的侧壁接触。第二源区205的宽度小于第一源区204的宽度，第二源区205的深度大于第一源区204的深度，但小于阱区203的深度，第二源区205的离子掺杂浓度大于阱区203的离子掺杂浓度，第二源区205的离子掺杂浓度大于5E18 cm

步骤S205：在相邻两个阱区203之间形成栅极沟槽；其中，栅极沟槽的侧壁同时与阱区203和源区接触，栅极沟槽的深度大于阱区203的深度。

具体的，刻蚀相邻两个阱区203之间区域，以在相邻两个阱区203之间形成栅极沟槽。其中，栅极沟槽的侧壁同时与阱区203和源区中的第一源区204接触。栅极沟槽的深度大于阱区203的深度，栅极沟槽的深度为0.4至2.0μm，栅极沟槽的宽度为0.15至3.0μm。

需要说明的是，上述形成阱区203、第一源区204、第二源区205和栅极沟槽的步骤也可以是：形成整面的阱区203→形成第一源区204和第二源区205→刻蚀形成栅极沟槽。

步骤S206：如图12所示，通过倾斜离子注入的方式在漂移层202内于栅极沟槽下方形成纵向(Y方向)间隔设置的第二导电类型屏蔽区206；其中，屏蔽区206的顶部与栅极沟槽的底部和阱区203的底部接触。

采用光刻工艺，通过光刻胶选择性屏蔽源区(包括第一源区204和第二源区205)的上表面和各个栅极沟槽的部分底部和侧壁，通过倾斜离子注入的方式，不仅可以在沟槽底部的漂移层202内注入第二导电类型的离子，也可以在未被光刻胶覆盖的沟槽靠近底部的侧壁旁的漂移层202内注入第二导电类型的离子，然后通过高温杂质激活退火工艺，即可在栅极沟槽下方形成纵向间隔设置的第二导电类型屏蔽区206。屏蔽区206的顶部与栅极沟槽的底部和阱区203的底部接触。

本实施例中，相邻两个栅极沟槽下方的屏蔽区206对齐设置。

步骤S207：如图13所示，在栅极沟槽的侧壁和底部形成栅极介质层207。

具体的，步骤S207包括以下步骤：

S207a：对漂移层202表面、栅极沟槽的侧壁和底部进行牺牲氧化处理；

S207b：在漂移层202上方、栅极沟槽的侧壁和底部形成栅极介质层207；

S207c：刻蚀掉漂移层202上方的栅极介质层207。

其中，牺牲氧化处理包括以下步骤：

(a)对漂移层202表面进行热氧化以形成牺牲氧化层(图中未示出)；其中，牺牲氧化层的厚度为10至20nm；

(b)通过湿法刻蚀将牺牲氧化层去除。

栅极介质层207为氧化层，与牺牲氧化层类似，都是在高温(如1300℃)氧气氛围内进行热氧化形成。栅极介质层207厚度约30nm至1000nm。沟槽底部的介质层厚度可以高于侧壁介质层的厚度，以提高栅极介质层207底部的耐压能力。

屏蔽区206可大幅降低阻断状态下器件的栅极介质层207的电场应力，大幅提高器件的长期使用可靠性。

步骤S208：在栅极沟槽内填充多晶硅，以形成栅极208。

其中，填充的多晶硅为第一导电类型的高浓度掺杂的多晶硅，离子掺杂浓度大于1E18cm

步骤S209：如图14所示，在栅极208上方形成覆盖栅极208的层间介质层209。

具体的，先在漂移层202上方形成整面的层间介质层209，然后通过刻蚀，只留下栅极208上方的层间介质层209。

步骤S210：在源区上方形成与源区电连接的源极金属层210；其中，栅极208通过层间介质层209与源极金属层210隔离，屏蔽区206通过阱区203和源区与源极金属层210电连接。

通过金属化工艺，在第一源区204和第二源区205上方形成同时与第一源区204和第二源区205电连接的源极金属层210。

由于屏蔽区206的顶部与栅极沟槽的底部和阱区203的底部接触，而阱区203表面内的第一源区204和第二源区205与源极金属层210电连接，所以，屏蔽区206通过阱区203和第二源区205与源极金属层210电连接(短接)，可提高器件的开关频率，降低开关损耗。

由于屏蔽区206在栅极沟槽底部纵向间隔设置，且其与源极金属层210短接，沟槽栅极(包括栅极沟槽、栅极介质层207和栅极208)在有屏蔽区206的部分，沟槽栅极两侧不会形成沟道，不会有沟道电流(导通电流)的产生，而沟槽栅极在没有屏蔽区206的部分，沟槽栅极两侧会形成沟道，形成沟道电流(导通电流)，即可以将电场保护区域和导电区域进行分离设置，达到既保证导通电流又能有效降低阻断态下栅极介质层207的电场应力的良好折中关系。且屏蔽区206的形成过程不会影响到导电区域(沟槽表面)的离子掺杂浓度，不会对器件的阈值电压等电特性产生影响，有利于元胞间的均流。

且由于屏蔽区206的顶部与栅极沟槽的底部和阱区203的底部接触，克服了现有技术中由于屏蔽区不得接触阱区，栅极沟槽需要一定的刻蚀深度导致的工艺困难问题。

源极金属层210可以为铝、镍等与SiC具有低接触电阻率的金属。

步骤S211：如图15所示，在衬底201下方形成与衬底201欧姆接触的漏极金属层211。

具体的，通过金属化工艺，在衬底201下方形成与衬底201欧姆接触的漏极金属层211，漏极金属层211可以为铝、镍等与SiC具有低接触电阻率的金属。

整个制备工艺过程制程简单，可制造性强且制造成本较低。

对应地，第一导电类型和第二导电类型相反。例如，第一导电类型为N型时，第二导电类型为P型；第一导电类型为P型时，第二导电类型为N型。

本实施例提供一种碳化硅器件的元胞结构200的制备方法，通过在栅极沟槽底部形成纵向间隔设置的第二导电类型的屏蔽区206，可大幅降低阻断状态下器件的栅极介质层207的电场应力，大幅提高器件的长期使用可靠性；屏蔽区206与阱区203的底部接触，可以通过阱区203和源区与源极金属层210电连接，提高器件的开关频率，降低开关损耗；纵向间隔设置的屏蔽区206，可以将导电区域与电场保护区域进行分离设置，屏蔽区206的形成过程不会影响到导电区域的离子掺杂浓度，不会对器件的阈值电压等电特性产生影响，有利于元胞间的均流。且制备工艺制程简单，可制造性强且制造成本较低。

在实施例二的基础上，本实施例提供一种碳化硅器件的元胞结构300的制备方法。

碳化硅器件的元胞结构300的制备方法与实施例五中碳化硅器件的元胞结构200的制备方法相似，区别仅在于屏蔽区306的位置不同，所以此处不再赘述。

在实施例三的基础上，本实施例提供一种碳化硅器件的元胞结构400的制备方法。图16是本公开实施例示出的一种碳化硅器件的元胞结构400的制备方法流程示意图。

如图16所示，本实施例的碳化硅器件的元胞结构400的制备方法，包括如下步骤：

步骤S401：提供第一导电类型碳化硅衬底401。

衬底401的厚度较厚，离子掺杂浓度较高，离子掺杂浓度大于1E18 cm

步骤S402：在衬底401上方形成第一导电类型漂移层402。

具体地，漂移层402为均匀掺杂的碳化硅层，离子掺杂浓度约为1E14至5E16cm

步骤S403：在漂移层402表面内形成多个间隔设置的第二导电类型阱区403。

具体的，在漂移层402表面内注入第二导电类型离子，以形成多个间隔设置的第二导电类型阱区403。阱区403的上表面与漂移层402的上表面相平齐。阱区403的离子掺杂浓度为1E16至1E18 cm

步骤S404：在阱区403表面内形成源区。

本实施例中，源区包括第一导电类型第一源区404，以及纵向间隔设置于第一源区404内的第二导电类型第二源区405。

步骤S404具体包括以下步骤：

在阱区403表面内形成第一导电类型第一源区404；其中，第一源区404的两端分别与两侧的栅极沟槽的侧壁接触；

在第一源区404内形成纵向间隔设置的第二导电类型第二源区405；其中，第二源区405不与栅极沟槽的侧壁接触。

具体的，通过离子注入，在阱区403内注入第一导电类型离子，以在阱区403内形成第一导电类型第一源区404，采用光刻工艺，通过光刻胶选择性屏蔽第一源区404的部分表面，通过离子注入，在第一源区404内注入第二导电类型离子，以在第一源区404内形成第二导电类型第二源区405。

第一源区404为第一导电类型的源区，第一源区404位于阱区403表面内，第一源区404的上表面与阱区403的上表面相平齐，第一源区404的两端与两侧的栅极沟槽的侧壁接触。第一源区404的宽度等于阱区403的宽度，第一源区404的深度小于阱区403的深度，第一源区404的离子掺杂浓度大于1E19cm

第二源区405为第二导电类型的源区，第二源区405纵向(Y方向)间隔设置于第一源区404内，第二源区405的上表面与阱区403的上表面相平齐，第二源区405不与栅极沟槽的侧壁接触。第二源区405的宽度小于第一源区404的宽度，第二源区405的深度大于第一源区404的深度，但小于阱区403的深度，第二源区405的离子掺杂浓度大于阱区403的离子掺杂浓度，第二源区405的离子掺杂浓度大于5E18 cm

步骤S405：在相邻两个阱区403之间形成栅极沟槽；其中，栅极沟槽的侧壁同时与阱区403和源区接触，栅极沟槽的深度大于阱区403的深度。

具体的，刻蚀相邻两个阱区403之间区域，以在相邻两个阱区403之间形成栅极沟槽。其中，栅极沟槽的侧壁同时与阱区403和源区中的第一源区404接触。栅极沟槽的深度大于阱区403的深度，栅极沟槽的深度为0.4至2.0μm，栅极沟槽的宽度为0.15至3.0μm。

需要说明的是，上述形成阱区403、第一源区404、第二源区405和栅极沟槽的步骤也可以是：形成整面的阱区403→形成第一源区404和第二源区405→刻蚀形成栅极沟槽。

步骤S406：通过倾斜离子注入的方式在漂移层402内于栅极沟槽下方形成纵向(Y方向)间隔设置的第二导电类型屏蔽区406；其中，屏蔽区406的顶部与栅极沟槽的底部和阱区403的底部接触。

采用光刻工艺，通过光刻胶选择性屏蔽源区(包括第一源区404和第二源区405)的上表面和各个栅极沟槽的部分底部和侧壁，通过倾斜离子注入的方式，不仅可以在沟槽底部的漂移层402内注入离子，也可以在未被光刻胶覆盖的沟槽靠近底部的侧壁旁的漂移层402内注入离子，然后通过高温杂质激活退火工艺，即可在栅极沟槽下方形成纵向间隔设置的第二导电类型屏蔽区406。屏蔽区406的顶部与栅极沟槽的底部和阱区403的底部接触。

本实施例中，相邻两个栅极沟槽下方的屏蔽区406对齐设置或交错设置。

步骤S407：在栅极沟槽下方形成第一导电类型存储区412；其中，存储区412和屏蔽区406在纵向上间隔交替设置，存储区412的顶部与栅极沟槽的底部和阱区403的底部接触。

采用光刻工艺，通过光刻胶选择性屏蔽源区(包括第一源区404和第二源区405)的上表面和屏蔽区406，通过倾斜离子注入的方式，不仅可以在沟槽底部的漂移层402内注入第一导电类型的离子，也可以在未被光刻胶覆盖的沟槽靠近底部的侧壁旁的漂移层402内注入第一导电类型的离子，然后通过高温杂质激活退火工艺，即可在栅极沟槽下方形成第一导电类型存储区412。存储区412和屏蔽区406在纵向上间隔交替设置，存储区412不与屏蔽区406接触，存储区412的顶部与栅极沟槽的底部和阱区403的底部接触。

存储区412可以增强导电区域的导通电流能力，基于存储区412的存在，导通区域的区域尺寸可以进一步减小，也就是说，屏蔽区406之间的纵向距离可以进一步减小，也不会影响导通区域的导通电流能力。

步骤S408：在栅极沟槽的侧壁和底部形成栅极介质层407。

具体的，步骤S408包括以下步骤：

S408a：对漂移层402表面、栅极沟槽的侧壁和底部进行牺牲氧化处理；

S408b：在漂移层402上方、栅极沟槽的侧壁和底部形成栅极介质层407；

S408c：刻蚀掉漂移层402上方的栅极介质层407。

其中，牺牲氧化处理包括以下步骤：

(a)对漂移层402表面进行热氧化以形成牺牲氧化层(图中未示出)；其中，牺牲氧化层的厚度为10至40nm；

(b)通过湿法刻蚀将牺牲氧化层去除。

栅极介质层407为氧化层，与牺牲氧化层类似，都是在高温(如1300℃)氧气氛围内进行热氧化形成。栅极介质层407厚度约30nm至1000nm。沟槽底部的介质层厚度可以高于侧壁介质层的厚度，以提高栅极介质层407底部的耐压能力。

屏蔽区406可大幅降低阻断状态下器件的栅极介质层407的电场应力，大幅提高器件的长期使用可靠性。

步骤S409：在栅极沟槽内填充多晶硅，以形成栅极408。

其中，填充的多晶硅为第一导电类型的高浓度掺杂的多晶硅，离子掺杂浓度大于1E18cm

步骤S410：在栅极408上方形成覆盖栅极408的层间介质层409。

具体的，先在漂移层402上方形成整面的层间介质层409，然后通过刻蚀，只留下栅极408上方的层间介质层409。

步骤S411：在源区上方形成与源区电连接的源极金属层410；其中，栅极408通过层间介质层409与源极金属层410隔离，屏蔽区406通过阱区403和源区与源极金属层410电连接。

通过金属化工艺，在第一源区404和第二源区405上方形成同时与第一源区404和第二源区405电连接的源极金属层410。

由于屏蔽区406的顶部与栅极沟槽的底部和阱区403的底部接触，而阱区403表面内的第一源区404和第二源区405与源极金属层410电连接，所以，屏蔽区406通过阱区403和第二源区405与源极金属层410电连接(短接)，可提高器件的开关频率，降低开关损耗。

由于屏蔽区406在栅极沟槽底部纵向间隔设置，且其与源极金属层410短接，沟槽栅极(包括栅极沟槽、栅极介质层407和栅极408)在有屏蔽区406的部分，沟槽栅极两侧不会形成沟道，不会有沟道电流(导通电流)的产生，而沟槽栅极在没有屏蔽区406的部分，沟槽栅极两侧会形成沟道，形成沟道电流(导通电流)，即可以将电场保护区域和导电区域进行分离设置，达到既保证导通电流又能有效降低阻断态下栅极介质层407的电场应力的良好折中关系。且屏蔽区406的形成过程不会影响到导电区域(沟槽表面)的离子掺杂浓度，不会对器件的阈值电压等电特性产生影响，有利于元胞间的均流。

且由于屏蔽区406的顶部与栅极沟槽的底部和阱区403的底部接触，克服了现有技术中由于屏蔽区不得接触阱区，栅极沟槽需要一定的刻蚀深度导致的工艺困难问题。

源极金属层410可以为铝、镍等与SiC具有低接触电阻率的金属。

步骤S412：在衬底401下方形成与衬底401欧姆接触的漏极金属层411。

具体的，通过金属化工艺，在衬底401下方形成与衬底401欧姆接触的漏极金属层411，漏极金属层411可以为铝、镍等与SiC具有低接触电阻率的金属。

整个制备工艺过程制程简单，可制造性强且制造成本较低。

对应地，第一导电类型和第二导电类型相反。例如，第一导电类型为N型时，第二导电类型为P型；第一导电类型为P型时，第二导电类型为N型。

本实施例提供一种碳化硅器件的元胞结构400的制备方法，通过在栅极沟槽底部形成纵向间隔设置的第二导电类型的屏蔽区406，可大幅降低阻断状态下器件的栅极介质层407的电场应力，大幅提高器件的长期使用可靠性；屏蔽区406与阱区403的底部接触，可以通过阱区403和源区与源极金属层410电连接，提高器件的开关频率，降低开关损耗；纵向间隔设置的屏蔽区406，可以将导电区域与电场保护区域进行分离设置，屏蔽区406的形成过程不会影响到导电区域的离子掺杂浓度，不会对器件的阈值电压等电特性产生影响，有利于元胞间的均流。且制备工艺制程简单，可制造性强且制造成本较低。

在实施例四的基础上，本实施例提供一种碳化硅器件的元胞结构500的制备方法。图17是本公开实施例示出的一种碳化硅器件的元胞结构500的制备方法流程示意图。

如图17所示，本实施例的碳化硅器件的元胞结构500的制备方法，包括如下步骤：

步骤S501：提供第一导电类型碳化硅衬底501。

衬底501的厚度较厚，离子掺杂浓度较高，离子掺杂浓度大于1E18 cm

步骤S502：在衬底501上方形成第一导电类型漂移层502。

具体地，漂移层502为均匀掺杂的碳化硅层，离子掺杂浓度约为1E14至5E16cm

步骤S503：在漂移层502表面内形成多个间隔设置的第二导电类型阱区503。

具体的，在漂移层502表面内注入第二导电类型离子，以形成多个间隔设置的第二导电类型阱区503。阱区503的上表面与漂移层502的上表面相平齐。阱区503的离子掺杂浓度为1E16至1E18 cm

步骤S504：在阱区503表面内形成源区。

本实施例中，源区包括在纵向上交替设置第一导电类型第一源区504和第二导电类型第二源区505。

具体的，依次在阱区503内选择性注入第一导电类型离子和第二导电类型离子，在阱区503表面内形成在纵向上交替设置第一导电类型第一源区504和第二导电类型第二源区505。

第一源区504为第一导电类型的源区，第一源区504的上表面与阱区503的上表面相平齐，第一源区504的两端与阱区503的两端对齐。第一源区504的宽度等于阱区503的宽度，第一源区504的深度小于阱区503的深度，第一源区504的离子掺杂浓度大于1E19cm

第二源区505为第二导电类型的源区，第二源区505的上表面与阱区503的上表面相平齐，第二源区505的两端与阱区503的两端对齐。第二源区505的宽度等于第一源区504的宽度，第二源区505的深度大于第一源区504的深度，但小于阱区503的深度，第二源区505的离子掺杂浓度大于阱区503的离子掺杂浓度，第二源区505的离子掺杂浓度大于5E18 cm

本实施例中，形成的碳化硅器件是体二极管增强结构的碳化硅器件。其体二极管(图中未标出)电流导通电流较高，器件性能较好。

步骤S505：在相邻两个阱区503之间形成栅极沟槽；其中，栅极沟槽的侧壁同时与阱区503和源区接触，栅极沟槽的深度大于阱区503的深度。

具体的，刻蚀相邻两个阱区503之间区域，以在相邻两个阱区503之间形成栅极沟槽。其中，栅极沟槽的侧壁同时与阱区503、第一源区504和第二源区505接触。栅极沟槽的深度大于阱区503的深度，栅极沟槽的深度为0.4至2.0μm，栅极沟槽的宽度为0.15至3.0μm。

需要说明的是，上述形成阱区503、第一源区504、第二源区505和栅极沟槽的步骤也可以是：形成整面的阱区503→形成第一源区504和第二源区505→刻蚀形成栅极沟槽。

步骤S506：通过倾斜离子注入的方式在漂移层502内于栅极沟槽下方形成纵向(Y方向)间隔设置的第二导电类型屏蔽区506；其中，屏蔽区506的顶部与栅极沟槽的底部和阱区503的底部接触，屏蔽区506与第二源区505横向对齐设置。

采用光刻工艺，通过光刻胶选择性屏蔽源区(包括第一源区504和第二源区505)的上表面和各个栅极沟槽的部分底部和侧壁，通过倾斜离子注入的方式，不仅可以在沟槽底部的漂移层502内注入第二导电类型的离子，也可以在未被光刻胶覆盖的沟槽靠近底部的侧壁旁的漂移层502内注入第二导电类型的离子，然后通过高温杂质激活退火工艺，即可在栅极沟槽下方形成纵向间隔设置的第二导电类型屏蔽区506。屏蔽区506的顶部与栅极沟槽的底部和阱区503的底部接触。

本实施例中，相邻两个栅极沟槽下方的屏蔽区506对齐设置。

步骤S507：在栅极沟槽的侧壁和底部形成栅极介质层507。

具体的，步骤S507包括以下步骤：

S507a：对漂移层502表面、栅极沟槽的侧壁和底部进行牺牲氧化处理；

S507b：在漂移层502上方、栅极沟槽的侧壁和底部形成栅极介质层507；

S507c：刻蚀掉漂移层502上方的栅极介质层507。

其中，牺牲氧化处理包括以下步骤：

(a)对漂移层502表面进行热氧化以形成牺牲氧化层(图中未示出)；其中，牺牲氧化层的厚度为10至50nm；

(b)通过湿法刻蚀将牺牲氧化层去除。

栅极介质层507为氧化层，与牺牲氧化层类似，都是在高温(如1300℃)氧气范围内进行热氧化形成。栅极介质层507厚度约30至1000nm。沟槽底部的介质层厚度可以高于侧壁介质层的厚度，以提高栅极介质层507底部的耐压能力。

屏蔽区506可大幅降低阻断状态下器件的栅极介质层507的电场应力，大幅提高器件的长期使用可靠性。

步骤S508：在栅极沟槽内填充多晶硅，以形成栅极508。

其中，填充的多晶硅为第一导电类型的高浓度掺杂的多晶硅，离子掺杂浓度大于1E18cm

步骤S509：在栅极508上方形成覆盖栅极508的层间介质层509。

具体的，先在漂移层502上方形成整面的层间介质层509，然后通过刻蚀，只留下栅极508上方的层间介质层509。

步骤S510：在源区上方形成与源区电连接的源极金属层510；其中，栅极508通过层间介质层509与源极金属层510隔离，屏蔽区506通过阱区503和源区与源极金属层510电连接。

通过金属化工艺，在第一源区504和第二源区505上方形成同时与第一源区504和第二源区505电连接的源极金属层510。

由于屏蔽区506的顶部与栅极沟槽的底部和阱区503的底部接触，而阱区503表面内的第一源区504和第二源区505与源极金属层510电连接，所以，屏蔽区506通过阱区503和第二源区505与源极金属层510电连接(短接)，可提高器件的开关频率，降低开关损耗。

由于屏蔽区506在栅极沟槽底部纵向间隔设置，且其与源极金属层510短接，沟槽栅极(包括栅极沟槽、栅极介质层507和栅极508)在有屏蔽区506的部分，沟槽栅极两侧不会形成沟道，不会有沟道电流(导通电流)的产生，而沟槽栅极在没有屏蔽区506的部分，沟槽栅极两侧会形成沟道，形成沟道电流(导通电流)，即可以将电场保护区域和导电区域进行分离设置，达到既保证导通电流又能有效降低阻断态下栅极介质层507的电场应力的良好折中关系。且屏蔽区506的形成过程不会影响到导电区域(沟槽表面)的离子掺杂浓度，不会对器件的阈值电压等电特性产生影响，有利于元胞间的均流。

且由于屏蔽区506的顶部与栅极沟槽的底部和阱区503的底部接触，克服了现有技术中由于屏蔽区不得接触阱区，栅极沟槽需要一定的刻蚀深度导致的工艺困难问题。

源极金属层510可以为铝、镍等与SiC具有低接触电阻率的金属。

步骤S511：在衬底501下方形成与衬底501欧姆接触的漏极金属层511。

具体的，通过金属化工艺，在衬底501下方形成与衬底501欧姆接触的漏极金属层511，漏极金属层511可以为铝、镍等与SiC具有低接触电阻率的金属。

整个制备工艺过程制程简单，可制造性强且制造成本较低。

对应地，第一导电类型和第二导电类型相反。例如，第一导电类型为N型时，第二导电类型为P型；第一导电类型为P型时，第二导电类型为N型。

本实施例提供一种碳化硅器件的元胞结构500的制备方法，通过在栅极沟槽底部形成纵向间隔设置的第二导电类型的屏蔽区506，可大幅降低阻断状态下器件的栅极介质层507的电场应力，大幅提高器件的长期使用可靠性；屏蔽区506与阱区503的底部接触，可以通过阱区503和源区与源极金属层510电连接，提高器件的开关频率，降低开关损耗；纵向间隔设置的屏蔽区506，可以将导电区域与电场保护区域进行分离设置，屏蔽区506的形成过程不会影响到导电区域的离子掺杂浓度，不会对器件的阈值电压等电特性产生影响，有利于元胞间的均流。且制备工艺制程简单，可制造性强且制造成本较低。

以上仅为本公开的优选实施例而已，并不用于限制本公开，对于本领域的技术人员来说，本公开可以有各种更改和变化。凡在本公开的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。虽然本公开所公开的实施方式如上，但的内容只是为了便于理解本公开而采用的实施方式，并非用以限定本公开。任何本公开所属技术领域内的技术人员，在不脱离本公开所公开的精神和范围的前提下，可以在实施的形式上及细节上作任何的修改与变化，但本公开的保护范围，仍须以所附的权利要求书所界定的范围为准。