具有用于减小寄生电容的附加底部沟道的全环绕栅极(GAA)晶体管和制造方法

本申请要求于2020年06月05日提交的、题目为“GATE-ALL-AROUND(GAA)TRANSISTORS WITH ADDITIONAL BOTTOM CHANNEL FOR REDUCED PARASITIC CAPACITANCEAND METHODS OF FABRICATION”的美国专利申请序列号16/893993的优先权，通过引用以其整体并入本文。

技术领域

本公开的技术总体上涉及形成集成电路(IC)的半导体设备，并且更具体地，涉及环绕栅极晶体管，诸如全环绕栅极(GAA)晶体管(例如，纳米线、纳米板(nanoslab)、纳米片晶体管)。

背景技术

晶体管是现代电子设备中的基本组件。在许多现代电子设备的集成电路(IC)中采用了大量晶体管。例如，诸如中央处理单元(CPU)、图形处理单元(GPU)和存储器系统的组件均对逻辑电路和存储器设备采用大量的晶体管。需要减小个体晶体管的尺寸以节省裸片面积，以便可以使更多的计算能力在相同尺寸的设备中可用。减小晶体管尺寸的压力已经导致使用全环绕栅极(GAA)晶体管，其中栅极元件围绕晶体管的沟道。相对于其他栅极几何形状，通过提供栅极围绕沟道，改进了对沟道的控制，特别是对于短沟道而言。减小这种GAA晶体管尺寸的另外的压力已经引起寄生电容的增加，这可能限制所得晶体管的性能。

发明内容

在详细描述中公开的方面包括具有用于减小寄生电容的附加底部沟道的全环绕栅极(GAA)晶体管及其制造方法。在示例性方面，提供了一种GAA晶体管。GAA晶体管包括被定位在源极区域与漏极区域之间的一个或多个沟道。一个或多个沟道(可以是纳米线、纳米片或纳米板半导体)被栅极材料围绕。GAA晶体管还包括附加半导体沟道，附加半导体沟道在GAA晶体管中的栅极材料的底部区段与绝缘体上硅(SOI)衬底之间。该附加沟道(有时被称为底部沟道)可以比GAA晶体管中的其他沟道薄，并且可以具有小于其长度的厚度。通过添加该底部沟道，形成GAA晶体管的栅极的材料与SOI衬底物理上至少间隔底部沟道的厚度。物理几何形状的这种改变使得栅极的导电部分与衬底的导电部分间隔开，从而减小了否则可能在GAA晶体管设备中的栅极与衬底之间出现的寄生电容。此外，底部沟道的大小可以基于期望的泄漏电流和对沟道的控制的便利性来进行选择。

在这点上，在一方面，公开了一种集成电路(IC)。IC包括衬底，该衬底包括在平面中延伸的顶表面。IC还包括被定位在衬底的顶表面上方以及在顶表面上的绝缘体层。IC还包括GAA晶体管。GAA晶体管被定位在绝缘体层上方以及在绝缘体层上。GAA晶体管具有与该平面正交的垂直轴线、与该平面平行的横向轴线以及与该平面平行的纵向轴线。GAA晶体管包括具有沿纵向轴线的主轴线的第一沟道。第一沟道平行于该平面延伸，并且被定位在衬底的顶表面上方。第一沟道包括平行于主轴线的多个侧面。第一沟道还包括由平行于第一沟道的主轴线的多个侧面形成的外周。GAA晶体管还包括在第一沟道的外周周围延伸的栅极，栅极包括底部区段。栅极的底部区段被垂直定位在第一沟道与绝缘体层之间。底部区段具有平行于纵向轴线的栅极长度。GAA晶体管还包括在栅极的底部区段与绝缘体层之间的底部沟道。底部沟道具有沿垂直轴线的厚度，该厚度小于或等于栅极长度的三分之一。

在另一个方面，公开了一种IC。IC包括衬底，衬底包括在平面中延伸的顶表面。IC还包括被定位在衬底的顶表面上方以及在顶表面上的绝缘体层。IC还包括GAA晶体管。GAA晶体管被定位在绝缘体层上方以及在绝缘体层上。GAA晶体管具有与该平面正交的垂直轴线、与该平面平行的横向轴线以及与该平面平行的纵向轴线。GAA晶体管包括具有沿纵向轴线的主轴线的第一沟道。第一沟道平行于该平面延伸，并且被定位在衬底的顶表面上方。第一沟道包括沿纵向轴线的第一厚度。第一沟道还包括平行于主轴线的多个侧面。第一沟道还包括由平行于第一沟道的主轴线的多个侧面形成的外周。GAA晶体管包括在第一沟道的外周周围延伸的栅极。栅极包括底部区段。栅极的底部区段被垂直定位在第一沟道与绝缘体层之间。GAA晶体管还包括在栅极的底部区段与绝缘体层之间的底部沟道。底部沟道具有沿垂直轴线的底部沟道厚度。该底部沟道厚度小于第一厚度。

在另一个方面，公开了一种形成IC的方法。方法包括形成具有绝缘体层的衬底，绝缘体层具有在平面中延伸的平坦顶表面。方法还包括形成GAA晶体管，GAA晶体管被定位在绝缘体层的顶表面上方以及在绝缘体层上。GAA晶体管具有与该平面垂直的垂直轴线、与该平面平行的横向轴线以及与该平面平行的纵向轴线。形成GAA晶体管包括在绝缘体层的顶表面上形成底部沟道，该底部沟道具有底部厚度。形成GAA晶体管还包括在底部沟道之上形成栅极，栅极具有栅极长度，其中栅极长度至少比底部厚度大三倍。

在另一个方面，公开了一种形成IC的方法。方法包括形成具有绝缘体层的衬底，绝缘体层具有在平面中延伸的平坦顶表面。方法还包括形成GAA晶体管，该GAA晶体管被定位在绝缘体层的顶表面上方并且在绝缘体层上。GAA晶体管具有与该平面垂直的垂直轴线、与该平面平行的横向轴线以及与该平面平行的纵向轴线。形成GAA晶体管包括在绝缘体层的顶表面上形成底部沟道，底部沟道具有底部厚度。形成GAA晶体管还包括在底部沟道之上形成栅极。形成GAA晶体管还包括在栅极之上形成第一沟道，第一沟道具有大于底部厚度的第一厚度。

附图说明

图1A是常规的全环绕栅极(GAA)晶体管器件的透视图；

图1B是图1A的GAA晶体管器件的栅极主体的截面侧视图；

图1C是沿图1B的线1C-1C获得的图1A和图1B的GAA晶体管器件的栅极主体的截面侧视图；

图2是根据本公开的一个示例性方面的GAA晶体管器件的截面侧视图，该GAA晶体管器件在衬底之上的栅极与绝缘体之间具有底部沟道以减小寄生电容；

图3是图示用于制造图2的GAA晶体管器件的示例性过程的流程图；

图4A-图4I是由图3的过程制造的、在不同的过程步骤处获得的GAA晶体管器件的截面图；

图5是示例性的基于处理器的系统的框图，该系统可以包括具有(多个)GAA晶体管器件(诸如图2的GAA晶体管器件)的集成电路(IC)；以及

图6是示例性无线通信设备的框图，该设备包括由IC形成的射频(RF)组件，其中，该设备中的任何组件可以包括具有(多个)GAA晶体管器件(诸如图2的GAA晶体管器件)的IC。

具体实施方式

现在参考附图，描述了本公开的几个示例性方面。“示例性”一词在本文中用于表示“作为示例、实例或说明”。在本文中被描述为“示例性”的任何方面不必被解释为比其他方面优选或有利。

在详细描述中公开的方面包括具有用于减小寄生电容的附加底部沟道的全环绕栅极(GAA)晶体管及其制造方法。在示例性方面，提供了一种GAA晶体管。GAA晶体管包括被定位在源极区域与漏极区域之间的一个或多个沟道。该一个或多个沟道(可以是纳米线、纳米片或纳米板半导体)被栅极材料围绕。GAA晶体管还包括附加半导体沟道，附加半导体沟道在GAA晶体管中的栅极材料的底部区段与绝缘体上硅(SOI)衬底之间。该附加沟道(有时被称为底部沟道)可以比GAA晶体管中的其他沟道薄，并且可以具有小于其长度的厚度。通过添加该底部沟道，形成GAA晶体管的栅极的材料与SOI衬底物理上至少间隔底部沟道的厚度。物理几何形状的这种改变使栅极的导电部分与衬底的导电部分间隔开，从而减小了否则可能在GAA晶体管器件中的栅极与衬底之间出现的寄生电容。此外，底部沟道的大小可以基于所期望的泄漏电流以及对沟道的控制的便利性来进行选择。

在讨论本公开的特定方面之前，参考图1A-图1C提供常规GAA晶体管器件的概述，以突出可能出现寄生电容的地方，并且为本公开的讨论(在下面参考图2开始)提供上下文。为方便起见，为每个图1A-图2和图4A-图4I提供了轴线图例。

在这方面，图1A和图1B分别图示了示例性晶体管的透视图和侧立视图，该晶体管可以是场效应晶体管(FET)，并且更具体地，是纳米线全环绕栅极(GAA)晶体管100。注意，虽然GAA晶体管100可以被认为是GAA FET，但它在本文只被称为GAA晶体管。如图1A中所示，GAA晶体管100包括沟道主体102，沟道主体102包括纳米线沟道结构104，纳米线沟道结构104包括多个纳米线结构106(1)-106(3)，多个纳米线结构106(1)-106(3)形成集体沟道108。多个纳米线结构106(1)-106(3)以垂直(即沿Y轴线)堆叠布置来布置，以增加给定沟道主体102高度的沟道电流密度，并且由此增加有效沟道宽度用以获得增加的驱动强度(即，驱动电流)。在该示例中，纳米线结构106(1)-106(3)是纳米板110(1)-110(3)，纳米板110(1)-110(3)在水平(X轴线)方向上比它们在垂直(Y轴线)方向上的高度长。

图1B图示了图1A中的GAA晶体管100中的沟道主体102的近距离、侧立视图。如图1B中所示，金属材料形式的栅极材料112完全围绕纳米线结构106(1)-106(3)。在布置栅极材料112之前，在相应的纳米线结构106(1)-106(3)周围布置界面层114(1)-114(3)，然后是高K电介质材料层116(1)-116(3)，以将栅极材料112与纳米线结构106(1)-106(3)绝缘。注意，界面层和高K电介质层在图1A中可见，但附图标记被省略以避免图1A杂乱。向栅极材料112施加电压控制了纳米线结构106(1)-106(3)中的电场，以使电流在活动模式下流过纳米线结构106(1)-106(3)。

在该示例中，纳米线结构106(1)-106(3)中的每个纳米线结构的高度(在Y轴线上)是高度Hwire。如图1B中所示，相邻纳米线结构106(1)-106(3)彼此间隔开距离Dsus。提供该距离Dsus，以允许栅极材料112被布置为完全围绕相邻纳米线结构106(1)-106(3)并且在相邻纳米线结构106(1)-106(3)之间，以便栅极材料112可以对由GAA晶体管100的纳米线结构106(1)-106(3)形成的集体沟道108有更大的静电控制。作为示例，在常规的纳米线沟道结构(诸如纳米线沟道结构104)中，距离Dsus可以是十四(14)纳米(nm)。

沟道主体102可以形成在衬底118(诸如，体硅(Si)主体)的顶部上(即，在Y方向上)。

图1C是沿图1B的线1C-1C获得的沟道主体102的截面图。由于定向的改变，形成集体沟道108的纳米线结构106(1)-106(3)现在看起来将栅极材料112夹到顶部栅极区段120、中间栅极区段122和底部栅极区段124中(并且可以被称为栅极的堆叠，尽管它可以是单一结构)。应当理解，区段120、122和124中的每个部分由栅极材料112制成，并且实际上是连续结构(在图1A和图1B中可以更好地看到)。底部栅极区段124在物理上临近衬底118，其间仅有电介质类型的材料。虽然在图1A和图1B中未图示，但纳米线结构106(1)-106(3)邻接绝缘材料126，并且界面层114(1)-114(3)被定位成比这种绝缘材料126更靠近栅极区段120、122、124。高K电介质材料层116(1)-116(3)与栅极材料112直接相邻。

继续参考图1C，现在可以看到源极区域128和漏极区域130。虽然源极区域128被示为在集体沟道108的左侧(使用Z轴线)，并且漏极区域130被示为在集体沟道108的右侧，但是应当理解，这些可以被切换，而不实质性地改变GAA晶体管100的操作。

在衬底118与源极区域128之间可以形成有寄生电容132，并且在漏极区域130与衬底118之间可以形成有附加寄生电容134。更进一步的寄生电容136可以形成在底部栅极区段124与衬底118之间。该电容通过以下方式产生：作为电容器的第一板的栅极材料112的金属，与作为电容器的第二板的衬底118间隔至少电介质材料116(3)。电容可以根据“板”的面积A与板之间的间隔(d)按照众所周知的等式来进行计算：

其中ε

为了减小在底部栅极区段124与衬底118之间形成的寄生电容136，本公开的示例性方面提供了在底部栅极区段下方和SOI衬底(而不是体硅衬底)的区段上方具有沟道的GAA晶体管。在最基本的情况下，这种改变增加了上述等式中的d，从而减小了电容。对增加的沟道的控制具有挑战性，因为栅极不会像对纳米结构106(1)-106(3)那样环绕该沟道。因此，新沟道的几何形状被控制，以便于控制，如下面参考图2中图示的GAA晶体管200更好地解释的。

在第一示例性方面，SOI可以是完全SOI(即，绝缘体与硅衬底共同延伸)。在第二示例性方面，SOI可以将绝缘体的覆盖区(footprint)限制为仅在底部沟道的下方。

在这方面，图2图示了GAA晶体管200，在一个示例性方面，GAA晶体管200是具有附加底部沟道以提供减小的寄生电容的金属氧化物半导体场效应晶体管(MOSFET)。因此，GAA晶体管200也可以被称为GAA FET。从与图1C相同的角度提供图2，其中X轴线延伸到图像的内部和外部，Y轴线是垂直轴线，Z轴线是图像的从左到右(或从右到左)，如所标记的。与GAA晶体管100一样，GAA晶体管200包括纳米线、纳米片或纳米板结构，泛指形成集体沟道208的纳米结构206(1)-206(3)，并且更具体地，包括顶部沟道210(1)、中间沟道210(2)和底部沟道210(3)。参考垂直轴线或Y轴线使用顶部、底部和中间。沟道210(1)-210(3)均具有沿主轴线或纵向轴线(即沿Z轴线)的相应沟道长度210L(1)-210L(3)。在一个示例性方面，沟道长度210L(1)-210L(3)一致或相同，并且可以在从大约8纳米至20纳米(8nm-20nm)的范围内。此外，沟道210(1)-210(3)均具有沿垂直轴线(即，沿Y轴线)的相应沟道厚度210T(1)-210T(3)。在一个示例性方面，沟道厚度210T(1)-210T(3)一致或相同，并且可以在从大约12至40(12-40)nm的范围内。

如本文所使用的，大约被定义为在百分之五(5％)以内。

继续参考图2，栅极材料212围绕纳米结构206(1)-206(3)的至少一部分。特别地，纳米结构206(1)-206(3)具有由多个侧面(例如四个侧面)形成的外周，并且栅极材料212针对沟道长度210L(1)-210L(3)的至少一部分沿Z轴线在该外周周围延伸。

应当理解，栅极材料212实际上是连续的，因为(类似于图1A、图1B中的栅极材料112)当从X轴线上的两端看时，栅极材料212垂直地在Y轴线上下延伸(即，在图2中的图像“后面”有栅极材料212的垂直块，并且在图2中的图像“前面”有另一个栅极材料212的垂直块)。高K电介质材料层216(1)-216(3)与栅极材料212直接相邻，并且又被界面层214(1)-214(3)围绕。

GAA晶体管200使用由绝缘体层218A和衬底218B形成的SOI衬底218，而不是体硅衬底118。在不偏离本公开的情况下，绝缘体层218A可以是氧化硅材料，并且衬底218B可以是硅(Si)、硅锗(SiGe)或一些其他半导体材料。衬底218B具有顶表面220，顶表面220在沿X轴线和Z轴线的平面中延伸。绝缘体层218A被定位在衬底218B的顶表面220上方以及在顶表面220上，并且在第一示例性方面，与衬底218B共同延伸，以便顶表面220的全部由绝缘体层218A形成。在第二示例性方面，绝缘体层218A可以具有与沟道210的覆盖区大致相同的覆盖区(由虚线218A’所示)。GAA晶体管200的栅极和沟道堆叠被定位在绝缘体层218A上方以及在绝缘体层218A上，并且可以被认为具有与顶表面220的平面正交的垂直轴线(即Y轴线)、与顶表面220的平面平行的横向轴线(即X轴线)，以及与该平面平行(并与横向轴线垂直)的纵向轴线(即Z轴线)。

GAA晶体管200的栅极材料212可以被概念化为底部区段222、中间区段224和顶部区段226。应当理解，在不偏离本公开的情况下，GAA晶体管200中可以存在更多区段(或更少区段，只要至少存在被垂直定位在底部纳米结构206(3)与绝缘体层218A之间的底部区段222)。除了界面层214(1)-214(3)和高K电介质材料层216(1)-216(3)之外，区段222、224、226还可以具有在界面层214(1)-214(3)与纳米结构206(1)-206(3)之间的绝缘材料228。类似于GAA晶体管100，纳米结构206(1)-206(3)延伸到源极区域230和漏极区域232中。

底部区段222可以具有沿Z轴线(即，纵向轴线)延伸的栅极长度222L，栅极长度222L在8与20(8-20)nm之间，并且更实际地，在12与16(12-16)nm之间。底部区段222也可以具有沿垂直轴线(即Y轴线)的厚度222T。虽然具体讨论了底部区段222的尺寸，但应当理解，其他区段224、226可以具有类似的尺寸。

除了被定位在顶表面220上方的纳米结构206(1)-206(3)之外，本公开的示例性方面提供了被定位在底部区段222与绝缘体层218A之间的附加纳米结构234。附加纳米结构234在本文中被称为底部沟道，并且具有沿垂直轴线(Y轴线)的厚度234T。在一个示例性方面，厚度234T小于或等于栅极长度222L的三分之一。换句话说，栅极长度222L至少比底部沟道厚度234T大三倍。底部沟道厚度234T也可以小于沟道厚度210T(3)。注意，预计沟道厚度210T(1)-210T(3)基本相同，并且因此，底部沟道厚度234T是沟道中的任何沟道中最薄的。然而，即使沟道厚度210T(1)-210T(3)不同，底部沟道厚度234T仍然是最薄的，比GAA晶体管200中存在的其他沟道中的任何沟道薄。纳米结构234还可以具有与沟道长度210L(1)-210L(3)相同的底部沟道长度234L。

通过添加底部沟道234以及绝缘体层218A，栅极材料212与衬底的导电部分之间的距离d’增加。返回参考等式1，随着d增加，电容减小。因此，底部沟道234的添加有助于减小寄生电容。此外，由于栅极材料212没有围绕底部沟道234，因此来自栅极材料212在底部沟道234上操作的电场较小，导致对底部沟道234的控制较小。因此，相对于栅极长度222L和沟道厚度210T(3)来选择底部沟道厚度234T，以对底部沟道234提供适当的控制。

应当理解，纳米结构234是所得GAA晶体管200的具有良好驱动电流、减小泄漏和减小寄生电容的功能沟道。所得GAA晶体管200可以被并入到其中IC内只有一个或几个晶体管是GAA晶体管200的IC中，直至被并入到其中IC中的所有晶体管都是GAA晶体管200的IC中。即，可以制造具有根据本公开制造的一个、一些或所有晶体管的IC。

图3提供了与制造图2的GAA晶体管200相关联的过程300的流程图，而图4A-图4I提供了过程300的产品在过程300的不同制造阶段下的截面图，如所指出的。特别地，过程300突出了添加底部沟道234，底部沟道234的添加有助于减小GAA晶体管200中的衬底218与底部区段222之间的寄生电容。

在这方面，过程300开始于形成具有平坦顶表面的SOI衬底218(框302)。注意，不仅衬底218B具有顶表面220，而且绝缘体层218A也具有与顶表面220平行的中间产品402(见图4A)的平坦顶表面400。然后，GAA晶体管200形成在绝缘体层218A的顶部上(框304)，其中在该上下文中的“在...顶部上”意指在Y轴线方向上在平坦顶表面400上。

形成GAA晶体管200可以被分解为多个子步骤，包括在顶表面400上形成底部沟道层404(框304A)以形成中间产品406(见图4B)。底部沟道234(将由底部沟道层404形成)的使用有助于将栅极材料212(在下一个步骤中被施加)与衬底218B间隔开，这增加了图2的d’，并且对应地减小了其间的电容。起初，底部沟道层404可以与平坦顶表面400共同延伸，但可以被切割成适当的长度和厚度，以及被研磨成适当的厚度，以形成底部沟道234。例如，底部沟道层404的厚度234T可以是大约3至7(3-7)nm，并且长度234L可以是大约8nm-20nm。

然后，在底部沟道层404之上形成栅极材料212(特别是底部区段222)(框304B)，以形成中间产品408(见图4C)。可以在栅极材料212中蚀刻凹槽，并且衬有界面层214、电介质材料层216和附加绝缘材料228，这是众所周知的。注意，在一些过程中，栅极材料212所占据的空间最初可以由牺牲材料填充。

在栅极材料212之上(以及在凹槽中)形成沟道210(3)(框304C)以形成中间产品410(见图4D)。可以施加附加界面层214、电介质材料层216和绝缘材料228以围绕沟道210(3)。施加附加栅极材料212，以便使栅极材料212在沟道210(3)周围延伸(框304D)。步骤304C和步骤304D可以被重复，直到产生适当的栅极/沟道堆叠(例如，底部沟道加上三个沟道)。完成重复的结果是中间产品412(见图4E)。中间产品412然后被蚀刻以形成源极/漏极凹槽414，以形成中间产品416(框306)，如图4F中所示。然后，通过外延生长过程来生长源极区域和漏极区域(框308)，以形成中间产品418，如图4G中所示。执行另一蚀刻(框310)以形成中间产品420，如图4H中所示，并且形成栅极电介质(框312)以形成成品422(见图4I)。

根据本文公开的方面的GAA晶体管设备可以被提供在或被集成到任何基于处理器的设备中。示例包括但不限于：机顶盒、娱乐单元、导航设备、通信设备、固定位置数据单元、移动位置数据单元、全球定位系统(GPS)设备、移动电话、蜂窝电话、智能电话、会话发起协议(SIP)电话、平板计算机、平板手机、服务器、计算机、便携式计算机、移动计算设备、可穿戴计算设备(例如，智能手表、健康或健身跟踪器、眼镜等)、台式计算机、个人数字助理(PDA)、监控器、计算机显示器、电视、调谐器、无线电设备、卫星无线电设备、音乐播放器、数字音乐播放器、便携式音乐播放器、数字视频播放器、视频播放器、数字视频光盘(DVD)播放器、便携式数字视频播放器、机动车、交通工具组件、航空电子系统、无人机和多轴线飞行器。

在这方面，图5图示了基于处理器的系统500的一个示例，系统500可以包括诸如图2中图示的GAA晶体管。在该示例中，基于处理器的系统500包括处理器502，处理器502包括一个或多个CPU 504。处理器502可以具有高速缓存存储器506，高速缓存存储器506耦合到(多个)CPU 504，以用于快速访问临时存储的数据。高速缓存存储器506可以包括诸如GAA晶体管200的GAA晶体管508。处理器502耦合到系统总线510，并且可以将基于处理器的系统500中包括的主设备和从设备相互耦合。众所周知，处理器502通过在系统总线510上交换地址信息、控制信息和数据信息与这些其他设备通信。尽管图5中未图示，但可以提供多个系统总线510，其中每个系统总线510构成一个不同的结构。例如，处理器502可以将总线事务请求传送到作为从设备的示例的存储器系统512。存储器系统512可以包括具有GAA晶体管514的存储器结构或阵列。

其他主设备和从设备可以连接到系统总线510。如图5中所示，这些设备可以包括存储器系统512、可以包括GAA晶体管518的一个或多个输入设备516。(多个)输入设备516可以包括任何类型的输入设备，包括但不限于输入键、开关、语音处理器等。这些设备还可以包括一个或多个输出设备520和一个或多个网络接口设备522，一个或多个网络接口设备522可以包括GAA晶体管524。(多个)输出设备520可以包括任何类型的输出设备，包括但不限于音频、视频、其他视觉指示器等。这些设备还可以包括具有GAA晶体管528的一个或多个显示控制器526。(多个)网络接口设备522可以是被配置为允许去往和来自网络530的数据的交换的任何设备。网络530可以是任何类型的网络，包括但不包括限于有线或无线网络、专用或公共网络、局域网(LAN)、无线局域网(WLAN)、广域网(WAN)、BLUETOOTH

处理器502还可以被配置为通过系统总线510访问(多个)显示控制器526，以控制发送到一个或多个显示器532的信息。(多个)显示控制器526向(多个)显示器532发送信息，以经由一个或多个视频处理器534进行显示，视频处理器534将要被显示的信息处理成适于(多个)显示器532的格式。(多个)视频处理器534可以包括GAA晶体管536。(多个)显示器532可以包括任何类型的显示器，包括但不限于阴极射线管(CRT)、液晶显示器(LCD)、等离子显示器、发光二极管(LED)显示器等。

图6图示了无线通信设备600的一个示例，无线通信设备600可以包括其中包括GAA晶体管的RF组件。作为示例，无线通信设备600可以包括任何上述设备或被提供在任何上述设备中。如图6中所示，无线通信设备600包括收发器604和数据处理器608。数据处理器608可以包括用于存储数据和程序代码的存储器(未示出)。收发器604包括支持双向通信的发射器610和接收器612。通常，无线通信设备600可以包括用于任何数目的通信系统和频带的任何数目的发射器和/或接收器。收发器604的全部或一部分可以被实现在一个或多个模拟IC、RF IC(RFIC)、混合信号IC等上。

发射器610或接收器612可以用超外差架构或直接转换架构来被实现。在超外差架构中，信号在RF与基带之间分多个阶段进行频率转换，例如，对于接收器612，在一个阶段中从RF转换到中频(IF)，然后在另一阶段从IF转换到基带。在直接转换架构中，信号在一个阶段中在RF与基带之间进行频率转换。超外差转换架构和直接转换架构可以使用不同的电路块和/或具有不同的要求。在图6的无线通信设备600中，发射器610和接收器612利用直接转换架构来进行实现。

在发射路径中，数据处理器608处理要被发射的数据，并且向发射器610提供I和Q模拟输出信号。在示例性无线通信设备600中，数据处理器608包括数模转换器(DAC)614(1)、614(2)，以用于将由数据处理器608生成的数字信号转换成I和Q模拟输出信号，例如I和Q输出电流，以进行进一步处理。

在发射器610内，低通滤波器616(1)、616(2)分别对I和Q模拟输出信号进行滤波，以去除由先前的数模转换引起的不期望图像。放大器(AMP)618(1)、618(2)分别放大来自低通滤波器616(1)、616(2)的信号，并且提供I和Q基带信号。上转换器620通过混频器624(1)、624(2)，利用来自TX LO信号生成器622的I和Q发射(TX)本地振荡器(LO)信号，来对I和Q基带信号进行上转换，以提供上转换信号626。滤波器628对上转换信号626进行滤波，以去除由频率上转换引起的不期望信号以及接收频带中的噪声。功率放大器(PA)630放大来自滤波器628的上转换信号626，以获得期望的输出功率水平并且提供发射RF信号。发射RF信号通过双工器或开关632进行路由，并且经由天线634发射。

在接收路径中，天线634接收由基站发射的信号，并且提供接收的RF信号，该RF信号通过双工器或开关632进行路由，并且被提供给低噪声放大器(LNA)636。双工器或开关632被设计成以特定的RX至TX双工器频率分离进行操作，以使RX信号与TX信号隔离。所接收的RF信号被LNA 636放大，并且被滤波器638滤波以获得期望的RF输入信号。下转换混频器640(1)、640(2)将滤波器638的输出与来自RX LO信号生成器642的I和Q接收(RX)LO信号(即，LO_I和LO_Q)混合，以生成I和Q基带信号。I和Q基带信号被放大器644(1)、644(2)放大，并且被低通滤波器646(1)、646(2)进一步滤波，以获得I和Q模拟输入信号，I和Q模拟输入信号被提供给数据处理器608。在该示例中，数据处理器608包括模数转换器(ADC)648(1)、648(2)，以用于将模拟输入信号转换成数字信号，以供数据处理器608进一步处理。

在图6的无线通信设备600中，TX LO信号生成器622生成用于频率上转换的I和QTX LO信号，而RX LO信号生成器642生成用于频率下转换的I和Q RX LO信号。每个LO信号是具有特定基频的周期信号。发射(TX)锁相环(PLL)电路650从数据处理器608接收定时信息，并且生成用于调整来自TX LO信号生成器622的TX LO信号的频率和/或相位的控制信号。类似地，接收(RX)锁相环(PLL)电路652从数据处理器608接收定时信息，并且生成用于调整来自RX LO信号生成器642的RX LO信号的频率和/或相位的控制信号。

本领域技术人员将进一步理解，结合本文公开的方面描述的各种说明性的逻辑块、模块、电路和算法可以被实现为电子硬件、存储在存储器或另一计算机可读介质中并且由处理器或其他处理设备执行的指令或两者的组合。作为示例，本文描述的设备可以在任何电路、硬件组件、集成电路(IC)或IC芯片中被采用。本文公开的存储器可以是任何类型和大小的存储器，并且可以被配置为存储期望的任何类型的信息。为了清楚地说明这种可互换性，上面已经大体上根据其功能描述了各种说明性的组件、框、模块、电路和步骤。如何实现这种功能取决于特定的应用、设计选择和/或施加于整个系统的设计约束。本领域技术人员可以针对每个特定应用以变化的方式来实现所描述的功能，但是这种实现决策不应当被解释为导致脱离本公开的范围。

结合本文公开的方面描述的各种说明性逻辑块、模块和电路可利用被设计成执行本文所描述的功能的处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其他可编程逻辑设备、分立的门或晶体管逻辑、分立的硬件组件或其任何组合来进行实现或执行。处理器可以是微处理器，但在备选方案中，处理器可以是任何常规的处理器、控制器、微控制器或状态机。处理器还可以被实施成计算设备的组合(例如DSP与微处理器的组合、多个微处理器、与DSP核结合的一个或更多个微处理器或任何其他这种配置)。

本文公开的方面可以以硬件和被存储在硬件中的指令来体现，并且可以驻存在例如随机存取存储器(RAM)、闪存、只读存储器(ROM)、电可编程ROM(EPROM)、电可擦可编程ROM(EEPROM)、寄存器、硬盘、可移动磁盘、CD-ROM或本领域已知的任何其他形式的计算机可读介质中。示例性存储介质耦合到处理器，使得处理器能够从该存储介质读取信息并且能够向该存储介质写入信息。在备选方案中，存储介质可以被整合到处理器。处理器和存储介质可驻存在ASIC中。ASIC可以驻存在远程站中。在备选方案中，处理器和存储介质可以作为分立组件驻存在远程站、基站或服务器中。

还应当注意，描述了本文的任何示例性方面中描述的操作性步骤以提供示例和讨论。所描述的操作可以以除了图示的顺序之外的许多不同的顺序执行。另外，在单个操作步骤中描述的操作实际上可以在许多不同的步骤中执行。附加地，可以组合示例性方面中讨论的一个或多个操作步骤。应当理解，流程图中图示的操作步骤可以进行许多不同的修改，这对于本领域技术人员来说是明显的。本领域技术人员还将理解，可以使用多种不同科技和技术中的任何一种来表示信息和信号。例如，在以上整个说明书中可能引用的数据、指令、命令、信息、信号、位、符号和码片可以由电压、电流、电磁波、磁场或粒子、光学场或粒子或其任何组合表示。

提供对本公开的先前描述以使本领域技术人员能够制造或使用本公开。对本公开的各种修改对于本领域技术人员而言将是明显的，并且本文中定义的一般原理可以应用于其他变型。因此，本公开内容不旨在限于本文描述的示例和设计，而是与符合本文公开的原理和新颖特征的最宽范围一致。