包含由气隙间隔开的位线的半导体器件及其形成方法

相关申请

本申请要求2021年5月20日提交的美国非临时申请17/208,019号的优先权的权益，该美国非临时申请的全部内容以引用方式并入本文。

技术领域

本公开整体涉及半导体器件领域，并且特别地涉及一种包含由气隙间隔开的位线的半导体器件及其形成方法。

背景技术

每个单元具有一个位的三维竖直NAND串在T.Endoh等人的标题为“Novel UltraHigh Density Memory With A Stacked-Surrounding Gate Transistor(S-SGT)Structured Cell”，IEDM Proc.(2001)33-36的文章中公开。

发明内容

根据本公开的方面，一种半导体结构包括半导体器件、电连接至半导体器件的位线、位于位线之间的气隙、封盖层级材料层、位于位线和封盖层级材料层之间的通孔层级介电材料层、以及导电通孔结构，该导电通孔结构延伸穿过通孔层级介电材料层并接触位线中的相应一者的顶表面。封盖层级材料层包含暴露气隙的包含腔体的开口。封盖层级材料层包含延伸到包含腔体的开口的外围区中的突出部分。

根据本发明的另一方面，一种形成半导体结构的方法包括：在衬底上方形成半导体器件；在半导体器件上方形成位线；在位线之间形成位线层级牺牲填充层；在位线及位线层级牺牲填充层上方形成通孔层级介电材料层；在位线中的相应一者的顶表面上直接形成穿过通孔层级介电材料层的导电通孔结构；形成穿过通孔层级介电材料层的开口，使得位线层级牺牲填充层的表面在开口下面物理地暴露；以及通过经由开口引入蚀刻剂来移除位线层级牺牲填充层，该蚀刻剂移除牺牲填充材料以在位线之间形成气隙。

附图说明

图1是根据本公开的实施方案的在形成至少一个外围器件、半导体材料层以及栅极介电层之后的示例性结构的示意性竖直剖面图。

图2是根据本公开的实施方案的在形成绝缘层和牺牲材料层的交替堆叠体之后的示例性结构的示意性竖直剖面图。

图3是根据本公开的实施方案的在形成阶梯式平台和后向阶梯式介电材料部分之后的示例性结构的示意性竖直剖面图。

图4A是根据本公开的实施方案的在形成存储器开口和支撑开口之后的示例性结构的示意性竖直剖面图。

图4B是图4A的示例性结构的自顶向下视图。竖直平面A-A’为图4A的剖面的平面。

图5A至图5H是根据本公开的实施方案的在存储器堆叠结构、任选的介电核心和漏极区形成于其中期间位于示例性结构内的存储器开口的顺序示意性竖直剖面图。

图6是根据本公开的实施方案的在形成存储器堆叠结构和支撑柱结构之后的示例性结构的示意性竖直剖面图。

图7A是根据本公开的实施方案的在形成背侧沟槽之后的示例性结构的示意性竖直剖面图。

图7B是图7A的示例性结构的局部透视自顶向下视图。竖直平面A-A'是图7A的示意性竖直剖面图的平面。

图7C是图7A的示例性结构的区的放大视图。

图8A是根据本公开的实施方案的在形成背侧凹陷部之后的示例性结构的示意性竖直剖面图。

图8B是图8A的示例性结构的区的放大视图。

图9是根据本公开的实施方案的在形成管状介电间隔物和背侧阻挡介电层之后的示例性结构的区的示意性竖直剖面图。

图10是根据本公开的实施方案的在沉积至少一种导电材料之后的示例性结构的区的示意性竖直剖面图。

图11A是根据本公开的实施方案的在将该至少一种导电材料从背侧沟槽的内部和接触层级介电层上方移除之后的示例性结构的示意性竖直剖面图。

图11B是图11A的示例性结构的局部透视自顶向下视图。竖直平面A-A'是图11A的示意性竖直剖面图的平面。

图11C是图11A的示例性结构的区的放大视图。

图12是根据本公开的实施方案的在形成绝缘间隔物和背侧接触结构之后的示例性结构的示意性竖直剖面图。

图13A是根据本公开的实施方案的在形成附加接触通孔结构之后的示例性结构的示意性竖直剖面图。

图13B是图13A的示例性结构的自顶向下视图。竖直平面A-A'是图13A的示意性竖直剖面图的平面。

图13C是图13A的示例性结构的区的放大视图。

图14A是根据本公开的实施方案的在形成连接层级介电层和连接层级通孔结构之后的示例性结构的第一构型的示意性竖直剖面图。

图14B是图14A的示例性结构的第一构型的自顶向下视图。竖直平面A-A'是图14A的示意性竖直剖面图的平面。

图14C是图14A的示例性结构的第一构型的区的自顶向下视图。

图14D是沿着图14C的竖直平面D-D'截取的示例性结构的第一构型的竖直剖面图。

图15A是根据本公开的实施方案的在形成位线之后的示例性结构的第一构型的示意性竖直剖面图。

图15B是图15A的示例性结构的第一构型的自顶向下视图。竖直平面A-A'是图15A的示意性竖直剖面图的平面。

图15C是图15A的示例性结构的第一构型的区的自顶向下视图。

图15D是沿着图15C的竖直平面D-D'截取的示例性结构的第一构型的竖直剖面图。

图16A是根据本公开的实施方案的在形成介电衬垫之后的示例性结构的第一构型的区的自顶向下视图。

图16B是根据图16A的竖直平面B-B’截取的示例性结构的第一构型的竖直剖面图。

图17A是根据本公开的实施方案的在形成位线层级牺牲填充层之后的示例性结构的第一构型的区的自顶向下视图。

图17B是根据图17A的竖直平面B-B’截取的示例性结构的第一构型的竖直剖面图。

图18A是根据本公开的实施方案的在形成通孔层级介电材料层和连接通孔腔体之后的示例性结构的第一构型的区的自顶向下视图。

图18B是根据图18A的竖直平面B-B’截取的示例性结构的第一构型的竖直剖面图。

图19A是根据本公开的实施方案的在连接通孔腔体中形成导电通孔结构之后的示例性结构的第一构型的区的自顶向下视图。

图19B是根据图19A的竖直平面B-B’截取的示例性结构的第一构型的竖直剖面图。

图20A是根据本公开的实施方案的在形成上部层级材料层和竖直延伸穿过上部层级材料层和通孔层级介电材料层的开口之后的示例性结构的第一构型的区的自顶向下视图。

图20B是根据图20A的竖直平面B-B'截取的示例性结构的第一构型的竖直剖面图。

图21A是根据本公开的实施方案的在形成多层级通孔腔体和封盖层级介电层之后的示例性结构的第一构型的区的自顶向下视图。

图21B是根据图21A的竖直平面B-B'截取的示例性结构的第一构型的竖直剖面图。

图22A是根据本公开的实施方案的在形成位线层级牺牲填充后的示例性结构的第二构型的区的自顶向下视图。

图22B是根据图22A的竖直平面B-B'截取的示例性结构的第二构型的竖直剖面图。

图23A是根据本公开的实施方案的在形成通孔层级介电材料层和导电通孔结构之后的示例性结构的第二构型的区的自顶向下视图。

图23B是根据图23A的竖直平面B-B'截取的示例性结构的第二构型的竖直剖面图。

图24A是根据本公开的实施方案的在形成上部层级材料层和穿过上部层级材料层的开口之后的示例性结构的第二构型的区的自顶向下视图。

图24B是根据图24A的竖直平面B-B'截取的示例性结构的第二构型的竖直剖面图。

图25A是根据本公开的实施方案的在形成封盖层级介电层之后的示例性结构的第二构型的区的自顶向下视图。

图25B是根据图25A的竖直平面B-B'截取的示例性结构的第二构型的竖直剖面图。

图26A是根据本公开的实施方案的在形成封盖层级介电层之后的示例性结构的第二构型的区的自顶向下视图。

图26B是根据图26A的竖直平面B-B'截取的示例性结构的第二构型的竖直剖面图。

图27A是根据本公开的实施方案的在形成牺牲连接层级材料层和连接层级通孔结构之后的示例性结构的第三构型的区的竖直剖面图。

图27B是在平面化步骤之后的示例性结构的第三构型的竖直剖面图。

图28A是根据本公开的实施方案的在形成位线之后的示例性结构的第三构型的区的自顶向下视图。

图28B是根据图28A的竖直平面B-B'截取的示例性结构的第三构型的竖直剖面图。

图29A是根据本公开的实施方案的在形成位线层级牺牲填充层之后的示例性结构的第三构型的区的自顶向下视图。

图29B是根据图29A的竖直平面B-B'截取的示例性结构的第三构型的竖直剖面图。

图30A是根据本公开的实施方案的在形成通孔层级介电材料层和导电通孔结构之后的示例性结构的第三构型的区的自顶向下视图。

图30B是图根据30A的竖直平面B-B'截取的示例性结构的第三构型的竖直剖面图。

图31A是根据本公开的实施方案的在形成可选的牺牲蚀刻停止层以及穿过可选的牺牲蚀刻停止层和通孔层级介电材料层的开口之后的示例性结构的第三构型的区的自顶向下视图。

图31B是根据图31A的竖直平面B-B'截取的示例性结构的第三构型的竖直剖面图。

图32A是根据本公开的实施方案的在形成多层级腔体之后的示例性结构的第三构型的区的自顶向下视图。

图32B是根据图32A的竖直平面B-B'截取的示例性结构的第三构型的竖直剖面图。

图33A是根据本公开的实施方案的在形成封盖层级介电层之后的示例性结构的第三构型的区的自顶向下视图。

图33B是根据图33A的竖直平面B-B'截取的示例性结构的第三构型的竖直剖面图。

具体实施方式

如上所述，本公开的实施方案涉及包含由气隙间隔开的位线的半导体器件及其形成方法，其各个方面在下面描述。本公开的实施方案可用于形成各种半导体器件，其非限制性示例包括三维存储器器件，该三维存储器器件包括多个NAND存储器串。

附图未按比例绘制。在其中示出元件的单个实例的情况下可以重复元件的多个实例，除非明确地描述或以其他方式清楚地指出不存在元件的重复。序号诸如“第一”、“第二”和“第三”仅仅被用于标识类似的元件，并且在本公开的整个说明书和权利要求书中可采用不同序号。术语“至少一个”元件是指包括单个元件的可能性和多个元件的可能性的所有可能性。

相同的附图标号表示相同的元件或相似的元件。除非另有说明，具有相同附图标号的元件被假定具有相同的组成和相同的功能。除非另外指明，否则元件之间的“接触”是指提供元件共享的边缘或表面的元件之间的直接接触。如果两个或更多个元件彼此或彼此之间不直接接触，则这两个元件彼此“分离”或彼此之间“分离”。如本文所用，定位在第二元件“上”的第一元件可以定位在第二元件的表面的外侧上或者第二元件的内侧上。如本文所用，如果在第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”定位在第二元件上。如本文所用，如果在第一元件和第二元件之间存在由至少一种导电材料构成的导电路径，则第一元件“电连接到”第二元件。如本文所用，“原型”结构或“过程中”结构是指随后在其中至少一个部件的形状或组成中被修改的瞬态结构。

如本文所用，“层”是指包括具有厚度的区域的材料部分。层可在下层或上覆结构的整体上方延伸，或者可具有小于下层或上覆结构的范围的范围。另外，层可以是均匀或不均匀的连续结构的厚度小于连续结构的厚度的区域。例如，层可以定位在连续结构的顶表面和底表面之间或在连续结构的顶表面和底表面处的任何一对水平平面之间。层可水平地、竖直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，或者可以在其上、在其上方和/或在其下方具有一个或多个层。

一般来讲，半导体管芯或半导体封装可以包括存储器芯片。每个半导体封装包含一个或多个管芯(例如，一个、两个或四个管芯)。管芯是可独立地执行命令或报告状态的最小单元。每个管芯包含一个或多个平面(通常为一个或两个面)。尽管存在一些限制，但在每个平面上均可发生相同的并发操作。每个平面包含多个块，这些块是可通过单个擦除操作擦除的最小单元。每个块包含多个页，这些页是可被编程的最小单元，即，可在其上执行读取操作的最小单元。

参考图1，示出了根据本公开的实施方案的示例性结构，其可以用于例如制造含有竖直NAND存储器器件的器件结构。示例性结构包括可为半导体衬底的衬底(9,10)。衬底可包括衬底半导体层9和任选的半导体材料层10。衬底半导体层9可以是半导体晶圆或半导体材料层，并且可以包括至少一种元素半导体材料(例如，单晶硅晶圆或层)、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料，或本领域已知的其他半导体材料。衬底可以具有主表面7，该主表面可以是例如衬底半导体层9的最顶表面。主表面7可以是半导体表面。在一个实施方案中，主表面7可以是单晶半导体表面，诸如单晶半导体表面。

如本文所用，“半导体材料”是指具有在1.0×10

外围电路的至少一个半导体器件700可形成在衬底半导体层9的一部分上。至少一个半导体器件可以包括例如场效应晶体管。例如，可以通过蚀刻衬底半导体层9的部分并在其中沉积介电材料来形成至少一个浅沟槽隔离结构720。可以在衬底半导体层9上方形成栅极介电层、至少一个栅极导体层和栅极帽盖介电层，并且可以随后将其图案化以形成至少一个栅极结构(750,752,754,758)，这些栅极结构中的每个栅极结构均可包括栅极电介质750、栅极电极(752,754)和栅极帽盖电介质758。栅极电极(752,754)可以包括第一栅极电极部分752和第二栅极电极部分754的堆叠。可以通过沉积和各向异性蚀刻介电衬垫在该至少一个栅极结构(750,752,754,758)周围形成至少一个栅极间隔物756。可以例如通过将该至少一个栅极结构(750,752,754,758)用作掩模结构引入电掺杂剂来在衬底半导体层9的上部部分中形成有源区730。根据需要可以采用附加掩模。有源区730可包括场效应晶体管的源极区和漏极区。可以任选地形成第一介电衬垫761和第二介电衬垫762。第一介电衬垫和第二介电衬垫(761,762)中的每一者均可以包括氧化硅层、氮化硅层和/或介电金属氧化物层。如本文所用，氧化硅包括二氧化硅以及对于每个硅原子具有多于或小于两个氧原子的非化学计量氧化硅。二氧化硅是优选的。在例示性示例中，第一介电衬垫761可以是氧化硅层，并且第二介电衬垫762可以是氮化硅层。外围电路的至少一个半导体器件可以包含随后形成的存储器器件的驱动器电路，其可以包括至少一个NAND器件。

介电材料诸如氧化硅可以沉积在该至少一个半导体器件上方，并且可以随后被平面化以形成平面化介电层770。在一个实施方案中，平面化介电层770的平面化顶表面可与介电衬垫(761,762)的顶表面共面。随后，可以从某个区域移除平面化介电层770和介电衬垫(761,762)以物理地暴露衬底半导体层9的顶表面。如本文所用，如果表面与真空或气相材料(诸如空气)物理接触，则表面“物理地暴露”。

任选的半导体材料层10(如果存在)可在形成该至少一个半导体器件700之前或之后通过沉积单晶半导体材料(例如，通过选择性外延)形成在衬底半导体层9的顶表面上。沉积的半导体材料可以与衬底半导体层9的半导体材料相同或不同。沉积的半导体材料可以是可用于衬底半导体层9的任何材料，如上所述。半导体材料层10的单晶半导体材料可以与衬底半导体层9的单晶结构外延对准。可以例如通过化学机械平面化(CMP)移除沉积的半导体材料的定位在平面化介电层170的顶表面上方的部分。在这种情况下，半导体材料层10可以具有与平面化介电层770的顶表面共面的顶表面。

至少一个半导体器件700的区(即区域)在本文中被称为外围器件区200。随后形成存储器阵列的区在本文中称为存储器阵列区100。用于随后形成导电层的阶梯式平台的接触区300可在存储器阵列区100和外围器件区200之间提供。

在一个另选实施方案中，含有用于外围电路的至少一个半导体器件700的外围器件区200可以在阵列构型下的CMOS中位于存储器阵列区100下。在另一个另选的实施方案中，外围器件区200可以被定位在单独的衬底上，该单独的衬底随后粘结到存储器阵列区100。

参考图2，在衬底(9,10)的顶表面上方形成交替的多个第一材料层(其可以是绝缘层32)和第二材料层(其可以是牺牲材料层42)的堆叠。如本文所用，“材料层”是指包括材料遍及其整体的层。如本文所用，交替的多个第一元件和第二元件是指其中第一元件的实例和第二元件的实例交替的结构。不是交替的多个元件的端部元件的第一元件的每个实例在两侧上邻接第二元件的两个实例，并且不是交替的多个元件的端部元件的第二元件的每个实例在两个端部上邻接第一元件的两个实例。第一元件可以在其间具有相同的厚度，或者可以具有不同的厚度。第二元件可以在其间具有相同的厚度，或者可以具有不同的厚度。交替的多个第一材料层和第二材料层可以以第一材料层的实例或第二材料层的实例开始，并且可以以第一材料层的实例或第二材料层的实例结束。在一个实施方案中，第一元件的实例和第二元件的实例可以形成在交替的多个元件内周期性地重复的单元。

每个第一材料层包括第一材料，并且每个第二材料层包括与第一材料不同的第二材料。在一个实施方案中，每个第一材料层可为绝缘层32，并且每个第二材料层可为牺牲材料层。在这种情况下，堆叠可以包括交替的多个绝缘层32和牺牲材料层42，并且构成包括绝缘层32和牺牲材料层42的交替层的原型堆叠。

交替的多个的堆叠在本文中被称为交替堆叠(32,42)。在一个实施方案中，交替堆叠(32,42)可包括由第一材料构成的绝缘层32以及由第二材料构成的牺牲材料层42，其中第二材料不同于绝缘层32的材料。绝缘层32的第一材料可以是至少一种绝缘材料。因此，每个绝缘层32可以是绝缘材料层。可用于绝缘层32的绝缘材料包括但不限于氧化硅(包括掺杂硅酸盐玻璃或未掺杂硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(OSG)、旋涂介电材料、通常称为高介电常数(高k)介电氧化物的介电金属氧化物(例如，氧化铝、氧化铪等)及其硅酸盐、介电金属氮氧化物及其硅酸盐以及有机绝缘材料。在一个实施方案中，绝缘层32的第一材料可以是氧化硅。

牺牲材料层42的第二材料为可选择性地对于绝缘层32的第一材料移除的牺牲材料。如本文所用，如果移除过程以至少两倍于第二材料的移除速率的速率移除第一材料，则第一材料的移除是“对于”第二材料“选择性的”。第一材料的移除速率与第二材料的移除速率的比率在本文中被称为第一材料相对于第二材料的移除过程的“选择率”。

牺牲材料层42可包括绝缘材料、半导体材料或导电材料。随后可用导电电极替换牺牲材料层42的第二材料，该导电电极可用作例如竖直NAND器件的控制栅极电极。第二材料的非限制性示例包括氮化硅、非晶半导体材料(诸如非晶硅)和多晶半导体材料(诸如多晶硅)。在一个实施方案中，牺牲材料层42可为包含氮化硅或半导体材料的间隔物材料层，该半导体材料包括硅和锗中的至少一者。

在一个实施方案中，绝缘层32可以包括氧化硅，并且牺牲材料层可以包括氮化硅牺牲材料层。可例如通过化学气相沉积(CVD)来沉积绝缘层32的第一材料。例如，如果将氧化硅用于绝缘层32，则可采用原硅酸四乙酯(TEOS)作为CVD过程的前体材料。可形成牺牲材料层42的第二材料，例如CVD或原子层沉积(ALD)。

牺牲材料层42可以被适当地图案化，使得随后通过替换牺牲材料层42形成的导电材料部分可以用作导电电极，诸如随后形成的单体三维NAND串存储器器件的控制栅极电极。牺牲材料层42可包括具有基本上平行于衬底的主表面7延伸的条带形状的部分。

绝缘层32和牺牲材料层42的厚度可在20nm至50nm的范围内，但是可将更小和更大的厚度用于每个绝缘层32和每个牺牲材料层42。成对绝缘层32和牺牲材料层(例如控制栅极电极或牺牲材料层)42的重复次数可在2至1,024的范围内，并且通常在8至256的范围内，但是也可采用更多的重复次数。堆叠中的顶部栅极电极和底部栅极电极可用作选择栅极电极。在一个实施方案中，交替堆叠(32，42)中的每个牺牲材料层42可以具有在每个相应牺牲材料层42内基本上不变的均一厚度。

虽然本公开采用间隔物材料层是随后被导电层替换的牺牲材料层42的实施方案来描述，但是在此明确设想了其中牺牲材料层形成为导电层的实施方案。在这种情况下，可以省略用导电层替换间隔物材料层的步骤。

任选地，绝缘帽盖层70可形成在交替堆叠(32,42)上方。绝缘帽盖层70包括与牺牲材料层42的材料不同的介电材料。在一个实施方案中，绝缘帽盖层70可以包括如上所述可以用于绝缘层32的介电材料。绝缘帽盖层70可以具有比每个绝缘层32更大的厚度。绝缘帽盖层70可以通过例如化学气相沉积来沉积。在一个实施方案中，绝缘帽盖层70可以是氧化硅层。

参考图3，在交替堆叠(32,42)的外围区处形成阶梯式表面，该外围区在本文被称为平台区。如本文所用，“阶梯式表面”是指包括至少两个水平表面和至少两个竖直表面的一组表面，使得每个水平表面邻接从水平表面的第一边缘向上延伸的第一竖直表面，并且邻接从水平表面的第二边缘向下延伸的第二竖直表面。在该体积内形成阶梯式腔体，通过形成该阶梯式表面从该体积移除交替堆叠(32、42)的部分。“阶梯式腔体”是指具有阶梯式表面的腔体。

平台区在位于存储器阵列区100和外围器件区200之间的接触区300中形成，该外围器件区包含用于外围电路的至少一个半导体器件。阶梯式腔体可具有各种阶梯式表面，使得阶梯式腔体的水平横截面形状根据距衬底(9,10)顶表面的竖直距离而逐步变化。在一个实施方案中，可通过重复执行一组处理步骤来形成阶梯式腔体。该组处理步骤可包括例如第一类型的蚀刻工艺和第二类型的蚀刻工艺，该第一类型的蚀刻工艺使腔体深度竖直地增加了一级或多级，该第二类型的蚀刻工艺横向扩展在第一类型的随后的蚀刻工艺中要竖直地蚀刻的区域。如本文所用，包括交替多个的结构的“层级”被定义为在结构内一对第一材料层和第二材料层的相对位置。

在交替堆叠(32,42)内除最顶牺牲材料层42之外的每个牺牲材料层42比在平台区中的交替堆叠(32,42)内的任何上覆牺牲材料层42横向延伸得远。平台区包括交替堆叠(32,42)的阶梯式表面，这些阶梯式表面从交替堆叠(32,42)内的最底层持续地延伸到交替堆叠(32,42)内的最顶层。

阶梯式表面的每个竖直阶梯可以具有一对或多对绝缘层32和牺牲材料层的高度。在一个实施方案中，每个竖直阶梯可具有单对绝缘层32和牺牲材料层42的高度。在另一个实施方案中，可沿第一水平方向hd1形成阶梯的多个“列”，使得每个竖直阶梯具有多对绝缘层32和牺牲材料层42的高度，并且列的数量可至少为该多对的数量。每列楼梯可彼此竖直偏移，使得牺牲材料层42中的每个牺牲材料层在相应列的楼梯中具有物理地暴露的顶表面。在示例性示例中，针对要随后形成的存储器堆叠结构的每个块形成两列阶梯，使得一列阶梯为奇数编号的牺牲材料层42(如从底部计数)提供物理暴露的顶表面并且另一列阶梯为偶数编号的牺牲材料层(如从底部计数)提供物理暴露的顶表面。也可采用在牺牲材料层42的物理暴露的表面之间具有相应的一组竖直偏移的三列、四列或更多列楼梯的构型。每个牺牲材料层42至少沿一个方向具有比任何覆盖牺牲材料层42更大的横向范围，使得任何牺牲材料层42的每个物理暴露的表面不具有悬垂部。在一个实施方案中，每列阶梯内的竖直阶梯可沿着第一水平方向hd1布置，并且阶梯的列可沿着垂直于第一水平方向hd1的第二水平方向hd2布置。在一个实施方案中，第一水平方向hd1可以垂直于存储器阵列区100与接触区300之间的边界。

通过在其中沉积介电材料，可在阶梯式腔体中形成后向阶梯式介电材料部分65(即绝缘填充材料部分)。例如，介电材料诸如氧化硅可沉积在阶梯式腔体中。可例如通过化学机械平面化(CMP)从绝缘帽盖层70的顶表面上方移除沉积的介电材料的多余部分。填充阶梯式腔体的沉积的介电材料的剩余部分构成后向阶梯式介电材料部分65。如本文所用，“后向阶梯式”元件是指具有阶梯式表面和根据距衬底的在其上存在有该元件的顶表面的竖直距离而单调地增加的水平横截面积的元件。如果将氧化硅用于后向阶梯式介电材料部分65，则后向阶梯式介电材料部分65的氧化硅可掺杂有掺杂剂或者可不掺杂有掺杂剂，诸如B、P和/或F。

任选地，漏极选择层级隔离结构72可以通过绝缘帽盖层70和定位在漏极选择层级处的牺牲材料层42的子集形成。漏极选择层级隔离结构72可以例如通过形成漏极选择层级隔离沟槽并且用介电材料诸如氧化硅填充漏极选择层级隔离沟槽形成。可从绝缘帽盖层70的顶表面上方移除介电材料的多余部分。

参考图4A和图4B，包括至少光致抗蚀剂层的光刻材料堆叠(未示出)可以形成在绝缘帽盖层70和后向阶梯式介电材料部分65上方，并且可以被光刻图案化以在其中形成开口。开口包括形成在存储器阵列区100上方的第一组开口和形成在接触区300上方的第二组开口。光刻材料堆叠中的图案可以通过采用图案化光刻材料堆叠作为蚀刻掩模的至少一种各向异性蚀刻穿过绝缘帽盖层70或后向阶梯式介电材料部分65，并且穿过交替堆叠(32,42)进行转移。图案化的光刻材料堆叠中开口下方的交替堆叠(32，42)的部分被蚀刻以形成存储器开口49和支撑开口19。如本文所用，“存储器开口”是指其中随后在其中形成存储器元件诸如存储器堆叠结构的结构。如本文所用，“支撑开口”是指其中随后形成机械支撑其他元件的支撑结构(诸如支撑柱结构)的结构。存储器开口49穿过绝缘帽盖层70和存储器阵列区100中的交替堆叠(32,42)的整体形成。支撑开口19穿过后向阶梯式介电材料部分65以及交替堆叠(32、42)的位于接触区300中阶梯式表面下方的部分来形成。

存储器开口49延伸穿过交替堆叠(32,42)的整体。支撑开口19延伸穿过在交替堆叠(32,42)内的层的子集。用于蚀刻穿过交替堆叠(32，42)的材料的各向异性蚀刻工艺的化学属性可交替以优化交替堆叠(32，42)中第一材料和第二材料的蚀刻。各向异性蚀刻可以是例如一系列反应离子蚀刻。存储器开口49和支撑开口19的侧壁可以是基本上竖直的，或者可以是锥形的。随后可例如通过灰化来移除图案化的光刻材料堆叠。

存储器开口49和支撑开口19可以从交替堆叠(32,42)的顶表面至少延伸到包括半导体材料层10的最顶表面的水平平面。在一个实施方案中，在半导体材料层10的顶表面物理地暴露在每个存储器开口49和每个支撑开口19的底部处之后，可以任选地执行对半导体材料层10的过蚀刻。过蚀刻可在移除光刻材料堆叠之前或之后执行。换句话讲，半导体材料层10的凹陷表面可从半导体材料层10的未凹陷顶表面竖直地偏移凹陷深度。凹陷深度可以在例如1nm至50nm的范围内，尽管也可以采用更小和更大的凹陷深度。过蚀刻是任选的并且可以省略。如果不执行过蚀刻，存储器开口49和支撑开口19的底表面可以与半导体材料层10的最顶表面共面。

存储器开口49和支撑开口19中的每一者可包括基本上垂直于衬底的最顶表面延伸的侧壁(或多个侧壁)。可以在存储器阵列区100中形成存储器开口49的二维阵列。可以在接触区300中形成支撑开口19的二维阵列。衬底半导体层9和半导体材料层10共同构成衬底(9，10)，衬底可以是半导体衬底。另选地，可以省略半导体材料层10，并且存储器开口49和支撑开口19可以延伸到衬底半导体层9的顶表面。

图5A至图5H示出了存储器开口49中的结构变化，该存储器开口是图4A和图4B的示例性结构中的存储器开口49中的一个。相同的结构变化同时发生在每个其他存储器开口49和每个支撑开口19中。

参考图5A，示出了图4A和图4B的示例性器件结构中的存储器开口49。存储器开口49延伸穿过绝缘帽盖层70、交替堆叠(32,42)，并且任选地延伸到半导体材料层10的上部部分中。在该处理步骤中，每个支撑开口19可延伸穿过后向阶梯式介电材料部分65、交替堆叠(32,42)中的层的子集，并且任选地穿过半导体材料层10的上部部分。每个存储器开口的底表面相对于半导体材料层10的顶表面的凹陷深度可在0nm至30nm的范围内，但是也可采用更大的凹陷深度。任选地，牺牲材料层42可以例如通过各向同性蚀刻部分地横向凹陷以形成横向凹陷部(未示出)。

参考图5B，任选的基座沟道部分(例如，外延基座)11可例如通过选择性外延形成在每个存储器开口49和每个支撑开口19的底部部分处。每个基座沟道部分11包括与半导体材料层10的单晶半导体材料外延对准的单晶半导体材料。在一个实施方案中，基座沟道部分11可以掺杂有与半导体材料层10相同的导电类型的电掺杂剂。在一个实施方案中，每个基座沟道部分11的顶表面可形成在包括牺牲材料层42的顶表面的水平平面的上方。在这种情况下，通过用相应导电材料层替换位于包括基座沟道部分11的顶表面的水平平面的下方的每个牺牲材料层42，可随后形成至少一个源极选择栅极电极。基座沟道部分11可以是晶体管沟道的随后将在衬底(9,10)中形成的源极区和随后将在存储器开口49的上部部分中形成的漏极区之间延伸的部分。存储器腔体49'存在于基座沟道部分11上方的存储器开口49的未填充部分中。在一个实施方案中，基座沟道部分11可包括单晶硅。在一个实施方案中，基座沟道部分11可具有第一导电类型的掺杂，该第一导电类型与基座沟道部分接触的半导体材料层10的导电类型相同。如果不存在半导体材料层10，则基座沟道部分11可直接形成在衬底半导体层9上，其可具有第一导电类型的掺杂。

参考图5C，包括阻挡介电层52、存储器材料层54、介电材料衬垫56和任选的牺牲覆盖材料层601的层堆叠可以顺序地沉积在存储器开口49中。

阻挡介电层52可以包括单个介电材料层或多个介电材料层的堆叠。在一个实施方案中，阻挡介电层可以包括介电金属氧化物层，其基本上由介电金属氧化物组成。如本文所用，介电金属氧化物是指包括至少一种金属元素和至少氧的介电材料。介电金属氧化物可以基本上由至少一种金属元素和氧组成，或可以基本上由至少一种金属元素、氧和至少一种非金属元素诸如氮组成。在一个实施方案中，阻挡介电层52可以包括具有大于7.9的介电常数(即，具有大于氮化硅的介电常数的介电常数)的介电金属氧化物。

介电金属氧化物的非限制性示例包括氧化铝(Al

另选地或除此之外，阻挡介电层52可以包括介电半导体化合物，诸如氧化硅、氮氧化硅、氮化硅或它们的组合。在一个实施方案中，阻挡介电层52可以包括氧化硅。在这种情况下，阻挡介电层52的介电半导体化合物可以通过保形沉积方法(诸如低压化学气相沉积、原子层沉积或其组合)来形成。介电半导体化合物的厚度可以在1nm至20nm的范围内，但是也可以采用更小和更大的厚度。另选地，可以省略阻挡介电层52，并且可以在随后要形成的存储器膜的表面上形成背侧凹陷部之后形成背侧阻挡介电层。

随后，可形成存储器材料层54。在一个实施方案中，存储器材料层54可以是包括介电电荷捕获材料(例如其可以是氮化硅)的电荷捕获材料的连续层或图案化的分立部分。另选地，存储器材料层54可包括导电材料(诸如掺杂多晶硅或金属材料)的连续层或图案化的分立部分，该导电材料例如通过在横向凹陷部内形成为牺牲材料层42而被图案化成多个电隔离部分(例如浮栅)。在一个实施方案中，存储器材料层54包括氮化硅层。在一个实施方案中，牺牲材料层42和绝缘层32可具有竖直地重合的侧壁，并且存储器材料层54可形成为单个连续层。

在另一个实施方案中，牺牲材料层42可相对于绝缘层32的侧壁横向凹陷，并且可采用沉积工艺和各向异性蚀刻工艺的组合来将存储器材料层54形成为竖直地间隔开的多个存储器材料部分。虽然采用其中存储器材料层54是单个连续层的实施方案描述了本公开，但是本文中明确地构想其中存储器材料层54被竖直地间隔开的多个存储器材料部分(其可以是电荷捕获材料部分或电隔离的导电材料部分)替换的实施方案。

在一个实施方案中，每个竖直存储器元件堆叠包括在编程时在其中保持电荷的竖直电荷存储材料部分堆叠，或在编程时在其中保持电极化的竖直铁电存储器元件堆叠。在使用竖直铁电存储器元件堆叠的情况下，存储器材料层54可以包括连续铁电材料层或多个分立的竖直分离的铁电材料部分。铁电材料可以包括掺杂有例如硅、铝或锆的正交晶相氧化铪。

存储器材料层54可以形成为均匀组成的单个存储器材料层，或者可以包括多个存储器材料层的堆叠。多个存储器材料层(如果采用的话)可以包括多个间隔开的浮栅材料层，该多个间隔开的浮栅材料层包含导电材料(例如，金属诸如钨、钼、钽、钛、铂、钌及其合金，或金属硅化物诸如硅化钨、硅化钼、硅化钽、硅化钛、硅化镍、硅化钴或其组合)和/或半导体材料(例如，包括至少一种元素半导体元件或至少一种化合物半导体材料的多晶或非晶半导体材料)。另选地或除此之外，存储器材料层54可包括绝缘电荷捕获材料，诸如一个或多个氮化硅链段。另选地，存储器材料层54可包括导电纳米粒子，诸如金属纳米粒子，其可以是例如钌纳米粒子。存储器材料层54可以例如通过化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)或用于在其中存储电荷的任何合适沉积技术形成。存储器材料层54的厚度可以在2nm至20nm的范围内，但是也可以采用更小和更大的厚度。

在一个实施方案中，如果存储器材料层54包括铁电层，则介电材料衬垫56可以包括栅极介电材料。在另一实施方案中，如果存储器材料层54包括电荷存储层，则介电材料衬垫56可以为隧穿介电材料，该隧穿介电材料包括可在适当电偏置条件下经由其执行电荷隧穿的介电材料。可以通过热载流子注入或通过福勒-诺德海姆隧穿感应电荷转移来执行电荷隧穿，这取决于待形成的三维NAND串存储器器件的操作模式。介电材料衬垫56可以包括氧化硅、氮化硅、氮氧化硅、介电金属氧化物(诸如氧化铝和氧化铪)、介电金属氮氧化物、介电金属硅酸盐、其合金和/或其组合。在一个实施方案中，介电材料衬垫56可以包括第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠，该堆叠通常被称为ONO堆叠。在一个实施方案中，介电材料衬垫56可以包括基本上不含碳的氧化硅层或基本上不含碳的氮氧化硅层。介电材料衬垫56的厚度可以在2nm至20nm的范围内，但是也可以采用更小和更大的厚度。

任选的牺牲覆盖材料层601包括可随后对于介电材料衬垫56的材料选择性地被移除的牺牲材料。在一个实施方案中，牺牲覆盖材料层601可以包括半导体材料诸如非晶硅，或者可以包括碳基材料诸如无定形碳或类金刚石碳(DLC)。牺牲覆盖材料层601可以通过保形沉积方法诸如低压化学气相沉积(LPCVD)来形成。牺牲覆盖材料层601的厚度可在2nm至10nm的范围内，但是也可采用更小和更大的厚度。存储器腔体49'形成在每个存储器开口49的未填充有沉积的材料层(52,54,56,601)的体积中。

参考图5D，采用至少一种各向异性蚀刻工艺顺序地各向异性蚀刻任选的牺牲覆盖材料层601、介电材料衬垫56、存储器材料层54、阻挡介电层52。可以通过至少一个各向异性蚀刻工艺移除位于绝缘帽盖层70的顶表面上方的牺牲覆盖材料层601、介电材料衬垫56、存储器材料层54和阻挡介电层52的部分。此外，可移除牺牲覆盖材料层601、介电材料衬垫56、存储器材料层54和阻挡介电层52的在每个存储器腔体49'的底部处的水平部分，以在其剩余部分中形成开口。可以通过采用相应蚀刻化学物质的相应各向异性蚀刻工艺来蚀刻牺牲覆盖材料层601、介电材料衬垫56、存储器材料层54和阻挡介电层52中的每一者，该蚀刻化学物质对于各种材料层可以相同或不同。

牺牲覆盖材料层601的每个剩余部分可以具有管状构型。存储器材料层54可包括电荷捕获材料、浮栅材料或铁电材料。在一个实施方案中，每个存储器材料层54可包括在编程时存储电荷的电荷存储区的竖直堆叠。在一个实施方案中，存储器材料层54可为其中与牺牲材料层42相邻的每个部分构成电荷存储区的存储器材料层。

基座沟道部分11的表面(或在不采用基座沟道部分11的情况下的半导体材料层10的表面)可穿过牺牲覆盖材料层601、介电材料衬垫56、存储器材料层54和阻挡介电层52物理地暴露在开口下面。任选地，在每个存储器腔体49'的底部处的物理地暴露的半导体表面可竖直地凹陷，使得在存储器腔体49'下面的凹陷半导体表面竖直地从基座沟道部分11(或在不采用基座沟道部分11的情况下的半导体材料层10)的最顶表面偏移凹陷距离。介电材料衬垫56位于存储器材料层54上方。存储器开口49中的一组阻挡介电层52、存储器材料层54和介电材料衬垫56构成存储器膜50，该存储器膜包括多个电荷存储区(包括存储器材料层54)，多个电荷存储区通过阻挡介电层52和介电材料衬垫56与围绕材料绝缘。在一个实施方案中，牺牲覆盖材料层601、介电材料衬垫56、存储器材料层54和阻挡介电层52可以具有竖直重合的侧壁。可随后对于介电材料衬垫56的材料选择性地移除牺牲覆盖材料层601。在牺牲覆盖材料层601包括半导体材料的情况下，可执行采用热三甲基-2-羟乙基氢氧化铵(“热TMY”)或四甲基氢氧化铵(TMAH)的湿法蚀刻工艺以移除牺牲覆盖材料层601。另选地，如果牺牲覆盖材料层601包括半导体材料，则其可以被保持在最终器件中。

参考图5E，半导体沟道层60C可直接沉积在基座沟道部分11的半导体表面上或者半导体材料层10上(如果基座沟道部分11被省略的话)，并且直接沉积在介电材料衬垫56上。半导体沟道层60C包括半导体材料，诸如至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。在一个实施方案中，半导体沟道层60C包括非晶硅或多晶硅。半导体沟道层60C可具有第一导电类型的掺杂，该第一导电类型与半导体材料层10和基座沟道位置11的导电类型相同。可以通过保形沉积方法诸如低压化学气相沉积(LPCVD)来形成半导体沟道层60C。半导体沟道层60C的厚度可以在2nm至10nm的范围内，但是也可采用更小和更大的厚度。半导体沟道层60C可以部分地填充每个存储器开口中的存储器腔体49’，或者可以完全地填充每个存储器开口中的腔体。

参考图5F，在每个存储器开口中的存储器腔体49’未被半导体沟道层60C完全地填充的情况下，可以将介电核心层62C沉积在存储器腔体49’中以填充每个存储器开口内的存储器腔体49’的任何剩余部分。介电核心层62C包括介电材料诸如氧化硅或有机硅酸盐玻璃。可通过保形沉积方法诸如低压化学气相沉积(LPCVD)或者通过自平面化沉积工艺诸如旋涂来沉积介电核心层62C。

参考图5G，可以例如通过凹陷蚀刻工艺来移除介电芯层62L的水平部分，使得介电芯层62C的每个剩余部分位于相应的存储器开口49内并且具有在包括绝缘帽盖层70的顶表面的水平平面下方的相应顶表面。介电芯层62C的每个剩余部分构成介电芯62。

参考图5H，可在介电核心62上方的每个凹陷区内沉积具有第二导电类型的掺杂的掺杂半导体材料。沉积的半导体材料可具有与第一导电类型相反的第二导电类型的掺杂。例如，如果第一导电类型是p型，则第二导电类型是n型，反之亦然。沉积的半导体材料中的掺杂剂浓度可以在5.0x10

可以从包括绝缘帽盖层70的顶表面的水平平面上方移除(例如，通过化学机械平面化(CMP)或凹陷蚀刻工艺)具有第二导电类型的掺杂和半导体沟道层60C的水平部分的沉积的半导体材料的多余部分。具有第二导电类型的掺杂的掺杂半导体材料的每个剩余部分构成漏极区63。具有第一导电类型的掺杂的半导体沟道层60C的每个剩余部分构成竖直半导体沟道60。

介电材料衬垫56由存储器材料层54围绕，并且横向围绕竖直半导体沟道60的一部分。每组邻接的阻挡介电层52、存储器材料层54和介电材料衬垫56共同构成存储器膜50，存储器膜可以以宏观保留时间存储电荷或铁电极化。在一些实施方案中，在该步骤处在存储器膜50中可不存在阻挡介电层52，并且可以在形成背侧凹陷部之后随后形成阻挡介电层。此外，如果使用铁电存储器材料层54，则可以省略介电材料衬垫56。如本文所用，宏观保留时间是指适于作为永久性存储器器件的存储器器件的操作的保留时间，诸如超过24小时的保留时间。

存储器开口49内的存储器膜50和竖直半导体沟道60的每个组合构成存储器堆叠结构55。存储器堆叠结构55是半导体沟道、隧穿介电层、包括存储器材料层54的部分的多个存储器元件以及可选的阻挡介电层52的组合。基座沟道部分11(如果存在)、存储器堆叠结构55、介电芯62和存储器开口49内的漏极区63的每个组合在本文中被称为存储器开口填充结构58。每个支撑开口19内的基座沟道部分11(如果存在的话)、存储器膜50、竖直半导体沟道60、介电核心62和漏极区63的每种组合填充相应支撑开口19并且构成支撑柱结构。

参考图6，示出了在存储器开口49和支撑开口19内分别形成存储器开口填充结构58和支撑柱结构20之后的示例性结构。可以在图4A和图4B的结构的每个存储器开口49内形成存储器开口填充结构58的实例。可以在图4A和图4B的结构的每个支撑开口19内形成支撑柱结构20的实例。

每个存储器堆叠结构55包括竖直半导体沟道60和存储器膜50。存储器膜50可包括横向围绕竖直半导体沟道60的介电材料衬垫56和横向围绕介电材料衬垫56的电荷存储区或铁电区(包括存储器材料层54)的竖直堆叠以及任选的阻挡介电层52。虽然使用所示出的用于存储器堆叠结构的构型来描述本公开，但是本公开的方法可以应用于包括用于存储器膜50和/或用于竖直半导体沟道60的不同层堆叠或结构的另选存储器堆叠结构。

参考图7A至图7C，接触层级介电层73可以形成在绝缘层32和牺牲材料层42的交替堆叠(32,42)上方和存储器堆叠结构55和支撑柱结构20上方。接触层级介电层73包括与牺牲材料层42的介电材料不同的介电材料。例如，接触层级介电层73可以包括氧化硅。接触层级介电层73可以具有在50nm至500nm的范围内的厚度，但是也可以采用更小和更大的厚度。

光致抗蚀剂层(未示出)可以施加在接触层级介电层73上，并且光刻图案化以在存储器堆叠结构55的集群之间的区域中形成开口。光致抗蚀剂层中的图案可以采用各向异性蚀刻传递穿过接触层级介电层73、交替堆叠(32,42)和/或后向阶梯式介电材料部分65，以形成背侧沟槽79，该背侧沟槽至少从接触层级介电层73的顶表面竖直延伸至衬底(9,10)的顶表面，并且横向延伸穿过存储器阵列区100和接触区300。

在一个实施方案中，背侧沟槽79可沿着第一水平方向(例如，字线方向)hd1横向延伸，并且可沿着垂直于第一水平方向hd1的第二水平方向(例如，位线方向)hd2横向延伸。存储器堆叠结构55可排列成沿第一水平方向hd1延伸的行。漏极选择层级隔离结构72可以沿第一水平方向hd1横向延伸。每个背侧沟槽79可具有沿着纵向方向(即，沿着第一水平方向hd1)不变的均匀宽度。每个漏极选择层级隔离结构72都可以具有沿垂直于第一水平方向hd1的竖直平面的均匀竖直横截面轮廓，该均匀竖直横截面轮廓不随沿第一水平方向hd1的平移而变化。多行存储器堆叠结构55可以位于相邻的一对背侧沟槽79和漏极选择层级隔离结构72之间，或者位于相邻的一对漏极选择层级隔离结构72之间。在一个实施方案中，背侧沟槽79可以包括源极接触开口，其中随后可以形成源极接触通孔结构。可以例如通过灰化来移除光致抗蚀剂层。通常，可以穿过接触层级介电层73和交替堆叠(32、42)形成沿第一水平方向hd1横向延伸的背侧沟槽79。如在图3的处理步骤处所形成的交替堆叠(32、42)通过所述背侧沟槽79被分成沿所述第二水平方向hd2横向间隔开的多个交替堆叠(32、42)。形成层堆叠(32、42、70、73)，所述层堆叠中的每个层堆叠包括接触层级介电层73的相应图案化部分和交替堆叠(32、42)的相应图案化部分，如在图3的处理步骤处所形成并且通过背侧沟槽79而彼此横向间隔开。

第二导电类型的掺杂剂可以通过离子注入工艺被注入位于背侧沟槽的底部处的衬底(9、10)的物理暴露表面部分中(其可以是半导体材料层10的表面部分)。源极区61可以在每个背侧沟槽79下方的半导体材料层10的表面部分处形成。每个源极区61形成于衬底(9、10)的表面部分中，该表面部分位于相应背侧沟槽79下方。由于在注入工艺期间的注入的掺杂剂原子的散布和在随后活化退火工艺期间的注入的掺杂剂原子的横向扩散，每个源极区61可以具有大于上覆背侧沟槽79的横向范围的横向范围。

半导体材料层10的在源极区61和该多个基座沟道部分11之间延伸的上部部分构成用于多个场效应晶体管的水平半导体沟道59。水平半导体沟道59通过相应基座沟道部分11连接到多个竖直半导体沟道60。每个水平半导体沟道59接触源极区61和多个基座沟道部分11。

参考图8A和图8B，可例如采用蚀刻工艺将蚀刻剂引入背侧腔体79’中，该蚀刻剂相对于绝缘层32的第一材料选择性地蚀刻牺牲材料层42的第二材料。在从中移除牺牲材料层42的体积中形成背侧凹陷部43。牺牲材料层42的第二材料的移除可以是对于绝缘层32的第一材料、后向阶梯式介电材料部分65的材料、半导体材料层10的半导体材料和存储器膜50的最外层材料具有选择性的。在一个实施方案中，牺牲材料层42可包括氮化硅，并且绝缘层32和后向阶梯式介电材料部分65的材料可选自氧化硅和介电金属氧化物。

选择性地对于第一材料和存储器膜50的最外层移除第二材料的蚀刻工艺可以是使用湿法蚀刻溶液的湿法蚀刻工艺，或者可以是将蚀刻剂以汽相引入背侧沟槽79中的气相(干法)蚀刻工艺。例如，如果牺牲材料层42包括氮化硅，则蚀刻工艺可以是将示例性结构浸入包括磷酸的湿法蚀刻槽内的湿法蚀刻工艺，该湿法蚀刻工艺选择性地对于氧化硅、硅和本领域中采用的各种其他材料蚀刻氮化硅。当背侧凹陷部43存在于先前由牺牲材料层42占据的体积内时，支撑柱结构20、后向阶梯式介电材料部分65和存储器堆叠结构55提供结构支撑。

每个背侧凹陷部43可为横向延伸的腔体，该腔体的横向尺寸大于该腔体的竖直范围。换句话讲，每个背侧凹陷部43的横向尺寸可大于背侧凹陷部43的高度。多个背侧凹陷部43可在从中移除牺牲材料层42的第二材料的体积中形成。其中形成存储器堆叠结构55的存储器开口在本文中被称为前侧开口或前侧腔体，与背侧凹陷部43形成对比。在一个实施方案中，存储器阵列区100包括单体三维NAND串阵列，该单体三维NAND串阵列具有设置在衬底(9,10)上方的多个器件层级。在这种情况下，每个背侧凹陷部43可限定用于接收三维NAND串阵列的相应字线的空间。

多个背侧凹陷部43中的每一个可基本上平行于衬底(9,10)的顶表面延伸。背侧凹陷部43可由下层绝缘层32的顶表面和覆盖绝缘层32的底表面竖直地界定。在一个实施方案中，每个背侧凹陷部43可以始终具有均一高度。通常，可以通过移除对于绝缘层32(其为如图3的处理步骤处形成的绝缘层32的图案化部分)具有选择性的牺牲材料层42(其为如图3的处理步骤处形成的牺牲材料层的图案化部分)来形成背侧凹陷部43。

参考图9C，可通过将半导体材料热转换和/或等离子体转换成介电材料来将可选的基座沟道部分11和半导体材料层10的物理暴露的表面部分转换成介电材料部分。例如，可以采用热转换和/或等离子体转换将每个基座沟道部分11的表面部分转换成管状介电间隔物116，并将半导体材料层10的每个物理地暴露的表面部分转换成平面介电部分616。在一个实施方案中，每个管状介电间隔物116可以拓扑同胚于环面即大致环形的。如本文所用，如果元件的形状可以持续拉伸而不破坏孔或形成新的孔到环面的形状中，则该元件拓扑同胚于环面。管状介电间隔物116包括介电材料，该介电材料包括与基座沟道部分11相同的半导体元件，并且另外地包括至少一种非金属元素诸如氧和/或氮，使得管状介电间隔物116的材料是介电材料。在一个实施方案中，管状介电间隔物116可包括基座沟道部分11的半导体材料的介电氧化物、介电氮化物或介电氮氧化物。同样，每个平面的介电部分616包括介电材料，该介电材料包括与半导体材料层相同的半导体元件，并且另外地包括至少一种非金属元素诸如氧和/或氮，使得平面的介电部分616的材料是介电材料。在一个实施方案中，平面的介电部分616可以包括半导体材料层10的半导体材料的介电氧化物、介电氮化物或介电氮氧化物。

可以任选地形成背侧阻挡介电层44。背侧阻挡介电层44(如果存在)包括用作控制栅极电介质的介电材料，该控制栅极电介质用于随后在背侧凹陷部43中形成的控制栅。在每个存储器开口内存在阻挡介电层52的情况下，背侧阻挡介电层44是任选的。在省略阻挡介电层52的情况下，存在背侧阻挡介电层44。

背侧阻挡介电层44可以形成在背侧凹陷部43中和背侧沟槽79的侧壁上。背侧阻挡介电层44可以直接形成在背侧凹陷部43内的绝缘层32的水平表面和存储器堆叠结构55的侧壁上。如果形成背侧阻挡介电层44，那么在形成背侧阻挡介电层44之前形成管状介电间隔物116和平面的介电部分616是任选的。在一个实施方案中，背侧阻挡介电层44可以通过诸如原子层沉积(ALD)的保形沉积工艺形成。背侧阻挡介电层44可以基本上由氧化铝组成。背侧阻挡介电层44的厚度可以在1nm至15nm的范围内，诸如2nm至6nm，但是也可以采用更小和更大的厚度。

背侧阻挡介电层44的介电材料可以是介电金属氧化物(诸如氧化铝)，至少一种过渡金属元素的介电氧化物，至少一种镧系元素的介电氧化物，铝、至少一种过渡金属元素和/或至少一种镧系元素的组合的介电氧化物。另选地或另外地，背侧阻挡介电层44可以包括氧化硅层。可以通过诸如化学气相沉积或原子层沉积的保形沉积方法来沉积背侧阻挡介电层44。背侧阻挡介电层44形成在背侧沟槽79的侧壁、绝缘层32的水平表面和侧壁、存储器堆叠结构55的侧壁表面的物理地暴露于背侧凹陷部43的部分以及平面介电部分616的顶表面上。背侧腔体79’存在于每个背侧沟槽79的未填充有背侧阻挡介电层44的部分内。

参考图10，可以通过穿过背侧沟槽79将至少一种反应物气体提供到背侧凹陷部43中而在背侧凹陷部43中沉积至少一种导电材料。金属阻挡层46A可被沉积在背侧凹陷部43中。金属阻挡层46A包括导电金属材料，其可以用作随后沉积的金属填充材料的扩散阻挡层和/或粘合促进层。金属阻挡层46A可以包括导电金属氮化物材料诸如TiN、TaN、WN或其堆叠，或者可以包括导电金属碳化物材料诸如TiC、TaC、WC或其堆叠。在一个实施方案中，金属阻挡层46A可以通过保形沉积工艺诸如化学气相沉积(CVD)或原子层沉积(ALD)进行沉积。金属阻挡层46A的厚度可以在2nm至8nm的范围内，诸如3nm至6nm，但是也可以采用更小和更大的厚度。在一个实施方案中，金属阻挡层46A可以基本上由导电金属氮化物诸如TiN组成。

金属填充材料沉积在该多个背侧凹陷部43中、在该至少一个背侧沟槽79的侧壁上以及在接触层级介电层73的顶表面上方，以形成金属填充材料层46B。金属填充材料可以通过保形沉积方法沉积，该保形沉积方法可以是例如化学气相沉积(CVD)、原子层沉积(ALD)、化学镀、电镀或其组合。在一个实施方案中，金属填充材料层46B可以基本上由至少一种元素金属构成。金属填充材料层46B的至少一种元素金属可以选自例如钨、钴、钌、钛和钽。在一个实施方案中，金属填充材料层46B可以基本上由单个元素金属构成。在一个实施方案中，金属填充材料层46B可以采用含氟前体气体诸如WF

多个导电层46可形成在多个背侧凹陷部43中，并且连续导电材料层46L可形成在每个背侧沟槽79的侧壁上以及接触层级介电层73上方。每个导电层46包括位于竖直相邻的一对介电材料层诸如一对绝缘层32之间的金属阻挡层46A的一部分和金属填充材料层46B的一部分。连续导电材料层46L包括定位在背侧沟槽79中或接触层级介电层73上方的金属阻挡层46A的连续部分和金属填充材料层46B的连续部分。

每个牺牲材料层42可被导电层46替换。背侧腔体79’存在于每个背侧沟槽79的未填充有背侧阻挡介电层44和连续导电材料层46L的部分中。管状介电间隔物116横向围绕基座沟道部分11。在形成导电层46时，最底部导电层46横向围绕每个管状介电间隔物116。

参考图11A至图11C，连续的导电材料层46L的沉积的金属材料通过执行蚀刻连续导电材料层46L的至少一种导电材料的各向同性蚀刻工艺而从每个背侧沟槽79的侧壁和从接触层级介电层73上方回蚀刻。背侧凹陷部43中的沉积的金属材料的每个剩余部分构成导电层46。每个导电层46可以是导电线结构。因此，牺牲材料层42被导电层46替换。

每个导电层46可用作位于同一级的多个控制栅极电极和与位于同一级的多个控制栅极电极电互连(即电短路)的字线的组合。在每个导电层46内的多个控制栅极电极是用于包括存储器堆叠结构55的竖直存储器器件的控制栅极电极。换句话讲，每个导电层46可以是用作用于多个竖直存储器器件的公共控制栅极电极的字线。

在一个实施方案中，连续导电材料层46L的移除对于背侧阻挡介电层44的材料可以是选择性的。在这种情况下，背侧阻挡介电层44的水平部分可以存在于每个背侧沟槽79的底部。在另一个实施方案中，连续导电材料层46L的移除对于背侧阻挡介电层44的材料可能是不具有选择性的，或者可以不采用背侧阻挡介电层44。可以在移除连续的导电材料层46L期间移除平面介电部分616。背侧腔体79'存在于每个背侧沟槽79内。每个背侧腔体79’可沿第一水平方向hd1连续延伸。

参考图12，可以通过保形沉积工艺将绝缘材料层形成在背侧沟槽79中和接触层级介电层73上方。示例性保形沉积工艺包括但不限于化学气相沉积和原子层沉积。绝缘材料层包括绝缘材料，诸如氧化硅、氮化硅、介电金属氧化物、有机硅酸盐玻璃或其组合。在一个实施方案中，绝缘材料层可包括氧化硅。绝缘材料层可以例如通过低压化学气相沉积(LPCVD)或原子层沉积(ALD)形成。绝缘材料层的厚度可以在1.5nm至60nm的范围内，但是也可以采用更小和更大的厚度。

如果存在背侧阻挡介电层44，则绝缘材料层可以直接形成在背侧阻挡介电层44的表面上，并且直接形成在导电层46的侧壁上。如果不采用背侧阻挡介电层44，则绝缘材料层可以直接形成在绝缘层32的侧壁上，并且直接形成在导电层46的侧壁上。

执行各向异性蚀刻以从接触层级介电层73上方和每个背侧沟槽79的底部移除绝缘材料层的水平部分。绝缘材料层的每个剩余部分构成绝缘间隔物74。背侧腔体79’存在于由每个绝缘间隔物74围绕的体积内。

源极区61的顶表面可物理地暴露在每个背侧沟槽79的底部处。在交替堆叠体(32,46)内形成导电层46时提供的最底部导电层46可以包括场效应晶体管的选择栅极电极。每个源极区61形成在衬底(9,10)的上部部分中。半导体沟道(59，11，60)在每个源极区61和相应一组漏极区63之间延伸。半导体沟道(59,11,60)包括存储器堆叠结构55的竖直半导体沟道60。

背侧接触通孔结构76可形成在每个背侧腔体79'内。每个接触通孔结构76可以填充相应腔体79'。可以通过在背侧沟槽79的剩余未填充体积(即，背侧腔体79’)中沉积至少一种导电材料来形成接触通孔结构76。例如，至少一种导电材料可包括导电衬垫76A和导电填充材料部分76B。导电衬垫76A可包括导电金属衬垫，诸如TiN、TaN、WN、TiC、TaC、WC、其合金或其堆叠。导电衬垫76A的厚度可以在3nm至30nm的范围内，但是也可以采用更小和更大的厚度。导电填充材料部分76B可以包括金属或金属合金。例如，导电填充材料部分76B可以包括W、Cu、Al、Co、Ru、Ni、其合金或其堆叠。

可以将覆盖交替堆叠(32,46)的接触层级介电层73用作停止层来平面化该至少一种导电材料。如果采用化学机械平面化(CMP)工艺，则接触层级介电层73可以用作CMP停止层。背侧沟槽79中的至少一种导电材料的每个剩余连续部分构成背侧接触通孔结构76。每个背侧接触通孔结构76延伸穿过交替堆叠(32、46)，并且接触相应源极区61的顶表面。如果采用背侧阻挡介电层44，则每个背侧接触通孔结构76可以接触背侧阻挡介电层44的侧壁。

通常，可以在形成绝缘间隔物74之后通过在背侧沟槽79的未填充有绝缘间隔物74的体积中沉积和平面化至少一种导电材料而在所述背侧沟槽79中的每个背侧沟槽内形成背侧接触通孔结构76。

另选地，上述绝缘材料层可以形成于背侧沟槽79中以完全填充背侧沟槽79的整个体积并且可以基本上由至少一种介电材料组成。在该另选实施方案中，可以省略源极区61和背侧沟槽通孔结构76，并且水平源极线(例如，直接带接触)可以接触半导体沟道60的下部部分的一侧。

参考图13A至图13C，附加接触通孔结构(88,86,8P)可以穿过接触层级介电层73以及任选地穿过后向阶梯式介电材料部分65形成。例如，漏极接触通孔结构88可穿过每个漏极区63上的接触层级介电层73形成。字线接触通孔结构86可穿过接触层级介电层73以及穿过后向阶梯式介电材料部分65形成在导电层46上。外围器件接触通孔结构8P可以通过后向阶梯式介电材料部分65直接形成在外围器件的相应节点上。

通常，半导体器件包括图13A中所示的三维存储器阵列400。阵列400形成在衬底(9,10)上方，并且包括位于衬底(9,10)上方的绝缘层32和导电层46的交替堆叠；竖直延伸穿过交替堆叠(32,46)的存储器开口49的二维阵列；以及存储器开口填充结构58的二维阵列，其位于存储器开口49的二维阵列内且包括相应竖直半导体沟道60及相应竖直存储器元件堆叠(诸如位于导电层46的级处的存储器材料层54的部分)。掺杂半导体材料区(诸如漏极区63)邻接竖直半导体沟道60中的相应一者的顶端。虽然实施方案的半导体器件包括三维存储器阵列，但本发明的实施方案可在任何半导体结构上实践，该半导体结构包括包含位线的任何合适半导体器件。

参考图14A至图14D，连接层级介电层90可以形成在接触层级介电层73上方，或者形成在嵌入接触通孔结构(诸如接触漏极区63(其是掺杂半导体区)的漏极接触通孔结构88)的任何下层上方。连接层级介电层90是由至少一种介电材料构成的连接层级材料层。连接层级介电层90可以包括互连层级介电材料，诸如未掺杂硅酸盐玻璃、掺杂硅酸盐玻璃或有机硅酸盐玻璃，或者可以包括随后被移除的牺牲材料(诸如半导体材料或碳基材料)。连接层级介电层90的厚度可以在100nm至1,000nm诸如200nm至500nm的范围内，但是也可以采用更小和更大的厚度。

通过在连接层级介电层90上沉积和光刻图案化光致抗蚀剂层，并且采用各向异性蚀刻工艺通过连接层级介电层90转印光致抗蚀剂层中的开口的图案，可以通过连接层级介电层90形成连接通孔腔体。随后可以例如通过灰化去除光致抗蚀剂层。

可以在连接通孔腔体中沉积至少一种导电材料，并且可以通过平面化工艺从包括连接层级介电层90的顶表面的水平平面上方移除至少一种导电材料的多余部分，该平面化工艺可以包括化学机械平面化工艺和/或凹陷蚀刻工艺。位于连接通孔腔体中的相应一者内的至少一种导电材料的每个剩余部分均包括连接层级通孔结构(98,96,9P)。连接层级通孔结构(98,96,9P)可以包括接触漏极接触通孔结构88中的相应一者的顶表面的漏极侧连接级通孔结构98、接触字线接触通孔结构86中的相应一者的顶表面的字线侧连接层级通孔结构96、接触背侧接触通孔结构76的源极侧连接通孔结构91(在图14B中示出)、以及接触外围器件接触通孔结构8P中的相应一者的顶表面的外围区连接通孔结构9P。

通常，连接层级材料层(诸如连接层级介电层90)和嵌入在连接层级材料层中的连接通孔结构(诸如漏极侧连接层级通孔结构98)的二维阵列的组合可以形成在半导体器件阵列上方。连接通孔结构的二维阵列内的每个连接通孔结构(诸如漏极侧连接层级通孔结构98)覆盖并电连接到掺杂半导体材料区(诸如漏极区63)中的相应一者。在一个实施方案中，漏极侧连接层级通孔结构98可以沿着垂直于背侧沟槽79的纵向方向的水平方向横向伸长。例如，漏极侧连接层级通孔结构98可以沿着第二水平方向(即，位线方向)hd2横向伸长，该第二水平方向是随后要形成的位线的纵向方向。

参考图15A至图15D，示出了在形成位线118之后的示例性结构的第一构型。例如，金属材料层可以沉积在连接层级介电层90上方。金属材料层包括高导电性金属材料(诸如钨、铜、钼、钴、钌及其组合或合金)和/或基本上由其组成。金属材料层可以基本上由单一元素金属或金属间合金组成。金属材料层可以通过物理气相沉积、化学气相沉积、电镀、无电镀或其组合来沉积。金属材料层的厚度可以在50nm至500nm诸如100nm至250nm的范围内，但是也可以采用更小和更大的厚度。金属材料层的金属材料可以直接沉积在连接层级通孔结构(98,96,9P)的顶表面上，而不使用任何金属阻挡层(诸如TiN层、TaN层或WN层)。另选地，可在连接层级通孔结构(98,96,9P)的顶表面上形成金属阻挡层(诸如TiN层、TaN层或WN层)，随后在金属阻挡层上形成金属材料层(例如，钨)。

光致抗蚀剂层(未图示)可以施加在金属材料层上，且可用周期性线和空间图案来光刻图案化，其中线沿着第二水平方向hd1横向延伸。可以执行各向异性蚀刻工艺以将光致抗蚀剂层中的图案转印穿过金属材料层。金属材料层的剩余图案化部分包括形成于存储器阵列区100中的位线118及形成于接触区300及外围器件区200中的附加通孔层级金属互连结构(111,115,11P)。附加通孔层级金属互连结构(111,115,11P)可包括例如与字线侧连接层级通孔结构96接触的字线侧连接线结构115、与源极侧连接通孔结构91接触的源极侧连接线结构111、以及与外围区连接通孔结构9P接触的外围连接线结构11P。

在一个实施方案中，位线118可在连接层级介电层90上方形成为位线118的一维周期性阵列。在一个实施方案中，位线118的侧壁可具有从竖直方向测量的非零锥角。非零锥角可在0.01度至5度诸如0.1度至2度的范围内。在一个实施方案中，位线118中的每一者可在平行于第一水平方向hd1且垂直于第二水平方向hd2的竖直平面内具有梯形竖直横截面形状。梯形竖直横截面形状可沿着第二水平方向hd1不变。位线间沟槽117可形成于每对横向相邻的位线118之间。

在图15D所示的一个实施方案中，在位线间沟槽117下面蚀刻连接层级介电层90的部分，这些位线间沟槽是相邻对的位线118之间的空间。各向异性蚀刻工艺可以包括蚀刻连接层级介电层90的介电材料的终端蚀刻步骤。在这种情况下，位线间沟槽117的底表面可以形成在包括连接层级介电层90的最顶表面的水平平面下方。连接层级介电层90的凹陷表面(在位线间沟槽117下面)与包括连接层级介电层90的最顶表面的水平平面之间的凹陷距离可以在10nm至500nm诸如50nm至250nm的范围内，但是也可以采用更小和更大的竖直凹陷距离。在一个实施方案中，漏极侧连接层级通孔结构98的未掩蔽部分可以在各向异性蚀刻工艺期间被并行蚀刻。

位线间沟槽117可以相对较窄，使得位线118相对紧密地间隔开。在一个任选实施方案中，如果位线间隔开的距离小于通过镶嵌工艺形成铜位线所需的距离，则位线118包括钨。因此，如下文将描述，气隙形成于位线间沟槽117中以减小位线相关电阻*电容(RC)延迟。具体而言，如果位线半节距变得小于18nm，则由于镀铜工艺困难，变得难以通过镶嵌工艺形成铜位线。如果位线半节距变得小于18nm，则可以使用钨。然而，钨具有比铜更高的电阻率。因此，为了减小RC延迟，可以在位线之间形成低电容气隙。

形成位线118的一维阵列，使得位线118中的每一者接触连接通孔结构98的相应子集的顶表面。连接层级介电层90横向围绕连接通孔结构98中的每一者的下部部分。连接层级介电层90包括与位线118中的相应一者接触的最顶表面和位于包括位线118的底表面的水平平面下方的凹陷水平表面。连接层级介电层90的凹陷水平表面包括位线间沟槽117的底表面。

在一个实施方案中，位线118可沿着第一水平方向(例如，字线方向)hd1横向间隔开，并且可沿着垂直于第一水平方向hd1的第二水平方向(例如，位线方向)hd2彼此横向间隔开。在一个实施方案中，位线118在垂直于第二水平方向hd2的竖直平面内具有梯形竖直横截面形状。梯形竖直横截面形状在顶部的宽度小于在底部的宽度。然而，可使用其它位线形状。

在图15D中所展示的一个实施方案中，连接通孔结构98中的至少一者(例如，一个或多个结构98)可在垂直于第二水平方向hd2的竖直平面内具有相应竖直横截面形状，其中竖直横截面形状的上部部分98U具有直立梯形轮廓，其中竖直横截面形状的上部部分的宽度随着距衬底(9,10)的竖直距离而减小，且竖直横截面形状的下部部分98L具有倒梯形轮廓，其中竖直横截面形状的下部部分的宽度随着距衬底(9,10)的竖直距离而增大。在一个实施方案中，竖直横截面形状的上部部分98U的侧壁可通过相同连接通孔结构98的至少一个水平延伸的凹陷表面98R邻接竖直横截面形状的下部部分98L的侧壁。

参考图16A和图16B，包括介电材料的介电衬垫108可以沉积在位线上方和连接层级介电层90的凹陷表面上方。介电衬垫108包括可以提供比连接层级介电层90的材料更高的蚀刻电阻率的介电材料。在一个实施方案中，连接层级介电层90包括多孔或无孔有机硅酸盐玻璃和/或基本上由其组成，并且介电衬垫108包括氧化硅、氮氧化硅、氮掺杂无孔有机硅酸盐玻璃或氮化硅和/或基本上由其组成。在另一个实施方案中，连接层级介电层90包括未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃和/或基本上由其组成，并且介电衬垫108包括氮化硅、氮掺杂无孔有机硅酸盐玻璃或介电金属氧化物材料和/或基本上由其组成。介电衬垫108在位线的顶表面和侧壁以及连接层级介电层的侧壁和凹陷水平表面上方连续延伸并与其接触，其中介电衬垫的覆盖连接层级介电层的凹陷水平表面的水平延伸部分的顶表面位于第二水平平面内。介电衬垫108可通过保形或非保形沉积工艺来沉积，且位线118的侧壁上的介电衬垫108的横向厚度可以在1nm至30nm诸如3nm至10nm的范围内，但也可以采用更小和更大的厚度。

参考图17A及图17B，可以在位线间沟槽117中沉积包括牺牲填充材料的位线层级牺牲填充层114，可对于介电衬垫108的材料选择性地移除牺牲填充材料。位线层级牺牲填充层114可包括非晶硅、多晶硅、硅-锗、锗、非晶碳、类金刚石碳(DLC)或有机或无机聚合物材料，其可随后对于介电衬垫108的材料被选择性地移除。位线层级牺牲填充层114的牺牲填充材料可例如通过化学气相沉积或旋涂来沉积。在需要时，可以通过平面化工艺诸如化学机械平面化工艺，从包括介电衬垫108的最顶表面的水平平面上方移除牺牲填充材料层的多余部分，诸如非晶硅。填充位线间沟槽117的牺牲填充材料的剩余部分构成位线层级牺牲填充层114。

参考图18A和图18B，可以在位线层级牺牲填充层114上方沉积互联层级介电材料层。互连层级介电材料层在本文中被称为通孔层级介电材料层122。通孔层级介电材料层122包括互连层级介电(ILD)材料，诸如未掺杂硅酸盐玻璃(即氧化硅)或掺杂硅酸盐玻璃。任选地，可以在沉积通孔层级介电材料层122之前沉积介电衬垫(未示出)，诸如氮化硅衬垫或介电金属氧化物衬垫。通孔层级介电材料层122的厚度可以在100nm至1,000nm诸如200nm至500nm的范围内，但是也可以采用更小或更大的厚度。

光致抗蚀剂层(未示出)可以被施加在通孔层级介电材料层122上方，并且可以被光刻图案化以在位线118上方形成开口。在一个实施方案中，开口可以为在位线118的区域上方沿着第二水平方向hd2横向延伸的圆柱形开口或细长开口。可执行各向异性蚀刻过程以将光致抗蚀剂层中的开口的图案转印穿过通孔层级介电材料层122和下层介电衬垫108。连接通孔腔体129形成在通孔层级介电材料层122中。连接通孔腔体129可以具有任何合适的形状，诸如圆柱形形状或在位线118的区域上方沿第二水平方向hd2横向延伸的细长形状。位线118的顶表面可以在每个连接通孔腔体129的底部处物理地暴露。介电衬垫108的片段的顶表面和位线层级牺牲填充层114的表面可在一个或多个连接通孔腔体129下面物理地暴露。随后可以例如通过灰化去除光致抗蚀剂层。

参考图19A和图19B，可以在连接通孔腔体129中沉积至少一种导电材料，诸如任选的金属阻挡衬垫和金属填充材料层的组合。金属阻挡层衬垫可以包括金属氮化物材料，诸如TiN、TaN和/或WN。金属填充材料层可以包括诸如W、Cu、Mo、Ru、Ti、Ta、Co等金属填充材料。可以通过平面化工艺(诸如化学机械抛光工艺)从包括通孔层级介电材料层122的顶表面的水平平面上方移除至少一种导电材料的多余部分。至少一种导电材料(其可以是至少一种金属材料)的每个剩余部分构成导电通孔结构128，其可以是金属通孔结构。每个导电通孔结构128可形接触位线118中的相应一者的顶表面上。每个导电通孔结构128可以具有任何合适的形状，诸如圆柱形形状(包括锥形圆柱形形状)或在位线118的区域上方沿着第二水平方向hd2横向延伸的细长形状。

参考图20A和图20B，可以在通孔层级介电材料层122上方形成附加互连层级介电材料层。附加互连层级介电材料层在本文中被称为上部层级材料层124。上部层级材料层124可包括介电材料诸如氧化硅、氮氧化硅、氮化硅、氮掺杂有机硅酸盐玻璃或介电金属氧化物。另选地，上部层级材料层124可以包括牺牲材料(诸如非晶硅、多晶硅、硅-锗合金、锗、非晶碳、类金刚石碳(DLC)等)，该牺牲材料随后可例如通过蚀刻或灰化去除。上部层级材料层124的厚度可以在20nm至1,000nm诸如100nm至500nm的范围内，但是也可以采用更小或更大的厚度。在一个实施方案中，上部层级材料层124可以是随后可在其中形成金属线(未示出)的线层级介电材料层。

光致抗蚀剂层(未图示)可以施加在上部层级材料层124上方，并且可被光刻图案化以在覆盖位线层级牺牲填充层114的牺牲填充材料的区域中形成开口。可以执行各向异性蚀刻工艺以将光致抗蚀剂层中的开口的图案转印穿过上部层级材料层124。开口127竖直延伸穿过上部层级材料层124和通孔层级介电材料层122，向下延伸到位线层级牺牲填充层114的相应部分的顶表面。竖直延伸穿过上部层级材料层124和通孔层级介电材料层122的开口127随后在随后的各向同性蚀刻工艺期间用作各向同性蚀刻剂的管道，并且因此在本文中被称为管道开口。在一个实施方案中，管道开口127可具有直侧壁，该直侧壁从上部层级材料层124的顶表面(或在不采用上部层级材料层124的情况下从通孔层级介电材料层122的顶表面)竖直延伸到位线层级牺牲填充层114的相应物理暴露部分的顶表面。随后可例如通过灰化移除光致抗蚀剂层。

参考图21A和图21B，可通过穿过管道开口127执行各向同性蚀刻工艺而对于介电衬垫108、通孔层级介电材料层122和上部层级材料层124的材料选择性地移除位线层级牺牲填充层114的牺牲填充材料。各向同性蚀刻工艺可采用湿法蚀刻工艺或灰化工艺。举例来说，如果位线层级牺牲填充层114的牺牲填充材料包括半导体材料诸如非晶硅，则可执行诸如湿法蚀刻工艺，该湿法蚀刻工艺使用热三甲基-2羟乙基氢氧化铵(“热TMY”)、四甲基氢氧化铵(TMAH)、氢氧化钾(KOH)或稀氢氟酸与过氧化氢的组合(在半导体材料包含锗的情况下)。如果位线层级牺牲填充层114的牺牲填充材料包括无定形碳或类金刚石碳(DLC)，则可执行采用氧气环境的灰化工艺以移除位线层级牺牲填充层114的牺牲填充材料。剩余的介电衬垫108保护位线118的侧壁不受蚀刻剂影响。

一般来说，可通过引入各向同性蚀刻剂或各向异性反应物(诸如氧气)来移除位线层级牺牲填充层114，该各向同性蚀刻剂或各向异性反应物经由通孔层级介电材料层122中的开口127移除牺牲填充材料。形成多层级腔体217，其从包括位线118的顶表面或位于其上方的第一水平平面HP1A竖直延伸到位于包括位线118的底表面的水平平面下方的第二水平平面HP2A。多层级腔体217横向围绕位线118中的每一者且可任选地横向围绕连接通孔结构98中的每一者的至少上部部分98U。在一个实施方案中，在介电衬垫108的最顶水平部分介于位线与通孔层级介电材料层122之间的情况下，第一水平平面HP1A可位于位线118的顶表面上方。在另一实施方案中，可在图17A和图17B的化学机械抛光工艺期间移除介电衬垫108的最顶水平部分，并且第一水平平面HP1A可位于包含位线118的顶表面的水平平面内。

在一个实施方案中，各向同性蚀刻剂对于介电衬垫108的材料选择性地蚀刻牺牲填充材料，并且多层级腔体217由介电衬垫108的竖直延伸部分横向界定。多层级腔体217竖直延伸超过位线118的层级的厚度，即，具有比位线118的竖直范围更大的竖直范围。具体地，多层级腔体217竖直延伸通过位线118的整个高度范围，并且竖直向下部分地延伸到连接层级介电层90的层级的上部区中。

通过各向异性地沉积介电材料或半导体材料(例如，采用等离体子增强化学气相沉积)，可以在通孔层级介电材料层122(以及在上部层级材料层124(如果存在的话)上方)形成封盖层级材料层126。封盖层级材料层126的介电材料可包括氧化硅、氮化硅、有机硅酸盐玻璃和/或其组合或其衍生物。封盖层级材料层126的半导体材料可包括使用p-SiH

在一个实施方案中，不被封盖层级材料层126的相应向下突出部分126P填充的包含腔体的开口的每个体积包括相应通孔层级腔体(即，气隙)229，该通孔层级腔体邻接多层级腔体(即，气隙)217的顶部并且不含任何固相材料。换句话说，管道开口127与多层级腔体217连接以形成连续的气隙。在图21B中，连续气隙的顶端(例如，通孔层级腔体229的顶端)不在封盖层级材料层126的底表面上方(即，在层124的顶表面上方)延伸。然而，在替代实施方案中，取决于层126的材料和气隙的形状，连续气隙的顶端(例如，通孔层级腔体229的顶端)可以在封盖层级材料层126的底表面上方(即，在层124的顶表面上方)延伸。

包含腔体的开口的未被封盖层级材料层126的相应向下突出部分126P填充的每个体积包括相应通孔层级腔体229(即，包括管道开口的未填充体积的上部气隙)，该通孔层级腔体邻接多层级腔体(即，下部气隙)217的顶部。在一个实施方案中，每个通孔层级腔体229具有可变水平横截面积，该可变水平横截面积随着距包括封盖层级材料层126的平面底表面的水平平面的竖直距离而增加。在一个实施方案中，在包括通孔层级介电材料层122的底表面的水平平面内，每个通孔层级腔体229的水平横截面形状的外围与包含腔体的开口(即，管道开口127)中的相应一者的外围一致。换句话说，向下突出部分126P的最下部分也可位于包括通孔层级介电材料层122的底表面的水平平面处或其上方。另选地，也可在位线118的侧壁上沉积少量的向下突出部分126P。在这种情况下，向下突出部分126P的最下部分也可位于包括通孔层级介电材料层122的底表面的水平平面下方的位置。

在一个实施方案中，封盖层级材料层126包括水平延伸部分，该水平延伸部分覆盖通孔层级介电材料层122的顶表面并且具有与封盖层级材料层126的向下突出部分126P相同的材料成分。穿过通孔层级介电材料层122中的管道开口127的材料的部分可沉积在介电衬垫108的下方表面中。在这种情况下，具有与封盖层级材料层126相同的材料成分的离散介电材料部分106的阵列可位于管道开口127下方。离散介电材料部分106可具有在第二水平平面HP2A内的相应底表面，并且可具有从其几何中心径向减小的可变厚度。

连接层级介电层90可横向围绕每个连接通孔结构98的下部部分90L。连接层级介电层90包括与位线118中的相应一者接触的最顶表面和位于包括位线118的底表面的水平平面下方的凹陷水平表面。

在一个实施方案中，包括介电材料的介电衬垫108可以在位线118的顶表面和侧壁以及连接层级介电层90的侧壁和凹陷水平表面上方连续地延伸并且可以接触这些表面和侧壁。在一个实施方案中，覆盖连接层级介电层90的凹陷水平表面的介电衬垫108的水平延伸部分的顶表面位于第二水平平面HP2A内。

参考图22A和图22B，示出了示例性结构的第二构型的区，其可通过直接在连接层级介电层90及位线118的物理暴露表面上形成位线层级牺牲填充层114从图15A和图15B中所示出的示例性结构的第一构型导出。换句话说，可省略形成介电衬垫108的图16A和图16B的处理步骤，且可执行图17A和图17B的处理步骤。在该实施方案中，位线层级牺牲填充层114可包括上文所述的碳基材料。如果需要平面化位线层级牺牲填充层114的牺牲填充材料的化学机械平面化工艺，那么可将位线118的顶表面用作用于化学机械平面化工艺的停止表面。位线层级牺牲填充层114的顶表面可与位线118的顶表面形成在相同的水平平面内。

参考图23A和图23B，可执行图18A和图18B以及图19A和图19B的处理步骤以形成通孔层级介电材料层122和接触位线118中的相应一者的导电通孔结构128。在图案化通孔层级介电材料层122期间，可在该层上方形成任选的硬掩模，诸如非晶硅硬掩模。随后移除硬掩模。

参考图24A和图24B，可以执行图20A和图20B的处理步骤以任选地形成上部层级材料层124。上部层级材料层124可包括介电材料诸如氧化硅、氮氧化硅、氮化硅、氮掺杂有机硅酸盐玻璃或介电金属氧化物。另选地，上部层级材料层124可以包括牺牲材料(诸如非晶硅、多晶硅、硅-锗合金、锗、非晶碳、类金刚石碳(DLC)等)，该牺牲材料随后可例如通过CMP、蚀刻或灰化去除。上部层级材料层124的厚度可以在20nm至1,000nm诸如100nm至500nm的范围内，但是也可以采用更小或更大的厚度。

光致抗蚀剂层(未图示)可以施加在上部层级材料层124上方，并且可被光刻图案化以在覆盖位线层级牺牲填充层114的牺牲填充材料的区域中形成开口。可执行各向异性蚀刻过程以将光致抗蚀剂层中的开口的图案转印穿过上部层级材料层124和通孔层级介电材料层122。管道开口127竖直延伸穿过上部层级材料层124和通孔层级介电材料层122，向下延伸到位线层级牺牲填充层114的相应部分的顶表面。随后可例如通过灰化移除光致抗蚀剂层。

参考图25A和图25B，在上部层级材料层124包括牺牲材料的情况下，则可以对于通孔层级介电材料层122选择性地移除上部层级材料层124。随后，可通过穿过管道开口127执行各向同性蚀刻工艺而对于介电衬垫108、通孔层级介电材料层122和上部层级材料层124的材料选择性地移除位线层级牺牲填充层114的牺牲填充材料。可以采用图21A和图21B的各向同性蚀刻工艺。

一般来说，可通过引入各向同性蚀刻剂或各向异性反应物(诸如氧气)来移除位线层级牺牲填充层114，该各向同性蚀刻剂或各向异性反应物通过穿过通孔层级介电材料层122的管道开口127移除牺牲填充材料。形成多层级腔体217，其从包括位线118的顶表面的第一水平平面HP1B竖直延伸到位于包括位线118的底表面的水平平面下方的第二水平平面HP2B，且横向围绕位线118中的每一者且横向围绕连接通孔结构98中的每一者的至少上部部分。

多层级腔体217竖直延伸超过位线118的层级的厚度，即，具有比位线118的竖直范围更大的竖直范围。具体地，多层级腔体217竖直延伸通过位线118的整个高度范围，并且可以竖直向下部分地延伸到连接层级介电层90的层级的上部区中。

参考图26A和图26B，通过各向异性地沉积介电或半导体材料，可以在通孔层级介电材料层122上(并且如果存在的话，在上部层级材料层124上)形成封盖层级材料层126，如以上关于图21A和图21B所述。封盖层级材料层126包括位于管道开口127的侧壁上的向下突出部分126P(即，延伸到包含腔体的开口127的外围区中)。如上所述，在管道开口127和腔体217中形成连续气隙。在图26B中，连续气隙的顶端(例如，通孔层级腔体229的顶端)不在封盖层级材料层126的底表面上方(即，在层122的顶表面上方)延伸。然而，在替代实施方案中，取决于层126的材料和气隙的形状，连续气隙的顶端(例如，通孔层级腔体229的顶端)可以在封盖层级材料层126的底表面上方(即，在层122的顶表面上方)延伸。

参考图27A，通过沉积牺牲连接层级材料层304和任选的蚀刻停止材料层305，并且通过直接在漏极接触通孔结构88中的相应一者上形成延伸穿过牺牲连接层级材料层304的连接层级通孔结构98，可以从图13A至图13C的示例性结构得到示例性结构的第三构型。牺牲连接层级材料层304包括牺牲材料，诸如非晶硅、多晶硅、硅-锗合金、锗、多孔或无孔有机硅酸盐玻璃、无定形碳、类金刚石碳、或可对于接触层级介电层73的材料选择性地移除的聚合物材料。在一个实施方案中，牺牲连接层级材料层304包括无定形碳或类金刚石碳。任选的蚀刻停止材料层305(如果存在的话)包括蚀刻停止材料，诸如半导体材料(例如，非晶硅)。牺牲连接层级材料层304的厚度可以在100nm至1,000nm诸如200nm至500nm的范围内，但是也可以采用更小和更大的厚度。蚀刻停止材料层305的厚度可在10nm至100nm诸如20nm至50nm的范围内，但是也可采用更小和更大的厚度。

通过在任选的蚀刻停止材料层305和牺牲连接层级材料层304上沉积和光刻图案化光刻胶层，并且采用各向异性蚀刻工艺穿过任选的蚀刻停止材料层305和牺牲连接层级材料层304转印光刻胶层中的开口的图案，可以穿过任选的蚀刻停止材料层305和牺牲连接层级材料层304形成连接通孔腔体。随后可以例如通过灰化去除光致抗蚀剂层。如果牺牲连接层级材料层304包含碳基材料，那么在蚀刻停止材料层305中形成连接通孔腔体之后但在牺牲连接层级材料层304中形成连接通孔腔体之前移除光致抗蚀剂层以避免在灰化步骤期间移除光致抗蚀剂及碳基层304两者。在移除光致抗蚀剂层之后，使用蚀刻停止材料层305作为掩模继续进行蚀刻，以蚀刻牺牲连接层级材料层304中的连接通孔腔体。可将至少一种导电材料98L沉积在连接通孔腔体中。

参考图27B，可通过平面化工艺从包括牺牲连接层级材料层304的顶表面的水平平面上方移除该至少一种导电材料的多余部分，该平面化工艺可包括化学机械平面化工艺和/或凹陷蚀刻工艺。任选的蚀刻停止材料层305也可以在平面化工艺期间被移除。至少一种导电材料可以大致向下凹陷到牺牲连接层级材料层304的顶部的层级。位于连接通孔腔体中的相应一者内的至少一种导电材料的每个剩余部分均包括连接层级通孔结构(98,96,9P)。连接层级通孔结构(98,96,9P)可以包括接触漏极接触通孔结构88中的相应一者的顶表面的漏极侧连接层级通孔结构98、接触字线接触通孔结构86中的相应一者的顶表面的字线侧连接层级通孔结构96(参见图14A至图14D)、接触背侧接触通孔结构76的源极侧连接通孔结构91(参见图14B)、以及接触外围器件接触通孔结构8P中的相应一者的顶表面的外围区连接通孔结构9P(参见图14A至图14D)。

通常，连接层级材料层(诸如牺牲连接层级材料层304)和嵌入在连接层级材料层中的连接通孔结构(诸如漏极侧连接层级通孔结构98)的二维阵列的组合可以形成在半导体器件阵列上方。连接通孔结构的二维阵列内的每个连接通孔结构(诸如漏极侧连接层级通孔结构98)覆盖并电连接到掺杂半导体材料区(诸如漏极区63)中的相应一者。在一个实施方案中，漏极侧连接层级通孔结构98可以沿垂直于背侧沟槽79的纵向方向的水平方向横向伸长。例如，漏极侧连接层级通孔结构98可以沿着第二水平方向hd2横向伸长，该第二水平方向是随后要形成的位线的纵向方向。

参考图28A和图28B，可以移除任选的蚀刻停止材料层305(如果存在的话)，例如采用湿法蚀刻工艺，该湿法蚀刻工艺对于牺牲连接层级材料层304的材料选择性地移除蚀刻停止材料层305的材料。举例来说，可执行诸如湿法蚀刻工艺，该湿法蚀刻工艺使用热三甲基-2羟乙基氢氧化铵(“热TMY”)、四甲基氢氧化铵(TMAH)、氢氧化钾(KOH)或稀氢氟酸与过氧化氢的组合(在半导体材料包含锗的情况下)。随后，可执行图15A到图15D的处理步骤以形成沿着第二水平方向hd2横向延伸的位线118的一维周期性阵列。

参考图29A和图29B，可以执行图17A和图17B的处理步骤以形成位线层级牺牲填充层114。位线层级牺牲填充层114包括牺牲填充材料，该牺牲填充材料可以是可用于牺牲连接层级材料层304的材料的任何材料。位线层级牺牲填充层114的牺牲填充材料可以与牺牲连接层级材料层304的牺牲材料相同或不同。位线层级牺牲填充层114的顶表面可以形成在包括位线118的顶表面的水平平面中。

参考图30A和图30B，可执行图18A和图18B以及图19A和图19B的处理步骤以形成通孔层级介电材料层122和接触位线118中的相应一者的导电通孔结构128。可以在这些步骤期间使用任选的牺牲硬掩模诸如非晶硅硬掩模并且随后将其移除。

参考图31A和图31B，可以在通孔层级介电材料层128上方形成上部层级材料层124。上部层级材料层124可以包括牺牲材料(诸如非晶硅、多晶硅、硅-锗合金、锗、非晶碳、类金刚石碳(DLC)等)，该牺牲材料随后可例如通过CMP、蚀刻或灰化去除。另选地，上部层级材料层124可包括介电材料诸如氧化硅、氮氧化硅、氮化硅、氮掺杂有机硅酸盐玻璃或介电金属氧化物，并且随后不被移除。上部层级材料层124的厚度可以在20nm至1,000nm诸如50nm至200nm的范围内，但是也可以采用更小或更大的厚度。管道开口127可以被形成为竖直延伸穿过上部层级材料层224和通孔层级介电材料层122，向下延伸到位线层级牺牲填充层114的相应部分的顶表面，如上文所述。

参考图32A和图32B，在上部层级材料层124包括牺牲材料的情况下，可以对于通孔层级介电材料层122选择性地移除上部层级材料层124。随后，可通过穿过管道开口127执行各向同性蚀刻工艺而对于接触层级介电层73、通孔层级介电材料层122、上部层级材料层124及各种金属互连结构(88,98,118,128)的材料选择性地移除位线层级牺牲填充层114的牺牲填充材料和牺牲连接层级材料层304的牺牲材料。

通常，位线层级牺牲填充层114和牺牲连接层级材料层304可通过引入至少一种各向同性蚀刻剂和/或至少一种各向异性反应物(诸如氧气)来移除，至少一种各向同性蚀刻剂和/或至少一种各向异性反应物通过通孔层级介电材料层122中的管道开口127来移除位线层级牺牲填充层114的牺牲填充材料和牺牲连接层级材料层304的牺牲材料。形成多层级腔体217，其从包括位线118的顶表面的第一水平平面HP1C竖直延伸到位于包括位线118的底表面的水平平面下方的第二水平平面HP2C，且横向围绕位线118中的每一者且横向围绕连接通孔结构98中的每一者的至少上部部分，诸如连接通孔结构98中每一者的整体。

通常，牺牲连接层级材料层304可与位线层级牺牲填充层114的移除同时或在其之后被移除。多层级腔体217具有在水平平面内的底表面，该水平平面包括连接通孔结构98的底表面。多层级腔体217竖直延伸超过位线118的层级的厚度，即，具有比位线118的竖直范围更大的竖直范围。具体地，多层级腔体217竖直延伸通过位线118的整个高度范围，并且竖直延伸通过连接层级介电层90的整个层级。

参考图33A和图33B，可在通孔层级介电材料层122上方(以及在上部层级材料层124(如果存在的话)上方)形成封盖层级材料层126，如上所述。封盖层级材料层126包括向下突出部分126P，其延伸到包含腔体的开口的外围区中。在一个实施方案中，不被封盖层级材料层126的相应向下突出部分126P填充的包含腔体的开口的每个体积包括相应通孔层级腔体229，该通孔层级腔体邻接多层级腔体(即，气隙)217的顶部并且不含任何固相材料。在图33B中，连续气隙的顶端(例如，通孔层级腔体229的顶端)不在封盖层级材料层126的底表面上方(即，在层122的顶表面上方)延伸。然而，在替代实施方案中，取决于层126的材料和气隙的形状，连续气隙的顶端(例如，通孔层级腔体229的顶端)可以在封盖层级材料层126的底表面上方(即，在层122的顶表面上方)延伸。

通过在位线118之间形成位线层级牺牲填充层114，可避免连接通孔腔体129和气隙217之间的耦合。换句话说，在没有位线层级牺牲填充层114的情况下，如果连接通孔腔体129宽度大于下方位线118的宽度和/或如果连接通孔腔体129与下方位线118部分未对准，则连接通孔腔体129暴露下方气隙217。然后，在接下来的步骤中(例如，图19A和图19B中所示)，导电通孔结构128将填充连接通孔腔体129和下方气隙217。在这种情况下，填充气隙217的导电通孔结构128将使邻近位线118和/或下方连接通孔结构98短路。然而，位线层级牺牲填充层114通过防止导电通孔结构128填充气隙217来防止此类短路。因此，提高了器件可靠性和功能性。

参考所有附图并根据本公开的各种实施方案，半导体结构包括半导体器件400、电连接至半导体器件400的位线118、位于位线118之间的气隙217、封盖层级材料层126、位于位线118和封盖层级材料层126之间的通孔层级介电材料层122、以及导电通孔结构128，该导电通孔结构延伸穿过通孔层级介电材料层122并接触位线118中的相应一者的顶表面。封盖层级材料层126包含暴露气隙217的包含腔体的开口127。封盖层级材料层126包含延伸到包含腔体的开口127的外围区中的突出部分126P。

在一个实施方案中，封盖层级材料层126包括介电材料。在另一个实施方案中，封盖层级材料层126包括半导体材料。

在一个实施方案中，半导体器件400包括掺杂半导体材料区(诸如漏区)63并位于衬底(9,10)上方，连接通孔结构98覆盖并电连接到掺杂半导体材料区63中的相应一者，位线118中的每一者接触连接通孔结构98的相应子集的顶表面，气隙217包括多层级腔体，这些多层级腔体从包括位线118的顶表面或位于其上方的第一水平平面(HP1A，HP1B或HP1C)竖直延伸到位于包括位线118的底表面的水平平面下方的第二水平平面(HP2A，HP2B或HP2C)，且横向围绕位线118中的每一者且横向围绕连接通孔结构98中的每一者的至少上部部分，通孔层级介电材料层122覆盖位线118，封盖层级材料层126覆盖通孔层级介电材料层122，并且突出部分126P包括延伸到包含腔体的开口127的外围区中的向下突出部分126P。

在一个实施方案中，包含腔体的开口127的未被封盖层级材料层126的相应向下突出部分126P填充的每个体积包括邻接多层级腔体217的顶部的相应通孔层级腔体229。在一个实施方案中，每个通孔层级腔体229具有可变水平横截面积，该可变水平横截面积随着距包括封盖层级材料层126的底表面的水平平面的竖直距离(如向下测量的)而增加。在一个实施方案中，在包括通孔层级介电材料层122的底表面的水平平面内，每个通孔层级腔体229的水平横截面形状的外围与包含腔体的开口中的相应一者的外围一致。

在一个实施方案中，封盖层级材料层126包括水平延伸部分，该水平延伸部分覆盖通孔层级介电材料层122的顶表面并且具有与封盖层级材料层126的向下突出部分126P相同的材料成分。

在一个实施方案中，半导体结构还包括离散介电材料部分106，其具有与封盖层级材料层126相同的材料成分，位于包含腔体的开口127下方，并且具有从其几何中心径向减小的可变厚度。

在一个实施方案中，半导体结构包括横向围绕每个连接通孔结构98的下部部分的连接层级介电层90，其中连接层级介电层90包括与位线118中的相应一者接触的最顶表面和位于包括位线118的底表面的水平平面下方的凹陷水平表面。

在一个实施方案中，半导体结构包括介电衬垫108，该介电衬垫在位线118的顶表面和侧壁以及连接层级介电层90的侧壁和凹陷水平表面上方连续延伸并与其接触，其中介电衬垫108覆盖连接层级介电层的凹陷水平表面的水平延伸部分的顶表面位于第二水平平面内HP2A。

在一个实施方案中，位线118沿着第一水平方向hd1横向间隔开并且沿着垂直于第一水平方向hd1的第二水平方向hd2横向延伸，连接层级介电层90的凹陷水平表面位于包括位线118的底表面的水平平面下方，并且连接层级介电层90的沿着第二水平方向hd2横向延伸的侧壁物理地暴露于多层级腔体217。

在一个实施方案中，半导体结构还包括嵌入接触通孔结构(诸如漏极接触通孔结构)88的接触层级介电层73。接触通孔结构(诸如漏极接触通孔结构)88中的每一者接触掺杂半导体材料区(诸如漏极区)63中的相应一者的顶表面并且接触连接通孔结构98中的相应一者的底表面。背侧沟槽桥结构的顶表面与接触层级介电层73的顶表面位于同一水平平面内。在一个实施方案中，接触层级介电层73的顶表面位于第二水平平面HP2C内并且物理地暴露于多层级腔体217。

在一个实施方案中，位线118沿着第一水平方向hd1横向间隔开且沿着垂直于第一水平方向hd1的第二水平方向hd2横向延伸，位线118在垂直于第二水平方向hd2的竖直平面内具有梯形竖直横截面形状，并且梯形竖直横截面形状在顶部的宽度小于在底部的宽度。

在图15D所示的一个实施方案中，连接通孔结构98中的至少一者在垂直于第二水平方向hd2的竖直平面内具有竖直横截面形状，其中竖直横截面形状的上部部分98U具有直立梯形轮廓，其中竖直横截面形状的上部部分98U的宽度随着距衬底(9,10)的竖直距离而减小，且竖直横截面形状的下部部分98L具有倒梯形轮廓，其中竖直横截面形状的下部部分98L的宽度随着距衬底(9,10)的竖直距离而增大。

在一个实施方案中，半导体器件400可包括三维存储器阵列，该三维存储器阵列包括：位于衬底(9,10)上方的绝缘层32和导电层46的交替堆叠体；竖直延伸穿过交替堆叠(32,46)的存储器开口49的二维阵列；以及存储器开口填充结构58的二维阵列，其位于存储器开口49的二维阵列内且包括相应竖直半导体沟道60及相应竖直存储器元件堆叠(包括位于导电层46的层级处的存储器材料层54的部分)。掺杂半导体材料区(诸如漏极区)63邻接竖直半导体沟道60中的相应一者的顶端。

示例性结构可包括三维存储器器件。在一个实施方案中，三维存储器器件包括三维NAND存储器器件。导电层46可包括或者可电连接到三维NAND存储器器件的相应字线。衬底(9，10)可以包括硅衬底。竖直NAND存储器器件可包括硅衬底上方的三维NAND串阵列。导电层46可包括多个控制栅极电极，这些控制栅极电极具有基本上平行于衬底(9,10)顶表面延伸，例如在一对背侧沟槽79之间的条带形状。多个控制栅极电极至少包括定位在第一器件级中的第一控制栅极电极和定位在第二器件级中的第二控制栅极电极。三维NAND串的阵列可以包括：多个半导体沟道(59,11,60)；和多个电荷存储元件(包括存储器膜50的部分，即，存储器材料层54的部分)。每个电荷存储元件可以邻近多个半导体沟道(59,11,60)中的相应一个半导体沟道定位。

虽然前面提及特定优选实施方案，但是将理解本公开不限于此。本领域的普通技术人员将会想到，可对所公开的实施方案进行各种修改，并且此类修改旨在落在本公开的范围内。在不是彼此的另选方案的所有实施方案中假定相容性。除非另外明确说明，否则词语“包含”或“包括”设想其中词语“基本上由...组成”或词语“由...组成”替换词语“包含”或“包括”的所有实施方案。在本公开中示出采用特定结构和/或构型的实施方案，应当理解，本公开可以以功能上等同的任何其他兼容结构和/或构型来实践，前提条件是此类取代不被明确地禁止或以其他方式被本领域的普通技术人员认为是不可能的。本文引用的所有出版物、专利申请和专利均以引用方式全文并入本文。