集成电路及其形成方法

技术领域

本申请的实施例涉及集成电路及其形成方法。

背景技术

集成电路(IC)包括半导体器件和电耦合至半导体器件的互连结构。互连结构包括多个导电部件，这些导电部件分组为多个层级并且被堆叠以限定互连半导体器件的导电路径。多个导电部件可以例如包括接触件、导线和通孔。

发明内容

本申请的一些实施例提供了一种集成电路(IC)，包括：衬底；导电部件，覆盖所述衬底；第一介电层，覆盖所述导电部件；金属导线，覆盖所述第一介电层中的所述导电部件并与所述第一介电层中的所述导电部件相接；第二介电层，覆盖所述金属导线和所述第一介电层；以及空腔，在所述金属导线和所述第一介电层相应的相对侧壁之间，其中，所述相对侧壁位于所述空腔中。

本申请的另一些实施例提供了一种集成电路(IC)，包括：衬底；半导体器件，覆盖所述衬底并且部分地由所述衬底限定；互连结构，覆盖并电耦合至所述半导体器件，其中，所述互连结构包括多个导线和多个通孔，其中，所述导线和所述通孔分别分组为在所述衬底上方交替堆叠的多个导线层和多个通孔层，并且其中，所述多个导线层中的第一导线层包括第一导线和与所述第一导线相邻的第二导线；第一金属间介电(IMD)层，将所述第一导线和第二导线分离；以及第一介电区，将所述第一金属间介电层和所述第一导线相应的相对侧壁分离并邻接所述第一金属间介电层和所述第一导线相应的相对侧壁，其中，所述第一介电区的介电常数比所述第一金属间介电层的介电常数小。

本申请的又一些实施例一种形成集成电路的方法，包括：形成覆盖衬底的导电部件；在所述导电部件上方沉积第一介电层；图案化所述第一介电层以形成暴露所述导电部件的开口；形成牺牲层，部分地填充所述开口并且位于所述第一介电层的侧壁上；形成填充所述开口的剩余部分的第一金属导线，同时所述牺牲层保留在所述第一介电层的所述侧壁上的适当位置；以及去除所述牺牲层以形成代替所述牺牲层的空腔。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1示出了包括互连结构的集成电路(IC)的一些实施例的截面图，其中空腔分离多个导线。

图2示出了图1的IC的一些可选实施例的截面图，其中，多个导线包括附加导线。

图3A和图3B示出了图2的IC的一些不同实施例的布局图。

图4A至图4G示出了图2的IC的一些不同的可选实施例的截面图，其中互连结构是变化的。

图5A和图5B示出了图2的IC的一些可选实施例的正交截面图，其中，互连结构具有多个导线层，并且仅第零导线层具有空腔。

图6A至图6D示出了图5A的IC的一些不同的可选实施例的截面图，其中互连结构是变化的和/或半导体器件是变化的。

图7示出了图5A的IC的一些可选实施例的截面图，其中，附加互连结构在衬底的背面上，并且包括横向地分离相邻导线的空腔。

图8、图9、图10A至图10F、图11A至图11G和图12至图22示出了用于形成包括互连结构的IC的方法的一些实施例的一系列截面图，其中，空腔分离多个导线。

图23示出了图8、图9、图10A至图10F、图11A至图11G和图12至图22的方法的一些实施例的框图。

具体实施方式

本发明提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。

集成电路(IC)可以包括多个半导体器件和互连结构。半导体器件在衬底上，并且互连结构覆盖并电耦合至半导体器件，以限定互连半导体器件的导电路径。互连结构包括多个导线和多个通孔。导线和通孔分别分组为在半导体器件上方交替堆叠的导线层和通孔层。最接近半导体器件的导线层包括与介电层相邻并被介电层分离的第一导线和第二导线。介电层分别围绕第一导线和第二导线，并从第一导线延伸至第二导线。

由于第一导线和第二导线相邻，因此在第一导线与第二导线之间会产生寄生电容。寄生电容与第一导线和第二导线之间的间距成反比，并导致电阻电容(RC)延迟，从而降低了IC的性能。当第一导线与第二导线之间的间距较大时，RC延迟可以忽略不计，但IC制造行业一直在设法按比例缩小IC，并且已经实现按比例缩放或正在开始达到足够小的间距，并且因此RC延迟足够大，从而显著降低IC的性能。此外，随着IC继续按比例缩小，预计这种情况只会变得更糟。

本发明的各个实施例涉及IC以及形成该IC的方法，在该IC中，空腔分离互连结构的导线。在IC的一些实施例中，导电部件覆盖衬底，并且金属间介电(IMD)层覆盖导电部件。第一导线和第二导线在IMD层中相邻并且分别具有面对的第一侧壁和第二侧壁，同时被IMD层分离。此外，第一导线覆盖并邻接导电部件。第一空腔和第二空腔进一步分离第一侧壁与第二侧壁。第一空腔分离第一侧壁与IMD层，并且第二空腔分离第二侧壁与IMD层。此外，第一空腔和第二空腔是电绝缘的并且介电常数比IMD层的介电常数小。

因为第一空腔和第二空腔的介电常数小于IMD层的介电常数，所以第一空腔和第二空腔可以减小第一侧壁与第二侧壁之间的总介电常数。继而，这可以减小在第一导线与第二导线之间产生的寄生电容，并且继而可以抵消由于IC的按比例缩小而引起的寄生电容的增加。通过减小寄生电容，可以减少使IC的性能下降的RC延迟，使得IC可以具有高性能。

参考图1，提供包括互连结构102的IC的一些实施例的截面图100，其中，多个空腔104分离邻近衬底108的正面108f的第一导线106a和第二导线106b。第一导线106a和第二导线106b覆盖导电部件110，并且位于衬底108上方的共同高度处。此外，第一导线106a和第二导线106b在第一IMD层112a和第一蚀刻停止层(ESL)114a内，并且进一步被第一IMD层112a和第一ESL 114a分离。在一些实施例中，第一导线106a和第二导线106b的顶面与第一IMD层112a的顶面平齐或约与之平齐，和/或第一导线106a和第二导线106b的底面与第一ESL114a的底面平齐或约与之平齐。

空腔104是电绝缘的并且介电常数比第一IMD层112a以及在一些实施例中比第一ESL 114a的介电常数小。此外，空腔104填充有气体。在一些实施例中，空腔104填充有空气，使得空腔104具有约1的介电常数。在其他实施例中，空腔104填充有一种或多种其他合适的气体和/或空气与一种或多种其他合适的气体的组合。在一些实施例中，空腔104被气密密封。在一些实施例中，空腔104的宽度W

因为第一导线106a和第二导线106b相邻，所以在第一导线106a和第二导线106b之间会产生寄生电容C

因为减小了寄生电容C

继续参考图1，第一导线106a和第二导线106b包括单独的阻挡衬垫118和单独的插塞120。在可选实施例中，省略阻挡衬垫118。阻挡衬垫118罩住插塞120的底侧，以分离插塞120与空腔104和导电部件110。此外，阻挡衬垫118防止材料从插塞120向外扩散到周围结构。阻挡衬垫118可以例如是或包括氮化钽、氮化钛、一些其他合适的阻挡材料或前述的任何组合，和/或插塞120可以例如是或包括铜、铝铜、铝、一些其他合适的金属和/或导电材料或前述的任何组合。

导电部件110在半导体器件116与第一导线106a和第二导线106b之间。此外，导电部件110通过中间结构电耦合至半导体器件116和/或衬底108，该中间结构未示出但是用省略号示意性地表示。导电部件110可以例如是或包括接触件或某种其他合适类型的导电部件。导电部件110可以例如是或包括钨和/或一些其他合适的导电材料。在一些实施例中，导电部件110是金属。

半导体器件116覆盖衬底108并且由衬底108部分地限定。此外，半导体器件116被层间介电(ILD)层122覆盖并与导电部件110分离。半导体器件116可以例如是金属氧化物半导体场效应晶体管(MOSFET)、鳍式场效应晶体管(finFET)、环绕栅场效应晶体管(GAAFET)、一些其他合适的类型的半导体器件，或前述的任何组合。衬底108可以例如是单晶硅、绝缘体上硅(SOI)衬底的块状衬底或某种其他合适类型的半导体衬底。ILD层122可以例如是或包括氧化硅和/或一些其他合适的电介质。

第二IMD层112b和第二ESL 114b堆叠在第一导线106a和第二导线106b上方，使得第二ESL 114b在第二IMD层112b与第一导线106a和第二导线106b之间。如下文将看到，第二IMD层112b和第二ESL 114b可以例如容纳通孔和/或电耦合至第一导线106a和/或第二导线106b的附加导线。第二IMD层112b如与第一IMD层112a那样描述，并且例如可以是或包括氧化物和/或一些其他合适的材料。第二ESL 114b可以例如是或包括氧化硅、氮化硅、一些其他合适的电介质或前述的任何组合。

在一些实施例中，第一ESL 114a整体使用单一材料，而第二ESL 114b包括多种材料。例如，第一ESL 114a可以是氮化硅、碳化硅或一些其他合适的电介质，而第二ESL 114b可以是氮氧化物-氮化物(NON)膜或一些其他合适的多层膜。在一些实施例中，第二ESL114b包括共享第一材料的一对外层124，并且还包括在外层124之间并具有第二材料的中间层126。第一材料可以例如是或包括氮化硅或某种其他合适的材料，而第二材料可以例如是或包括氧化硅或其他合适的材料，反之亦然。此外，第一材料或第二材料可以例如与第一ESL 114a的材料相同。

多个导线帽128分离第一导线106a和第二导线106b与第二ESL 114b，并位于插塞120上。在可选实施例中，导线帽128被省略和/或也位于阻挡衬垫118上。导线帽128是导电的并且对于第一导线106a和第二导线106b是独立的。此外，导线帽128减小了从第一导线106a和第二导线106b到覆盖并电耦合至第一导线和第二导线的导电部件(未示出)的电阻。导线帽128可以例如是或包括钴和/或一些其他合适的金属。

参考图2，提供图1的IC的一些实施例的截面图200，其中，空腔104进一步分离第二导线106b和与第二导线106b相邻的第三导线106c，该第三导线106c在衬底108上方的共同高度处与第二导线106b相邻。第三导线106c如与第一导线106a和第二导线106b那样描述，并且空腔104如上文针对第一导线106a与第二导线106b之间的寄生电容所描述，减小第二导线106b与第三导线106c之间的寄生电容。

参考图3A和图3B，提供图2的IC的一些不同实施例的布局图300A、300B。图3A和图3B的布局图300A、300B可以例如沿着图2中的线A-A’截取，而图2的截面图200可以例如沿着图3A和图3B中的线A-A’截取。然而，在图2、图3A和图3B中线A-A’的其他合适位置是可以的。

在图3A和图3B中，空腔104对于第一导线106a、第二导线106b和第三导线106c是独立的，并且在围绕第一导线106a、第二导线106b和第三导线106c以单独的闭合路径延伸。在图3A中，第一导线106a、第二导线106b和第三导线106c是伸长，使得第一导线106a和第二导线106b分别具有L形布局和倒L形布局。在图3B中，第一导线106a、第二导线106b和第三导线106c共享在正交方向(例如，X和Y方向)上具有相同或基本相同尺寸的公共布局。例如，第一导线106a、第二导线106b和第三导线106c可以共享正方形布局。在可选实施例中，第一导线106a、第二导线106b和第三导线106c中的任何一个或组合可以在图3A和图3B中的任何一个中具有一些其他合适的布局。例如，在图3B的可选实施例中，第一导线106a、第二导线106b和第三导线106c可以共享圆形布局、椭圆形布局、矩形布局或一些其他合适的布局。

参考图4A至图4G，提供图2的IC的一些不同的可选实施例的截面图400A-400G，其中互连结构102是变化的。

在图4A中，第二ESL 114b突出至空腔104中一段距离D

在图4B中，互连结构102在衬底108的与半导体器件116相反的一侧上，并且因此在衬底108的背面108b上。应当理解，到目前为止，已经在衬底108的正面108f上示出了互连结构102。此外，ILD层122继续覆盖衬底108的正面108f上的半导体器件116。

在图4C中，用介电常数比第一IMD层112a小的空腔填充介电层402填充空腔104。空腔填充介电层402可以例如是或包括氧化钛(例如，TiO)、氧化铪(例如，HfO)、碳化硅(例如，SiC)、氧化硅(例如，SiO)、碳氧化硅(例如，SiOC)、氮化硅(例如，SiN)、碳氮化硅(例如，SiCN)、氮氧化硅(例如，SiON)、碳氮氧化硅(例如，SiOCN)、氧化铝(例如，AlO)、氧氮化铝(例如，AlON)、一些其他合适的材料或前述的任何组合。

因为空腔填充介电层402的介电常数比第一IMD层112a的介电常数小，所以空腔填充介电层402减小了第一导线106a与第二导线106b之间的总介电常数。对于第二导线106b与第三导线106c之间的寄生电容也是如此。继而，这减小了第一导线106a与第二导线106b之间的寄生电容，并且抵消了由于IC的按比例缩小而引起的寄生电容的增加。由于减小了寄生电容，因此减小了RC延迟。RC延迟会降低IC的性能，因此减小的RC延迟可能会提高IC的性能。

在图4D中，导电部件110被多个导电部件406代替，所述多个导电部件406对于第一导线106a、第二导线106b和第三导线106c是独立的并且分别位于第一导线106a、第二导线106b和第三导线106c下面。导电部件406通过下面的结构电耦合至半导体器件116和/或衬底108，该下面的结构未示出但是用省略号示意性地表示。导电部件406在导电部件介电层408中，并且可以例如是通孔、接触件或某种其他合适类型的导电部件。此外，导电部件406可以例如是或包括钨和/或一些其他合适的导电材料。在一些实施例中，导电部件406是金属。在一些实施例中，导电部件介电层408如与图1的ILD层122那样描述。在其他实施例中，导电部件介电层408如图1的第一IMD层112a和/或第二IMD层112b那样描述。

在图4E中，省略阻挡衬垫118和导线帽128。在可选实施例中，阻挡衬垫118或导线帽128保持不变。

在图4F中，空腔104覆盖第一IMD层112a的下部分，并且进一步覆盖第一ESL 114a。

在图4G中，导电部件盖404分离导电部件110与第一导线106a、第二导线106b和第三导线106c。导电部件盖404是导电的，并且可以例如是或包括钴和/或一些其他合适的金属。

虽然关于图2描述了图3A和图3B，但是应当理解，图3A和图3B也可应用于图4A至图4G。例如，图4A、图4B和图4D至图4G中的任何一个都可以沿着图3A和图3B中的线A-A’截取。作为另一实例，在图3A和图3B的可选实施例中，可以沿着A-A’截取图4C，其中，用空腔填充介电层402填充空腔104。

参考图5A和图5B，提供图2的IC的一些可选实施例的正交截面图500A、500B，其中，互连结构102具有多个导线层，并且仅第零导线层M

互连结构102包括多个导线106和多个导线间通孔502，并且多个导线106包括第一导线106a、第二导线106b和第三导线106c。导线106分组为多个导线层M

导线层M

半导体器件116包括对应的源极/漏极区504、对应的栅电极506和对应的栅介电层508。注意，源极/漏极区504中的仅一些是可见的，栅电极506中的仅一个是可见的，并且栅介电层508中的仅一个是可见的。栅介电层508分别分离栅电极506与衬底108，并且栅电极506各自都被夹在两个源极/漏极区504之间。半导体器件116可以例如是MOSFET或某种其他合适类型的半导体器件。在可选实施例中，半导体器件116是finFET、GAA FET、某种其他类型的半导体器件或前述的任何组合。

沟槽隔离结构510延伸到衬底108中以将半导体器件116彼此分离。沟槽隔离结构510是或包括氧化硅和/或一些其他合适的电介质。此外，沟槽隔离结构510可以例如是浅沟槽隔离(STI)结构、深沟槽隔离(DTI)结构或某种其他合适类型的沟槽隔离结构。

多个有源区(AR)接触件512和多个层间通孔514位于半导体器件116与第零导线层M

参考图6A至图6D，提供图5A的IC的一些不同的可选实施例的截面图600A-600D。

在图6A中，半导体器件116是finFET，使得衬底108具有鳍602。在可选实施例中，半导体器件116是GAA FET和/或某种其他类型的半导体器件。

在图6B中，省略AR接触件512和第三导线106c。此外，层间通孔514分别从第零导线层M

在图6C中，空腔104位于导线层M

在图6D中，第一导线106a、第二导线106b和第三导线106c的间隔是不同的。此外，多个半导体器件116包括附加半导体器件，并且半导体器件116不同地定向。结果，栅电极506和栅介电层508在视图内，而沟槽隔离结构510不在视图内。类似地，多个AR接触件512包括附加AR接触件，并且AR接触件512不同地定向。

层间通孔514从第零导线层M

参考图7，提供图5A的IC的一些可选实施例的截面图700，其中，附加互连结构702在衬底108的背面108b上。附加的互连结构702如与互连结构102那样描述，除少数例外。附加互连结构702不具有AR接触件，并且具有导线106和导线间通孔502的不同布置。导线106分组为多个导线层M

由于附加互连结构702如与互连结构102那样描述，因此，除了上面提到的少数若干例外，附加互连结构702的第零导线层M

附加互连结构702在衬底108的背面108b上限定导电路径，并且通过衬底通孔(TSV)704以及在一些实施例中通过一个或多个其他TSV电耦合至互连结构102。TSV 704穿过互连结构102的衬底108和ILD层122从附加互连结构702的层间通孔514延伸到互连结构102的第一导线层M

尽管图4A、图4C和图4E至图4G描述了图2的变型，但是应该理解，该变型和变型的任何组合都适用于图5A、图6A至图6D和图7中的任何一个。例如，如关于图4A所描述和示出，图5A、图6A至图6D和图7中的任何一个中的空腔104可以由ESL 114中的一个或多个部分地填充，。作为另一实例，如关于图4C所描述和示出，图5A、图6A至图6D和图7的任一个中的空腔104可以由一个或多个空腔填充介电层402填充。作为又一实例，如关于图4E所描述和图示，可以省略图5A、图6A至图6D和图7中的任何一个中的阻挡衬垫118。虽然图6A至图6D描述了图5A的变型，但是应当理解，变型和变型的任何组合都适用于图7。例如，半导体器件116可以具有如关于图6A所描述和示出的鳍。作为另一实例，如关于图6B所描述和示出，可以省略AR接触件512。作为又一实例，互连结构102中的每个导线层M

参考图8、图9、图10A至图10F、图11A至图11G和图12至图22，提供了用于形成包括互连结构的IC的方法的一些实施例的一系列截面图800、900、1000A-1000F、1100A-1100G和1200-2200，其中，空腔分离多个导线。使用图7的IC示出了该方法，但是该方法可以用于形成其他合适的IC。

如图8的截面图800所示，在衬底108的正面108f上的衬底108上形成多个半导体器件116。半导体器件116被沟槽隔离结构510分离。此外，半导体器件116包括对应的源极/漏极区504(仅其中一些可见)和对应的栅极堆叠件(不可见)。源极/漏极区504分组为对应于栅极堆叠件的对，并且栅极堆叠件中的每一个被夹在对应的一对的源极/漏极区之间。在一些实施例中，每个半导体器件116在与图8的截面图800正交的方向上具有如图5B所示的截面轮廓。例如，图5B可以沿线C-C’截取。半导体器件116可以例如是MOSFET、finFET、GAAFET、某种其他合适类型的半导体器件或前述的任何组合。

还通过图8的截面图800示出，互连结构102部分地形成在半导体器件116上方并电耦合至半导体器件116。互连结构102在ILD层122中包括第一AR接触件512a和多个层间通孔514。第一AR接触件512a横向伸长并且在半导体器件116的公共侧上的半导体器件116的源极/漏极区上。此外，层间通孔514覆盖第一AR接触件512a。在可选实施例中，如图6B所示，省略第一AR接触件512a，并且层间通孔514分别从ILD层122的顶部延伸至半导体器件116。

如图9的截面图900所示，在ILD层122和层间通孔514上方沉积第一ESL 114a和第一IMD层112a。第一IMD层112a覆盖第一ESL 114a，并且可以例如是或包括氧化物和/或一些其他合适的材料。在一些实施例中，第一IMD层112a是介电常数小于约2或某个其他合适值的ELK电介质。在其他实施例中，第一IMD层112a是低k电介质，而不是ELK电介质，因此具有约2-3.9或某个其他合适值的介电常数。第一ESL 114a可以例如是或包括氮化硅、碳化硅、一些其他合适的电介质或前述的任何组合。

同样由图9的截面图900示出，第一硬掩模层902和第二硬掩模层904形成在第一IMD层112a上方，此后形成用于导线的图案。第二硬掩模层904覆盖第一硬掩模层902，并且可以例如是或包括掺杂钨的碳和/或一些其他合适的材料。第一硬掩模层902可以例如是或包括正硅酸四乙酯(TEOS)氧化物和/或一些其他合适的电介质。形成第一硬掩模层902和第二硬掩模层904的工艺可以例如包括：1)在第一IMD层112a上方沉积第一硬掩模层902；2)在第一硬掩模层902上方沉积第二硬掩模层904；3)通过光刻/蚀刻工艺图案化第一硬掩模层902和第二硬掩模层904。在可选实施例中，第一硬掩模层902和第二硬掩模层904通过一些其他合适的工艺形成。

如图10A的截面图1000A所示，在第一硬掩模层902和第二硬掩模层904位于适当位置的情况下，蚀刻第一IMD层112a和第一ESL 114a。蚀刻将第一硬掩模层902和第二硬掩模层904的图案转移到第一IMD层112a和第一ESL114a，并且进一步形成分别覆盖和暴露层间通孔514的导线开口1002。此外，第一ESL 114a用作蚀刻停止层，以最大程度减小对ILD层122的过度蚀刻。蚀刻可以例如通过干蚀刻、湿蚀刻或某种其他合适类型的蚀刻来执行。

在一些实施例中，导线开口1002的高度H

如图10B的截面图1000B所示，沉积牺牲层1004，该牺牲层内衬导线开口1002，并覆盖第一硬掩模层902和第二硬掩模层904。牺牲层1004可以例如是或包括氮化钛(例如，TiN)、氧化钛(例如，TiO)、富钛碳(例如，TRC)、钨(例如，W)、钨掺杂的碳(例如，WDC)、氧化铪(例如，HfO)、氧化锆(例如，ZrO)、氧化锌(例如，ZnO)、氧化钛锆(例如，TiZrO)、碳化硅(例如，SiC)、氧化硅(例如，SiO)、碳氧化硅(例如，SiOC)、氮化硅(例如，SiN)、碳氮化硅(例如，SiCN)、氮氧化硅(例如，SiON)、碳氮氧化硅(例如，SiOCN)、氧化铝(例如，AlO)、氧氮化铝(例如，AlON)、一些其他合适的材料或前述的任何组合。

如图10C的截面图1000C所示，回蚀牺牲层1004。回蚀从第一硬掩模层902和第二硬掩模层904的顶部去除牺牲层1004，并且从层间通孔514的顶部去除牺牲层1004。此外，回蚀将牺牲层1004定位在导线开口1002的侧壁上。回蚀可以例如通过干蚀刻和/或一些其他合适类型的蚀刻来执行。

如图10D的截面图1000D所示，第二硬掩模层904被去除。去除还使牺牲层1004的顶面凹进。可以例如通过蚀刻或通过一些其他合适的去除工艺来执行去除。此外，如果达到通过蚀刻执行去除的程度，第一硬掩模层902可以例如用作蚀刻停止层。在可选实施例中，跳过该去除。

如图10E的截面图1000E所示，阻挡层1006沉积在第一硬掩模层902上方，并且进一步沉积以内衬并部分填充导线开口1002。在可选实施例中，省略阻挡层1006。阻挡层1006用作之后形成的晶种层1008的材料的扩散阻挡，并且在一些实施例中，进一步用作晶种层1008的粘附层。阻挡层1006可以例如是或包括氮化钛、氮化钽、用于晶种层1008的一些其他合适的阻挡材料或前述的任何组合。

还由图10E的截面图1000E示出，晶种层1008沉积在阻挡层1006上方，并且进一步沉积以内衬并部分填充导线开口1002。如下文所见，晶种层1008用作用于沉积下文描述的插塞层的晶种。在可选实施例中，省略晶种层1008，并且在没有晶种层1008的情况下沉积插塞层。晶种层1008可以例如是或包括铜、铝、铝铜、一些其他合适的材料或前述的任何组合。此外，可以例如通过原子层沉积(ALD)和/或一些其他合适的沉积工艺来沉积晶种层1008。

如图10F的截面图1000F所示，沉积插塞层1010，以填充导线开口1002的剩余部分并覆盖阻挡层1006。插塞层1010与晶种层1008的材料相同或以其他方式包括晶种层1008的材料(例如，参见图10E)。例如，插塞层1010和晶种层1008可以是或包括铜和/或一些其他合适的材料。此外，在沉积期间，插塞层1010从晶种层1008生长并包含在其内。沉积可以例如通过电化学镀(ECP)、化学镀、一些其他合适的沉积工艺或前述的任何组合来执行。

如上文所见，图10A至图10F示出了在去除第二硬掩模层904(参见例如图10D)之前沉积的牺牲层1004(参见例如图10B)。在替换实施例中，此后由图11A至图11G示出，在去除第二硬掩模层904(参见例如图11B)之后沉积牺牲层1004(参见例如图11D)。因此，在该方法的第一实施例中，该方法从图8和图9前进至图10A至图10F，并且从图10A至图10F前进至图12至图22，同时跳过图11A至图11G。此外，在该方法的第二实施例中，该方法从图8和图9前进至图11A至图11G，同时跳过图10A至图10F，并且从图11A至图11G前进至图12至图22。

如图11A的截面图1100A所示，在第一硬掩模层902和第二硬掩模层904位于适当位置的情况下蚀刻第一IMD层112a，并且在到达第一ESL 114a之前停止。蚀刻将第一硬掩模层902和第二硬掩模层904的图案转移到第一IMD层112a，并形成分别覆盖层间通孔514的导线开口1002。蚀刻可以例如通过干蚀刻、湿蚀刻或某种其他合适类型的蚀刻来执行。

如图11B的截面图1100B所示，第二硬掩模层904被去除。可以例如通过蚀刻或通过一些其他合适的去除工艺来执行去除。此外，如果达到通过蚀刻执行去除的程度，第一硬掩模层902可以例如用作蚀刻停止层。

如图11C的截面图1100C所示，蚀刻第一IMD层112a、第一硬掩模层902和第一ESL114a。蚀刻使第一硬掩模层902变薄并且使第一硬掩模层902的角变圆。此外，蚀刻使导线开口1002延伸穿过第一ESL 114a以分别暴露层间通孔514。蚀刻可以例如通过干蚀刻、湿蚀刻或某种其他合适类型的蚀刻来执行。

在一些实施例中，导线开口1002的高度H

如图11D至图11G的截面图1100D-1100G所示，分别执行关于图10B、图10C、图10E和图10F描述的步骤。在图11D中，如关于图10B所描述的那样，沉积牺牲层1004，以内衬金属导线开口1002，并覆盖第一硬掩模层902。在图11E，如关于图10C所描述，回蚀牺牲层1004。在图11F中，如关于图10E所描述，沉积阻挡层1006和晶种层1008，以内衬导线开口1002。在图11G中，如关于图10F所描述，沉积插塞层1010以填充剩余的导线开口1002并覆盖阻挡层1006。因为通过图11C的蚀刻使第一硬掩模层902的角变圆，所以阻挡层1006、晶种层1008和插塞层1010更能够填充导线开口1002。例如，在插塞层1010中不太可能形成间隙。结果，扩大了用于在导线开口1002中形成导线106的处理窗口(例如，处理弹性)。

如图12的截面图1200所示，执行平坦化。如上所述，图10A至图10F和图11A至图11G对应于该方法的可选实施例。因此，可以对图10F的结构或图11G的结构执行平坦化。

平坦化从第一硬掩模层902的顶部去除阻挡层1006(参见例如图10F或图11G)和插塞层1010(参见例如图10F或图11G)，并且进一步去除第一硬掩模层902(参见图10F或图11G)。此外，平坦化使第一IMD层112a变薄，使牺牲层1004的顶面凹进，并且在互连结构102的第零导线层M

如图13的截面图1300所示，蚀刻牺牲层1004(例如，参见图12)以去除牺牲层1004并形成空腔104来代替牺牲层1004。空腔104是电绝缘的并且介电常数小于第一IMD层112a的介电常数。例如，空腔104在充满空气时的介电常数可以为约1，而第一IMD层112a可以是介电常数为约1.8-2.0的ELK电介质。然而，其他合适的气体和/或介电常数也是可以的。在一些实施例中，空腔104对于导线106是独立的，并且当从上向下观看时，每个空腔都围绕单独的导线以闭合路径延伸。非限制性实例在图3A和图3B中。此外，在一些实施例中，空腔104的宽度W

相对于第一IMD层112a以及在一些实施例中，相对于第一ESL 114a和/或层间通孔514，用对牺牲层1004具有高蚀刻速率(例如，高选择性)的蚀刻剂进行蚀刻。高蚀刻速率可以例如是比与其比较的层/结构(例如，第一IMD层112a)的蚀刻速率大约1.5-3倍或其他合适的倍数的蚀刻速率。蚀刻可以例如通过湿蚀刻、干蚀刻或一些其他合适类型的蚀刻来执行。在可选实施例中，跳过蚀刻，使得牺牲层1004持续到IC的最终结构。在此类可选实施例中，牺牲层1004是介电的并且介电常数小于第一IMD层112a的介电常数。

在蚀刻完成之后，导线106和空腔104可以例如具有如图3A和图3B中的任一个中的布局。此外，由于空腔104和第一IMD层112a分离导线106，而不仅仅是第一IMD层112a分离导线106，因此降低了导线106之间的总体(例如，平均)介电常数。继而，这减小了导线106之间的寄生电容。例如，减小了第一导线106a和与第一导线106a相邻的第二导线106b之间的寄生电容。作为另一实例，减小了第二导线106b和与第二导线106b相邻的第三导线106c之间的寄生电容。通过减小寄生电容，可以减小RC延迟，从而提高IC的性能。

如图14至图16的截面图1400-1600所示，在导线106上形成多个导线帽128。在可选实施例中，不形成导线帽128。

在图14的截面图1400中，选择性地沉积第一覆盖层128a，使得第一覆盖层128a优先沉积在插塞120上，但是不沉积或最小程度地沉积在阻挡衬垫118和第一IMD层112a上。第一覆盖层128a是导电的，并且可以例如是或包括钴和/或一些其他合适的金属。在一些实施例中，第一覆盖层128a是钴或包括钴，而插塞120是铜或包括铜。在可选实施例中，第一覆盖层128a是一些其他合适的材料和/或插塞120是一些其他合适的材料。

在图15的截面图1500中，对第一覆盖层128a进行处理以去除或以其他方式减少第一覆盖层128a上的杂质。杂质可以例如包括氧化物和/或一些其他合适的杂质。该处理可以例如包括将第一覆盖层128a暴露于氨(例如，NH

在图16的截面图1600中，重复关于图14和图15描述的步骤以在第一覆盖层128a上方选择性地沉积和处理第二覆盖层128b。在可选实施例中，关于图14和图15描述的步骤被重复多次以形成堆叠在第一覆盖层128a上方的包括第二覆盖层128b的多个覆盖层。第二覆盖层128b的选择性沉积与第一覆盖层128a的选择性沉积相同，不同之处在于第二覆盖层128b优先沉积在第一覆盖层128a上，但不沉积或最小程度地沉积在阻挡衬垫118和第一IMD层112a上。第一覆盖层128a和第二覆盖层128b共同限定了对于导线106是独立的且分别位于导线106上的导线帽128。

如图17的截面图1700所示，第二ESL 114b和第二IMD层112b沉积在第一IMD层112a和导线帽128上方。在可选实施例中，第二ESL 114b突出到空腔104中，如图4A所示。第二IMD层112b覆盖在第二ESL 114b上，并且可以例如与描述的第一IMD层112a那样描述。第二ESL114b可以例如是或包括氧化硅、氮化硅、一些其他合适的电介质或前述的任何组合。在一些实施例中，第二ESL 114b包括共享第一材料的一对外层124，并且还包括在外层124之间并具有第二材料的中间层126。第一材料可以例如是或包括氮化硅或某种其他合适的材料，而第二材料可以例如是或包括氧化硅或其他合适的材料，反之亦然。

如图18的截面图1800所示，在第二ESL 114b和第二IMD层112b中形成一个或多个导线间通孔502和一个或多个附加导线106，以分别限定第零通孔层V

在可选实施例中，通过单镶嵌工艺分别形成导线间通孔502和附加导线106。在此类可选实施例中，仅导线间通孔502形成在第二ESL 114b和第二IMD层112b中。此外，此后，重复图9、图10A至图10F和图12的步骤或图9、图11A至图11G和图12的步骤，以在导线间通孔502上方形成附加导线106。在可选实施例中，代替重复图9、图10A至图10F和图12的步骤或图9、图11A至图11G和图12的步骤以形成附加导线106，重复图17和图18的步骤以形成附加导线106。

如图19的截面图1900所示，关于图17和图18描述的步骤被重复一次或多次，以形成一个或多个附加通孔层和在第一导线层M

如图20的截面图2000所示，图19的结构竖直翻转，并且衬底108从衬底108的背面108b减薄，从而去除了衬底108的一部分(以虚线示出)。应注意，为了便于说明，仅示出了互连结构102的从衬底108到第一导线层M

如图21的截面图2100所示，形成TSV 704，该TSV 704穿过衬底108、ILD层122、第零导线层M

如图22的截面图2200所示，除了下文中指出的一些例外，在衬底108的背面108b上重复关于图9、图10A至图10F和图12至图19描述的步骤或关于图9、图11A至图11G和图12至图19描述的步骤，以形成通过TSV 704电耦合至互连结构102的附加互连结构702。在例外情况中，未形成如关于图8所描述的半导体器件和AR接触件。此外，执行关于图19描述的步骤，使得附加互连结构702沿着附加互连结构702的顶部具有导线层M

虽然参考方法描述了图8、图9、图10A至图10F、图11A至图11G和图12至图22，但是应当理解，图8、图9、图10A至图10F、图11A至图11G和图12至图22不限于该方法，而是可以独立于该方法而单独使用。虽然图8、图9、图10A至图10F、图11A至图11G和图12至图22描述为一系列步骤，但是应当理解，在其他实施例中，步骤的顺序可以改变。虽然图8、图9、图10A至图10F、图11A至图11G和图12至图22示出和描述为一组特定的步骤，但是在其他实施例中，可以省略示出和/或描述的一些步骤。此外，未示出和/或描述的步骤可以包括在其他实施例中。

参考图23，提供图8、图9、图10A至图10F、图11A至图11G和图12至图22的方法的一些实施例的框图2300。

在2302处，在衬底的正面上形成覆盖衬底的半导体器件。参见例如图8。

在2304，形成覆盖并电耦合至半导体器件的导电部件。参见例如图8。导电部件可以例如是图8中的层间通孔514中的一个或一些其他合适的导电部件。

在2306，将第一IMD层沉积在导电部件上方。参见例如图9。

在2308，对IMD层进行图案化以形成覆盖并暴露导电部件的导线开口。参见例如图9和图10A或图9和图11A至图11C。如上所述，图10A至图10F和图11A至图11G是彼此的替代。

在2310处，沉积牺牲层以内衬并部分填充导线开口，并进一步覆盖导线开口中的导电部件。参见例如图10B或图11D。

在2312，回蚀牺牲层以暴露导电部件。参见例如图10C或图11E。

在2314，形成导线以填充导线开口并通过牺牲层与第一IMD层分离。参见例如图10E、图10F和图12或图11F、图11G和图12。

在2316，去除牺牲层以代替牺牲层形成空腔。参见例如图13。

在2318，在导线上形成盖，其中，盖是导电的。参见例如图14至图16。

在2320，附加导线形成在导线上方并电耦合至导线，其中，导线和附加导线至少部分地限定第一互连结构。参见例如图17至图19。

在2322处，从衬底的背面竖直翻转衬底并使衬底减薄。参见例如图20。

在2324，形成TSV，该TSV延伸穿过衬底到达第一互连结构。参见例如图21。

在2326，第二互连结构形成在衬底的背面上，并且通过TSV电耦合至第一互连结构，其中，第二互连结构的形成重复2304至2320的步骤。参见例如图22。

虽然本文将图23的框图2300示出和描述为一系列步骤或事件，但是将理解的是，此类步骤或事件的示出顺序不应以限制性的意义来解释。例如，除了本文示出和/或描述的那些步骤或事件之外，某些步骤可以以不同的顺序发生和/或与其他步骤或事件同时发生。此外，可能不需要全部示出的步骤来实现本文描述的一个或多个方面或实施例，并且本文描述的一个或多个步骤可以在一个或多个单独的步骤和/或阶段中执行。

在一些实施例中，本发明提供了IC，包括：衬底；导电部件，覆盖所述衬底；第一介电层，覆盖所述导电部件；金属导线，覆盖所述第一介电层中的所述导电部件并与所述第一介电层中的所述导电部件相接；第二介电层，覆盖所述金属导线和所述第一介电层；以及空腔，在所述金属导线和所述第一介电层相应的相对侧壁之间，其中，所述相对侧壁在所述空腔中。在一些实施例中，所述空腔和所述相对侧壁围绕所述金属导线以单独的闭合路径延伸。在一些实施例中，所述导电部件是通孔，其中，IC还包括：接触件，位于所述通孔下面并且从所述衬底延伸至所述通孔，其中，所述接触件横向伸长。在一些实施例中，IC还包括：多个金属导线和多个金属通孔，其中，所述金属导线和所述金属通孔分别分组为多个导线层和多个通孔层，其中，所述导线层和所述通孔层在所述衬底上方交替堆叠，并且其中，所述多个导线层中的第零导线层包括所述金属导线并且在所述多个导线层中最接近所述衬底。在一些实施例中，IC还包括：半导体器件，覆盖所述衬底并且部分地由所述衬底限定，其中，所述半导体器件在所述衬底与所述导电部件之间。在一些实施例中，IC还包括：半导体器件，位于所述衬底下面并且部分地由所述衬底限定，其中，所述衬底在所述半导体器件与所述导电部件之间。在一些实施例中，IC还包括：附加金属导线，覆盖所述第二介电层中的所述金属导线，其中，所述附加金属导线的侧壁直接接触所述第二介电层；以及金属通孔，从所述附加金属导线延伸至所述金属导线。

在一些实施例中，本发明提供了另一IC，包括：衬底；半导体器件，覆盖所述衬底并且部分地由所述衬底限定；互连结构，覆盖并电耦合至所述半导体器件，其中，所述互连结构包括多个导线和多个通孔，其中，所述导线和所述通孔分别分组为在所述衬底上方交替堆叠的多个导线层和多个通孔层，并且其中，所述多个导线层中的第一导线层包括第一导线和与所述第一导线相邻的第二导线；第一IMD层，分离所述第一导线和所述第二导线；以及第一介电区，分离并邻接所述IMD层和所述第一导线相应的相对侧壁，其中，所述第一介电区的介电常数比所述IMD层的介电常数小。在一些实施例中，所述第一介电区具有环形布局，所述环形布局围绕所述第一导线以闭合路径延伸。在一些实施例中，所述第一介电区是气隙。在一些实施例中，所述第一导线层在所述多个导线层中最接近所述衬底。在一些实施例中，IC还包括：第二介电区，分离并邻接所述IMD层和所述第二导线相应的附加相对侧壁，其中，所述第二介电区独立于所述第一介电区。在一些实施例中，多个导线包括在所述第一导线和第二导线上方的第三导线，其中，所述IC还包括：多个附加导线，在所述衬底下方并且包括第一附加导线；TSV，穿过所述衬底从所述第一附加导线延伸至所述第三导线；第二IMD层，具有面对所述第一附加导线的侧壁；以及空腔，分离所述侧壁与所述第一附加导线，其中，所述侧壁和所述第一附加导线在所述空腔中。在一些实施例中，所述第一导线包括铜，其中，所述IC还包括：钴盖，覆盖并直接在所述第一导线的顶面上。

在一些实施例中，本发明提供了方法，该方法包括：形成覆盖衬底的导电部件；在所述导电部件上方沉积第一介电层；图案化所述第一介电层以形成暴露所述导电部件的开口；形成牺牲层，部分地填充所述开口并且在所述第一介电层的侧壁上；形成填充所述开口的剩余部分的第一金属导线，同时所述牺牲层保留在所述第一介电层的所述侧壁上的适当位置；以及去除所述牺牲层以形成代替所述牺牲层的空腔。在一些实施例中，形成所述牺牲层包括：在所述开口中沉积所述牺牲层，所述牺牲层内衬所述第一介电层的所述侧壁，并且还覆盖所述导电部件；以及回蚀所述牺牲层以揭露所述导电部件，同时所述牺牲层保留在所述第一介电层的所述侧壁上。在一些实施例中，形成所述第一金属导线包括：沉积阻挡层，所述阻挡层部分地填充并内衬所述开口；在所述阻挡层上方沉积填充所述开口的剩余部分的金属层；以及对所述阻挡层和所述金属层执行平坦化，其中，在所述平坦化之后，所述第一金属导线由所述开口中的所述阻挡层的一部分和所述金属层的一部分限定。在一些实施例中，所述方法还包括：形成钴盖，所述钴盖覆盖所述第一金属导线的顶面并直接在所述第一金属导线的顶面上。在一些实施例中，形成所述钴盖包括：执行多个沉积/处理循环，其中，所述沉积/处理循环中的每一个包括沉积钴并用氨处理所述沉积的钴。在一些实施例中，该方法还包括：在所述衬底上方形成多个半导体器件；以及形成接触件，所述接触件覆盖所述半导体器件并且直接接触所述半导体器件，其中，所述导电部件是覆盖并直接接触所述接触件的通孔。

上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。