捕获电阻电压降的分析器以及其分析方法

技术领域

本发明是涉及一种捕获电阻电压降的分析器以及分析方法，尤其是涉及一种可减低分析时间的捕获电阻电压降的分析器以及分析方法。

背景技术

在电路设计中，电阻电压降常会造成电路动作的不正常。以往对于捕获电压降情形一直没有具体的减缓方案可供参考执行，而通过电阻电压降分析(IR analysis)通常又太过耗时，且所提供的矢量不具代表性，导致无法针对电路进行全面性的捕获电阻电压降的分析动作。

发明内容

本发明是针对一种捕获电阻电压降的分析器以及分析方法，可有效获得电路的设计结构调整信息。

根据本发明的实施例，捕获电阻电压降的分析方法，包括：接收电路的电路布局信息以及封装模型信息；根据电路布局信息以及封装模型信息以解析出电路中的多个凸点电流源分别对应的多个电路区块；根据各凸点电流源以及对应的各电路区块的电流需求值来计算出至少一临界电路区块；以及，针对至少一临界电路区块的时钟树架构进行分析以获得设计结构调整信息。

根据本发明的实施例，捕获电阻电压降的分析器包括传输接口以及控制器。传输接口用以接收电路的电路布局信息以及封装模型信息。控制器耦接传输接口，并用以：根据电路布局信息以及封装模型信息以解析出电路中的多个凸点电流源分别对应的多个电路区块；根据各凸点电流源以及对应的各电路区块的电流需求值来计算出至少一临界电路区块；以及，针对至少一临界电路区块的时钟树架构进行分析以获得设计结构调整信息。

根据上述，本发明实施例的捕获电阻电压降的分析方法，通过界定电路上捕获压降高风险区域，可以避免执行耗时的电压降分析动作，并可全面性评估电路扫描链捕获模式的压降风险。

附图说明

包含附图以便进一步理解本发明，且附图并入本说明书中并构成本说明书的一部分。附图说明本发明的实施例，并与描述一起用于解释本发明的原理。

图1为本发明一实施例的捕获电阻电压降(Capture IR drop)的分析方法的流程图；

图2为本发明另一实施例的捕获电阻电压降的分析方法的流程图；

图3以及图4为凸点电流源的模型化动作的实施方式的示意图；

图5为电路区块中一时钟树结构下的电路组件的需求电流的波形示意图；

图6为本发明实施例的临界电路区块识别动作的流程图；

图7A至图7C分别为本发明实施例的临界电路区块中贡献大的电流峰值的电路组件的时钟树架构，以及对应产生的设计结构调整信息的示意图；

图8为本发明一实施例的捕获电阻电压降的分析器的示意图。

附图标号说明

310：电流计算器；

400：电路；

410～419：凸点电流源；

510～540：波形；

710、720、730、710’、720’、730’：时钟树架构；

711、712、741、742、751、771、772：集成控制门；

721、722、731、732、761、762：逻辑电路；

800：捕获电阻电压降的分析器；

810：控制器；

820：传输接口；

A1：电路布局信息；

A2：封装模型信息；

A3：设计修正计划；

A4：ATPG的限制计划；

CLK1、CLK2、CLK3：时钟信号；

G1-1、G1-2、G2、G2-1、G2-2、G3、G3-1、G3-2：触发器；

IFO：电流信息；

P1：假设协定；

S110～S140、S210～S230：分析的步骤；

S610～S650：识别的步骤。

具体实施方式

现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。

请参照图1，图1为本发明一实施例的捕获电阻电压降(Capture IR drop)的分析方法的流程图。其中，在步骤S110中，接收电路的一电路布局信息以及一封装模型信息。其中封装模型信息为具有电阻、电容以及电感信息的电路网表(netlist)。在本实施例中，电路布局信息的接收动作可以通过接收电路的为DEF(Design Exchange Format,DEF)格式的档案或为LEF(Library Exchange Format,LEF)格式的档案来进行。接着，在步骤S120中，可根据所接收的电路布局信息以及封装模型信息以解析出电路中的多个凸点电流(bumpcurrent)源分别对应的多个电路区块。其中，在电路中可包括多个凸点电流源。其中的各个凸点电流源可用以驱动对应的电路区块。被驱动的电路区块可包括多个触发器，且这些触发器可分别属于一个或多个时钟树(clock tree)架构。

在步骤S130中，则针对各个凸点电流源进行分析，并根据各个凸点电流源以及对应的各个电路区块的电流需求值来计算出至少一临界(critical)电路区块。其中，在本实施例中，可逐一的针对各个凸点电流源所对应的各个电路区块的电流需求值来进行计算。并查找出这些电流需求值是否过大者，来设定所对应的一个或多个电路区块以为临界电路区块。

进一步的，在步骤S140中，则针对上述的一个或多个临界电路区块的时钟树架构进行分析，并经以获得设计结构调整信息。

在本实施例中，设计结构调整信息可用以提供设计者针对电路的临界电路区块的电路架构进行调整，也可用以作为电子设计自动化(Electronic design automation,EDA)应用程序，例如自动测试图样产生(Automatic test pattern generation,ATPG)，的限制条件的设定根据。

在本实施例中，根据设计结构调整信息，电路中的临界电路区块的电流需求值可以被减低，并降低捕获电阻电压降对电路表现度所产生的影响。并且，本实施例的捕获电阻电压降的分析方法可解析出电路中的临界电路区块，在电路全范围分析中，可快速的针对临界电路区块来计算出设计结构调整策略，有效提升电路设计的效率。

请参照图2，图2为本发明另一实施例的捕获电阻电压降的分析方法的流程图。其中，DEF(Design Exchange Format,DEF)格式的档案或为LEF(Library Exchange Format,LEF)格式的档案的电路布局信息A1以及封装模型信息A2可被接收。接着，步骤S210中，根据电路布局信息A1以及封装模型信息A2可执行电路中的凸点电流源的模型化动作。在细节上，请参照图3以及图4为的凸点电流源的模型化动作的实施方式的示意图。在图3中，凸点电流源的模型化动作可通过电流计算器310，以根据电路布局信息A1、封装模型信息A2以及假设协议P1来计算每一个凸点电流源的电流供应状态。其中，在图4中，在电路400中具有多个凸点电流源410～419。凸点电流源410～419配置在电路400的多个位置上。多个凸点电流源410～419分别供应多个电路区块的工作电流，且每一电路区块包括多个触发器，且这些触发器可以属于一个或多个不同的时钟树结构。以凸点电流源410为例，凸点电流源410所对应的电路区块具有多个触发器REG1～REG3，且触发器REG1～REG3可分别属于三个不同的时钟树结构。

电流计算器310可针对触发器REG1～REG3的每一者的电流需求值来进行计算，并计算出凸点电流源410对应的电路区块的电流需求值。电流计算器310可以通过具运算能力的控制器来实施。在此请参照图5为的电路区块中一时钟树结构下的电路组件的需求电流的波形示意图。其中波形510表示时钟树结构中，触发器对应时钟信号所产生的工作电流；波形520表示组合式逻辑电路所产生的工作电流；波形530表示数据的收发动作所产生的工作电流；波形540则是波形510～530的工作电流的总和。

值得一提的，电流计算器310所接收的假设协定P1为默认的时钟树结构的时钟信号以及数据收发的动作协议，例如时钟信号的切换率(toggle rate)。通过各种需求电流的计算，电流计算器310可产生电流信息IFO，其中电流信息IFO包括对应各凸点电流源410～419，在不同的时钟信号的切换率的条件下的多个需求电流值。

在本实施例中，电流信息IFO可以被储存在一存储器中，并形成一查找表。

请重新参照图2，接续步骤S210，在步骤S220中则执行临界电路区块时钟分析。其中，根据步骤S210中所获得的电流信息IFO，可以执行临界电路区块的识别动作。在此请参照图6，图6为本发明实施例的临界电路区块识别动作的流程图。在步骤S610中，可针对凸块电流源i(第i个凸块电流源)进行分析，其中在初始状态下i＝1。在步骤S620中，则判断凸块电流源i的电流需求值是否小于参考阈值。其中参考阈值是一个预先设定的数值，用以作为判断捕获电阻电压降是否过大的根据。

当凸块电流源i的电流需求值小于参考阈值时，则使i值递增1并重新执行步骤S610以及S620，以针对下一个凸块电流源i进行分析。当凸块电流源i的电流需求值不小于参考阈值时，则可设定此凸块电流源i所对应的电路区块为临界电路区块，并执行步骤S630。

在步骤S630中，可针对临界电路区块执行电流贡献者识别的动作。并查找出临界电路区块中，对凸块电流源i贡献大的电流峰值的电路组件进行识别。接着，在步骤S640中，则针对识别出的贡献大的电流峰值的电路组件，执行时钟树的架构分析动作。

在步骤S650中，则判断最后一个凸块电流源是否已完成分析，若否则执行下一个凸块电流源的分析动作，若是则结束整个动作流程。

再请重新参照图2，接续步骤S220，在步骤S230则可根据图6流程产生的时钟树架构，来获得减低捕获电压降的相关策略。其中，请参照图7A至图7C，图7A至图7C分别为本发明实施例的临界电路区块中贡献大的电流峰值的电路组件的时钟树架构，以及对应产生的设计结构调整信息的示意图。

在图7A中，时钟树架构710对应时钟信号CLK1。在时钟树架构710中，集成控制门(Integrated Control Gate,ICG)711、712分别对应控制触发器G1-1以及G1-2。其中当受控于集成控制门(ICG)711、712的触发器G1-1以及G1-2的两个第一数量均小于一预设的参考值k时，对应产生的设计结构调整信息可用以增加逻辑电路721、722以分别针对集成控制门(ICG)711、712进行控制，并通过逻辑电路721、722以使集成控制门711、712来分时被启动，并产生新的时钟树架构710’。

在图7B中，时钟树架构720对应时钟信号CLK2。在时钟树架构720中，未被集成控制门控制的多个触发器G2的一第二数量大于预设的参考值k时，对应产生的设计结构调整信息可用以拆分触发器G2为多个部分的触发器G2-1、G2-2，并提供多个辅助集成控制门(ICG)741、742以分别耦接在时钟信号CLK2以及触发器G2-1、G2-2间。并且，通过增加多个逻辑电路731、732以分别耦接至辅助集成控制门(ICG)741、742，并针对辅助集成控制门(ICG)741、742进行控制，以产生新的时钟树架构720’。逻辑电路731、732用以使辅助集成控制门(ICG)741、742分时被启动。

在图7C中，时钟树架构730对应时钟信号CLK3。在时钟树架构730中，集成控制门(ICG)751对应控制触发器G3。其中当受控于集成控制门(ICG)751的触发器G3的第一数量大于参考值k时，对应产生的设计结构调整信息可用以拆分触发器G3为的第一部分的触发器G3-1以及第二部分的触发器G3-2，并增加集成控制门(ICG)771、772以及逻辑电路761、762。集成控制门(ICG)771、772耦接至集成控制门(ICG)751，并分别耦接至触发器G3-1以及G3-2，并产生新的时钟树架构730’。逻辑电路761、762分别针对集成控制门771、772进行控制以使集成控制门771、772来分时被启动。

请重新参照图2，根据步骤S230中所获得的减低捕获电压降的策略，可产生设计修正计划A3以及ATPG的限制(constraint)计划A4。

以下请参照图8，图8为本发明一实施例的捕获电阻电压降的分析器的示意图。捕获电阻电压降的分析器800包括传输接口820以及控制器810。传输接口820以及控制器810相互耦接。传输接口820可用以接收电路的电路布局信息以及封装模型信息。控制器810则可用以执行如图1所示的步骤S120～S140，并获得设计结构调整信息。

在本实施例中，控制器810可以是通过硬件描述语言(Hardware DescriptionLanguage,HDL)或是其他任意本领域普通技术人员所熟知的数字电路的设计方式来进行设计，并通过现场可程序逻辑门阵列(Field Programmable Gate Array,FPGA)、复杂可程序逻辑装置(Complex Programmable Logic Device,CPLD)或是特殊应用集成电路(Application-specific Integrated Circuit,ASIC)的方式来实现的硬件电路。传输接口820则可以是本领域普通技术人员所熟知的任意形式的有线或无线的通信接口，没有特定的限制。

综上所述，本发明通过针对各个凸点电流源的需求电流值进行分析以界定临界电路区块。并针对临界电路区块电路上的捕获电压降的高风险区域进行设计结构调整分析，可以降低电压降分析动作所需的时间，并可全面性评估电路扫描炼捕获模式的压降风险。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。