像素电路、驱动方法和显示装置

技术领域

本发明涉及显示技术领域，尤其涉及一种像素电路、驱动方法和显示装置。

背景技术

在相关技术中，随着显示产品的尺寸增加，形态变更(横屏变竖屏)，导致一行扫描时间减小，相关的像素电路在同一时间段进行数据写入和阈值电压补偿，使得阈值电压补偿时间小于一行扫描时间，导致在高频、高分辨率下阈值电压补偿时间不够，影响画质。

发明内容

在一个方面中，本发明实施例提供一种像素电路，包括发光元件、驱动电路、第一储能电路、数据写入电路和补偿控制电路；

所述第一储能电路的第一端与第一节点电连接，所述第一储能电路的第二端与第二节点电连接；所述第一储能电路用于储存电能；

所述驱动电路的控制端与所述第一节点电连接，所述驱动电路的第一端与第三节点电连接，所述驱动电路的第二端与所述发光元件电连接，所述驱动电路用于在所述第一节点的电位的控制下，控制产生驱动所述发光元件的驱动电流；

所述数据写入电路分别与写入控制线、数据线和所述第二节点电连接，用于在所述写入控制线提供的写入控制信号的控制下，控制所述数据线与所述第二节点之间连通或断开；

所述补偿控制电路分别与补偿控制线、所述第一节点和补偿节点电连接，用于在所述补偿控制线提供的补偿控制信号的控制下，控制所述第一节点和所述补偿节点之间连通或断开；

所述补偿节点为所述第三节点，或者，所述补偿节点与所述驱动电路的第二端电连接。

可选的，所述写入控制线和所述补偿控制线为不同的信号线，用于提供不同的信号。

可选的，当所述补偿节点为所述第三节点时，所述像素电路还包括第二储能电路和第一初始化电路；

所述第二储能电路的第一端与所述第二节点电连接，所述第二储能电路的第二端与第四节点电连接，所述第二储能电路用于储存电能；

所述第一初始化电路分别与所述第一初始控制线、第一初始电压端和所述第四节点电连接，用于在所述第一初始控制线提供的第一初始控制信号的控制下，将所述第一初始电压端提供的第一初始电压写入所述第四节点。

可选的，本发明至少一实施例所述的像素电路还包括第二初始化电路；

所述第二初始化电路分别与第二初始控制线、第二初始电压端和所述第二节点电连接，用于在所述第二初始控制线提供的第二初始控制信号的控制下，将所述第二初始电压端提供的第二初始电压写入所述第二节点。

可选的，所述写入控制线和所述第一初始控制线为同一控制线。

可选的，所述第一储能电路包括第一电容，所述驱动电路包括驱动晶体管，所述数据写入电路包括第一晶体管，所述补偿控制电路包括第二晶体管；

所述第一电容的第一端与第一节点电连接，所述第一电容的第二端与第二节点电连接；

所述驱动晶体管的栅极与所述第一节点电连接，所述驱动晶体管的第一极与第三节点电连接，所述驱动晶体管的第二极与所述发光元件电连接；

所述第一晶体管的栅极与所述写入控制线电连接，所述第一晶体管的第一极与所述数据线电连接，所述第一晶体管的第二极与所述第二节点电连接；

所述第二晶体管的栅极与所述补偿控制线电连接，所述第二晶体管的第一极与所述第一节点电连接，所述第二晶体管的第二极与所述补偿节点电连接。

可选的，所述第二储能电路包括第二电容，所述第一初始化电路包括第三晶体管；

所述第二电容的第一端与所述第二节点电连接，所述第二电容的第二端与第四节点电连接；

所述第三晶体管的栅极与所述第一初始控制线电连接，所述第三晶体管的第一极与所述第一初始电压端电连接，所述第三晶体管的第二极与所述第四节点电连接。

可选的，所述第二初始化电路包括第四晶体管；

所述第四晶体管的栅极与所述第二初始控制线电连接，所述第四晶体管的第一极与所述第二初始电压端电连接，所述第四晶体管的第二极与所述第二节点电连接。

可选的，当所述补偿节点与所述驱动电路的第二端电连接时，所述像素电路还包括第二储能电路和第三初始化电路；

所述第二储能电路的第一端与所述第二节点电连接，所述第二储能电路的第二端与所述第三节点电连接，所述第二储能电路用于储存电能；

所述第三初始化电路分别与第三初始控制线、第三初始电压端和所述第一节点电连接，用于在所述第三初始控制线提供的第三初始控制信号的控制下，将所述第三初始电压端提供的第三初始电压写入所述第一节点。

可选的，本发明至少一实施例所述的像素电路还包括第四初始化电路；

所述第四初始化电路分别与第四初始控制线、第一电压端和所述第二节点电连接，用于在所述第四初始控制线提供的第四初始控制信号的控制下，控制所述第一电压端与所述第二节点之间连通或断开。

可选的，本发明至少一实施例所述的像素电路还包括第五初始化电路；

所述第五初始化电路分别与第五初始控制线、所述第四节点和所述发光元件的第一极电连接，用于在所述第五初始控制线提供的第五初始控制信号的控制下，控制所述第四节点与所述发光元件的第一极之间连通或断开；

所述发光元件的第二极与第二电压端电连接。

可选的，本发明至少一实施例所述的像素电路还包括第一发光控制电路和/或第二发光控制电路；

所述第一发光控制电路分别与第一发光控制线、第一电压端和所述第三节点电连接，用于在所述第一发光控制线提供的第一发光控制信号的控制下，控制所述第一电压端与所述驱动电路的第一端之间连通或断开；

所述第二发光控制电路分别与第二发光控制线、所述驱动电路的第二端和所述发光元件的第一极电连接，用于在所述第二发光控制线提供的第二发光控制信号的控制下，控制所述驱动电路的第二端与所述发光元件的第一极之间连通或断开。

可选的，当所述像素电路包括第二发光控制电路时，所述像素电路还包括第六初始化电路；

所述第六初始化电路分别与第六初始控制线、第四初始电压端和所述发光元件的第一极电连接，用于在所述第六初始控制线提供的第六初始控制信号的控制下，将所述第四初始电压端提供的第四初始电压写入所述发光元件的第一极。

可选的，所述第二储能电路包括第二电容，所述第三初始化电路包括第五晶体管；

所述第二电容的第一端与所述第二节点电连接，所述第二电容的第二端与所述第三节点电连接；

所述第五晶体管的栅极与所述第三初始控制线电连接，所述第五晶体管的第一极与所述第三初始电压端电连接，所述第五晶体管的第二极与所述第一节点电连接。

可选的，所述第四初始化电路包括第六晶体管；

所述第六晶体管的栅极与所述第四初始控制线电连接，所述第六晶体管的第一极与所述第一电压端电连接，所述第六晶体管的第二极与所述第二节点电连接。

可选的，所述第五初始化电路包括第七晶体管；

所述第七晶体管的栅极与所述第五初始控制线电连接，所述第七晶体管的第一极与所述第四节点电连接，所述第七晶体管的第二极与所述发光元件的第一极电连接。

可选的，所述第一发光控制电路包括第八晶体管，所述第二发光控制电路包括第九晶体管；

所述第八晶体管的栅极与所述第一发光控制线电连接，所述第八晶体管的第一极与所述第一电压端电连接，所述第八晶体管的第二极与所述第三节点电连接；

所述第九晶体管的栅极与所述第二发光控制线电连接，所述第九晶体管的第一极与所述驱动电路的第二端电连接，所述第九晶体管的第二极与所述发光元件的第一极电连接。

可选的，所述第六初始化电路包括第十晶体管；

所述第十晶体管的栅极与所述第六初始控制线电连接，所述第十晶体管的第一极与所述第四初始电压端电连接，所述第十晶体管的第二极与所述发光元件的第一极电连接。

在第二个方面中，本发明实施例提供一种驱动方法，应用于上述的像素电路，显示周期包括相互独立的采样阶段和数据写入阶段；所述驱动方法包括：

在采样阶段，补偿控制电路在补偿控制线提供的补偿控制信号的控制下，控制第一节点和补偿节点之间连通，以进行阈值电压补偿；

在数据写入阶段，数据写入电路在写入控制线提供的写入控制信号的控制下，控制数据线与第二节点之间连通，以将所述数据线提供的数据电压写入所述第二节点。

在第二个方面中，本发明实施例提供一种显示装置，包括上述的像素电路。

附图说明

图1是本发明至少一实施例所述的像素电路的结构图；

图2是本发明至少一实施例所述的像素电路的结构图；

图3是本发明至少一实施例所述的像素电路的结构图；

图4是本发明至少一实施例所述的像素电路的结构图；

图5是本发明至少一实施例所述的像素电路的结构图；

图6是本发明至少一实施例所述的像素电路的电路图；

图7是图6所示的像素电路的至少一实施例的工作时序图；

图8是本发明至少一实施例所述的像素电路的电路图；

图9是本发明至少一实施例所述的像素电路的电路图；

图10是图9所示的像素电路的至少一实施例的工作时序图；

图11是本发明至少一实施例所述的像素电路的电路图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。在本发明实施例中，为区分晶体管除栅极之外的两极，将其中一极称为第一极，另一极称为第二极。

在实际操作时，当所述晶体管为薄膜晶体管或场效应管时，所述第一极可以为漏极，所述第二极可以为源极；或者，所述第一极可以为源极，所述第二极可以为漏极。

本发明实施例所述的像素电路包括发光元件、驱动电路、第一储能电路、数据写入电路和补偿控制电路；

所述第一储能电路的第一端与第一节点电连接，所述第一储能电路的第二端与第二节点电连接；所述第一储能电路用于储存电能；

所述驱动电路的控制端与所述第一节点电连接，所述驱动电路的第一端与第三节点电连接，所述驱动电路的第二端与所述发光元件电连接，所述驱动电路用于在所述第一节点的电位的控制下，控制产生驱动所述发光元件的驱动电流；

所述数据写入电路分别与写入控制线、数据线和所述第二节点电连接，用于在所述写入控制线提供的写入控制信号的控制下，控制所述数据线与所述第二节点之间连通或断开；

所述补偿控制电路分别与补偿控制线、所述第一节点和补偿节点电连接，用于在所述补偿控制线提供的补偿控制信号的控制下，控制所述第一节点和所述补偿节点之间连通或断开；

所述补偿节点为所述第三节点，或者，所述补偿节点与所述驱动电路的第二端电连接。

本发明实施例所述的像素电路将数据电压写入和阈值电压补偿分时段进行，以使得阈值电压补偿的时间得以延长，使得阈值电压补偿效果更加充分，并且可以支持高频显示。

在相关技术中，随着显示产品的尺寸增加，形态变更(横屏变竖屏)，导致一行扫描时间减小，相关的像素电路在同一时间段进行数据写入和阈值电压补偿，使得阈值电压补偿时间小于一行扫描时间，导致在高频、高分辨率下阈值电压补偿时间不够，影响画质。基于此，本发明实施例将阈值电压补偿和数据电压写入分离，则阈值电压补偿时间可以大于一行扫描时间，使得阈值电压补偿时间更长，画质更优。

在本发明至少一实施例中，所述写入控制线和所述补偿控制线为不同的信号线，用于提供不同的信号。

在具体实施时，所述写入控制线和所述补偿控制线可以用于提供不同的信号，以保证数据写入和阈值电压补偿在不同的时间段进行。

如图1所示，本发明至少一实施例所述的像素电路包括发光元件E0、驱动电路11、第一储能电路12、数据写入电路13和补偿控制电路14；

所述第一储能电路12的第一端与第一节点N1电连接，所述第一储能电路12的第二端与第二节点N2电连接；所述第一储能电路12用于储存电能；

所述驱动电路11的控制端与所述第一节点N1电连接，所述驱动电路11的第一端与第三节点N3电连接，所述驱动电路11的第二端与所述发光元件E0电连接，所述驱动电路11用于在所述第一节点N1的电位的控制下，控制产生驱动所述发光元件E0的驱动电流；

所述数据写入电路13分别与写入控制线GX、数据线Data和所述第二节点N2电连接，用于在所述写入控制线GX提供的写入控制信号的控制下，控制所述数据线Data与所述第二节点N2之间连通或断开；

所述补偿控制电路14分别与补偿控制线GB、所述第一节点N1和第三节点N3电连接，用于在所述补偿控制线GB提供的补偿控制信号的控制下，控制所述第一节点N1和所述第三节点N3之间连通或断开；

所述补偿节点为所述第三节点N3。

如图2所示，本发明至少一实施例所述的像素电路包括发光元件E0、驱动电路11、第一储能电路12、数据写入电路13和补偿控制电路14；

所述第一储能电路12的第一端与第一节点N1电连接，所述第一储能电路12的第二端与第二节点N2电连接；所述第一储能电路12用于储存电能；

所述驱动电路11的控制端与所述第一节点N1电连接，所述驱动电路11的第一端与第三节点N3电连接，所述驱动电路11的第二端与所述发光元件E0电连接，所述驱动电路11用于在所述第一节点N1的电位的控制下，控制产生驱动所述发光元件E0的驱动电流；

所述数据写入电路13分别与写入控制线GX、数据线Data和所述第二节点N2电连接，用于在所述写入控制线GX提供的写入控制信号的控制下，控制所述数据线Data与所述第二节点N2之间连通或断开；

所述补偿控制电路14分别与补偿控制线GB、所述第一节点N1和补偿节点电连接，用于在所述补偿控制线GB提供的补偿控制信号的控制下，控制所述第一节点N1和所述补偿节点之间连通或断开；

所述补偿节点与所述驱动电路11的第二端电连接。

在本发明至少一实施例中，当所述补偿节点为所述第三节点时，所述像素电路还包括第二储能电路和第一初始化电路；

所述第二储能电路的第一端与所述第二节点电连接，所述第二储能电路的第二端与第四节点电连接，所述第二储能电路用于储存电能；

所述第一初始化电路分别与所述第一初始控制线、第一初始电压端和所述第四节点电连接，用于在所述第一初始控制线提供的第一初始控制信号的控制下，将所述第一初始电压端提供的第一初始电压写入所述第四节点。

在具体实施时，当所述补偿节点为第三节点时，所述像素电路还可以包括第二储能电路和第一初始化电路，第二储能电路分别与第二节点和第四节点电连接，第一初始化电路在第一初始控制信号的控制下，将第一初始电压写入第四节点，以对第四节点的电位进行初始化。

本发明至少一实施例所述的像素电路还包括第二初始化电路；

所述第二初始化电路分别与第二初始控制线、第二初始电压端和所述第二节点电连接，用于在所述第二初始控制线提供的第二初始控制信号的控制下，将所述第二初始电压端提供的第二初始电压写入所述第二节点。

在具体实施时，所述像素电路还可以包括第二初始化电路，第二初始化电路在第二初始控制信号的控制下，将第二初始电压写入第二节点，以对第二节点的电位进行初始化。

可选的，所述写入控制线和所述第一初始控制线为同一控制线。

在具体实施时，所述写入控制线和所述第一初始控制线可以为同一控制线，以节省布线空间。

可选的，所述第一储能电路包括第一电容，所述驱动电路包括驱动晶体管，所述数据写入电路包括第一晶体管，所述补偿控制电路包括第二晶体管；

所述第一电容的第一端与第一节点电连接，所述第一电容的第二端与第二节点电连接；

所述驱动晶体管的栅极与所述第一节点电连接，所述驱动晶体管的第一极与第三节点电连接，所述驱动晶体管的第二极与所述发光元件电连接；

所述第一晶体管的栅极与所述写入控制线电连接，所述第一晶体管的第一极与所述数据线电连接，所述第一晶体管的第二极与所述第二节点电连接；

所述第二晶体管的栅极与所述补偿控制线电连接，所述第二晶体管的第一极与所述第一节点电连接，所述第二晶体管的第二极与所述补偿节点电连接。

可选的，所述第二储能电路包括第二电容，所述第一初始化电路包括第三晶体管；

所述第二电容的第一端与所述第二节点电连接，所述第二电容的第二端与第四节点电连接；

所述第三晶体管的栅极与所述第一初始控制线电连接，所述第三晶体管的第一极与所述第一初始电压端电连接，所述第三晶体管的第二极与所述第四节点电连接。

可选的，所述第二初始化电路包括第四晶体管；

所述第四晶体管的栅极与所述第二初始控制线电连接，所述第四晶体管的第一极与所述第二初始电压端电连接，所述第四晶体管的第二极与所述第二节点电连接。

在本发明至少一实施例中，当所述补偿节点与所述驱动电路的第二端电连接时，所述像素电路还包括第二储能电路和第三初始化电路；

所述第二储能电路的第一端与所述第二节点电连接，所述第二储能电路的第二端与所述第三节点电连接，所述第二储能电路用于储存电能；

所述第三初始化电路分别与第三初始控制线、第三初始电压端和所述第一节点电连接，用于在所述第三初始控制线提供的第三初始控制信号的控制下，将所述第三初始电压端提供的第三初始电压写入所述第一节点。

在具体实施时，所述像素电路还可以包括第二储能电路和第三初始化电路，第二储能电路分别与第二节点和第三节点电连接，所述第三初始化电路在第三初始控制信号的控制下，将第三初始电压写入第一节点，以对第一节点的电位进行初始化。

本发明至少一实施例所述的像素电路还包括第四初始化电路；

所述第四初始化电路分别与第四初始控制线、第一电压端和所述第二节点电连接，用于在所述第四初始控制线提供的第四初始控制信号的控制下，控制所述第一电压端与所述第二节点之间连通或断开。

在具体实施时，所述像素电路还可以包括第四初始化电路，第四初始化电路在第四初始控制信号的控制下，控制所述第一电压端与第二节点之间连通，以对第二节点的电位进行初始化。

在本发明至少一实施例中，所述像素电路还包括第五初始化电路；

所述第五初始化电路分别与第五初始控制线、所述第四节点和所述发光元件的第一极电连接，用于在所述第五初始控制线提供的第五初始控制信号的控制下，控制所述第四节点与所述发光元件的第一极之间连通或断开；

所述发光元件的第二极与第二电压端电连接。

在具体实施时，所述像素电路还可以包括第五初始化电路，第五初始化电路在第五初始控制信号的控制下，控制所述第四节点与发光元件的第一极之间连通，以对所述发光元件的第一极进行初始化，以控制所述发光元件不发光，并清除所述发光元件的第一极残留的电荷。

本发明至少一实施例所述的像素电路还包括第一发光控制电路和/或第二发光控制电路；

所述第一发光控制电路分别与第一发光控制线、第一电压端和所述第三节点电连接，用于在所述第一发光控制线提供的第一发光控制信号的控制下，控制所述第一电压端与所述驱动电路的第一端之间连通或断开；

所述第二发光控制电路分别与第二发光控制线、所述驱动电路的第二端和所述发光元件的第一极电连接，用于在所述第二发光控制线提供的第二发光控制信号的控制下，控制所述驱动电路的第二端与所述发光元件的第一极之间连通或断开。

在具体实施时，所述像素电路可以包括第一发光控制电路和/或第二发光控制电路；所述第一发光控制电路在第一发光控制信号的控制下，控制所述第一电压端与所述驱动电路的第一端之间连通或断开；所述第二发光控制电路在第二发光控制信号的控制下，控制所述驱动电路的第二端与所述发光元件的第一极之间连通或断开，以进行发光控制。

可选的，当所述像素电路包括第二发光控制电路时，所述像素电路还包括第六初始化电路；

所述第六初始化电路分别与第六初始控制线、第四初始电压端和所述发光元件的第一极电连接，用于在所述第六初始控制线提供的第六初始控制信号的控制下，将所述第四初始电压端提供的第四初始电压写入所述发光元件的第一极。

可选的，所述第二储能电路包括第二电容，所述第三初始化电路包括第五晶体管；

所述第二电容的第一端与所述第二节点电连接，所述第二电容的第二端与所述第三节点电连接；

所述第五晶体管的栅极与所述第三初始控制线电连接，所述第五晶体管的第一极与所述第三初始电压端电连接，所述第五晶体管的第二极与所述第一节点电连接。

可选的，所述第四初始化电路包括第六晶体管；

所述第六晶体管的栅极与所述第四初始控制线电连接，所述第六晶体管的第一极与所述第一电压端电连接，所述第六晶体管的第二极与所述第二节点电连接。

可选的，所述第五初始化电路包括第七晶体管；

所述第七晶体管的栅极与所述第五初始控制线电连接，所述第七晶体管的第一极与所述第四节点电连接，所述第七晶体管的第二极与所述发光元件的第一极电连接。

可选的，所述第一发光控制电路包括第八晶体管，所述第二发光控制电路包括第九晶体管；

所述第八晶体管的栅极与所述第一发光控制线电连接，所述第八晶体管的第一极与所述第一电压端电连接，所述第八晶体管的第二极与所述第三节点电连接；

所述第九晶体管的栅极与所述第二发光控制线电连接，所述第九晶体管的第一极与所述驱动电路的第二端电连接，所述第九晶体管的第二极与所述发光元件的第一极电连接。

所述第六初始化电路包括第十晶体管；

所述第十晶体管的栅极与所述第六初始控制线电连接，所述第十晶体管的第一极与所述第四初始电压端电连接，所述第十晶体管的第二极与所述发光元件的第一极电连接。

如图3所示，在图1所示的像素电路的至少一实施例的基础上，本发明至少一实施例所述的像素电路包括第二储能电路31、第一初始化电路32、第五初始化电路33和第一发光控制电路34；所述发光元件为微型发光二极管ML；

所述第二储能电路31的第一端与所述第二节点N2电连接，所述第二储能电路31的第二端与第四节点N4电连接，所述第二储能电路31用于储存电能；

所述第一初始化电路32分别与所述第一扫描线Gate1、初始电压端I0和所述第四节点N4电连接，用于在所述第一扫描线Gate1提供的第一扫描信号的控制下，将所述初始电压端I0提供的初始电压Vinit写入所述第四节点N4；

所述第五初始化电路33分别与第二扫描线Gate2、所述第四节点N4和所述微型发光二极管ML的阳极电连接，用于在所述第二扫描线Gate2提供的第二扫描信号的控制下，控制所述第四节点与所述有机发光二极管ML的阳极之间连通或断开；

所述第一发光控制电路34分别与第一发光控制线EM1、高电压端VDD和所述第三节点N3电连接，用于在所述第一发光控制线EM1提供的第一发光控制信号的控制下，控制所述高电压端VDD与所述驱动电路11的第一端之间连通或断开；

所述微型发光二极管ML的阴极与低电压端VSS电连接；

所述数据写入电路13分别与第一扫描线Gate1、数据线Data和所述第二节点N2电连接，用于在所述第一扫描线Gate1提供的第一扫描信号的控制下，控制所述数据线Data与所述第二节点N2之间连通或断开；

所述补偿控制电路14分别与第三扫描线Gate3、所述第一节点N1和第三节点N3电连接，用于在所述第三扫描线Gate3提供的第三扫描信号的控制下，控制所述第一节点N1和所述第三节点N3之间连通或断开。

可选的，所述第一电压端可以为高电压端。

在图3所示的至少一实施例中，第一初始控制线为第一扫描线Gate1，第五初始控制线为第二扫描线Gate2，所述写入控制线为第一扫描线Gate1，所述补偿控制线为第三扫描线Gate3，第一初始电压端为初始电压端I0，所述初始电压端I0用于提供初始电压Vinit。

如图4所示，在图1所示的像素电路的至少一实施例的基础上，本发明至少一实施例所述的像素电路包括第二储能电路31、第一初始化电路32、第五初始化电路33和第一发光控制电路34；所述发光元件为微型发光二极管ML；

所述第二储能电路31的第一端与所述第二节点N2电连接，所述第二储能电路31的第二端与第四节点N4电连接，所述第二储能电路31用于储存电能；

所述第一初始化电路32分别与所述第一扫描线Gate1、初始电压端I0和所述第四节点N4电连接，用于在所述第一扫描线Gate1提供的第一扫描信号的控制下，将所述初始电压端I0提供的初始电压Vinit写入所述第四节点N4；

所述第五初始化电路33分别与第二扫描线Gate2、所述第四节点N4和所述微型发光二极管ML的阳极电连接，用于在所述第二扫描线Gate2提供的第二扫描信号的控制下，控制所述第四节点与所述有机发光二极管ML的阳极之间连通或断开；

所述第一发光控制电路34分别与第一发光控制线EM1、高电压端VDD和所述第三节点N3电连接，用于在所述第一发光控制线EM1提供的第一发光控制信号的控制下，控制所述高电压端VDD与所述驱动电路11的第一端之间连通或断开；

所述微型发光二极管ML的阴极与低电压端VSS电连接；

本发明至少一实施例所述的像素电路还包括第二初始化电路35；

所述第二初始化电路35分别与初始控制线Gate、初始电压端I0和所述第二节点N2电连接，用于在所述初始控制线Gate提供的初始控制信号的控制下，将所述初始电压端I0提供的初始电压Vint写入所述第二节点N2；

所述微型发光二极管ML的阴极与低电压端VSS电连接；

所述数据写入电路13分别与第四扫描线Gate4、数据线Data和所述第二节点N2电连接，用于在所述第一扫描线Gate1提供的第一扫描信号的控制下，控制所述数据线Data与所述第二节点N2之间连通或断开；

所述补偿控制电路14分别与第三扫描线Gate3、所述第一节点N1和第三节点N3电连接，用于在所述第三扫描线Gate3提供的第三扫描信号的控制下，控制所述第一节点N1和所述第三节点N3之间连通或断开。

在图4所示的至少一实施例中，第二初始控制线为初始控制线Gate，第一初始控制线为第一扫描线Gate1，所述第五初始控制线为第二扫描线Gate2，所述写入控制线为第四扫描线Gate4，所述补偿控制线为第三扫描线Gate3。

如图5所示，在图2所示的像素电路的至少一实施例的基础上，本发明至少一实施例所述的像素的电路还包括第二储能电路31和第三初始化电路36；所述发光元件为微型发光二极管ML；第三节点N3与高电压端VDD电连接；

所述第二储能电路31的第一端与所述第二节点N2电连接，所述第二储能电路31的第二端与所述第三节点N3电连接，所述第二储能电路31用于储存电能；

所述第三初始化电路36分别与复位控制线Re、初始电压端I0和所述第一节点N1电连接，用于在所述复位控制线Re提供的第复位控制信号的控制下，将所述初始电压端I0提供的初始电压Vinit写入所述第一节点N1；

所述像素电路还包括第四初始化电路37；

所述第四初始化电路37分别与第三扫描线Gate3、高电压端VDD和所述第二节点N2电连接，用于在所述第三扫描线Gate3提供的第三扫描信号的控制下，控制所述高电压端VDD与所述第二节点N2之间连通或断开；

所述像素电路还包括第二发光控制电路38和第六初始化电路39；

所述第二发光控制电路38分别与第二发光控制线EM2、所述驱动电路11的第二端和所述微型发光二极管ML的阳极电连接，用于在所述第二发光控制线EM2提供的第二发光控制信号的控制下，控制所述驱动电路11的第二端与所述微型发光二极管ML的阳极之间连通或断开；

所述第六初始化电路39分别与复位控制线Re、初始电压端I0和所述微型发光二极管ML的阳极电连接，用于在所述复位控制线Re提供的复位控制信号的控制下，将所述初始电压端I0提供的初始电压Vinit写入所述微型发光二极管ML的阳极；所述微型发光二极管ML的阴极与低电压端VSS电连接；

所述数据写入电路13分别与第二扫描线Gate2、数据线Data和所述第二节点N2电连接，用于在所述第二扫描线Gate2提供的第二扫描信号的控制下，控制所述数据线Data与所述第二节点N2之间连通或断开；

所述补偿控制电路14分别与第一扫描线Gate1、所述第一节点N1和补偿节点N0电连接，用于在所述第一扫描线Gate1提供的第一扫描信号的控制下，控制所述第一节点N1和所述驱动电路11的第二端之间连通或断开。

在图5所示的像素电路的至少一实施例中,第三初始控制线为复位控制线Re，第四初始控制线为第三扫描线Gate3，第六初始控制线为复位控制线Re，写入控制线为第二扫描线Gate2，补偿控制线为第一扫描线Gate1。

如图6所示，在图3所示的像素电路的至少一实施例的基础上，

所述第一储能电路包括第一电容C1，所述驱动电路包括驱动晶体管T0，所述数据写入电路包括第一晶体管T1，所述补偿控制电路包括第二晶体管T2；

所述第一电容C1的第一端与第一节点N1电连接，所述第一电容C1的第二端与第二节点N2电连接；

所述驱动晶体管T0的栅极与所述第一节点N1电连接，所述驱动晶体管T0的源极与第三节点N3电连接，所述驱动晶体管N1的漏极与所述微型发光二极管ML的阳极电连接；ML的阴极与低电压端VSS电连接；

所述第一晶体管T1的栅极与第一扫描线Gate1电连接，所述第一晶体管的源极与所述数据线Data电连接，所述第一晶体管T1的漏极与所述第二节点N2电连接；

所述第二晶体管T2的栅极与所述第三扫描线Gate3电连接，所述第二晶体管T2的源极与所述第一节点N1电连接，所述第二晶体管T2的漏极与所述第三节点N3电连接；

所述第二储能电路包括第二电容C2，所述第一初始化电路包括第三晶体管T3；

所述第二电容C2的第一端与所述第二节点N2电连接，所述第二电容C2的第二端与第三节点N3电连接；

所述第三晶体管T3的栅极与所述第一扫描线Gate1电连接，所述第三晶体管T3的源极与所述初始电压端I0电连接，所述第三晶体管T3的漏极与所述第四节点N4电连接；所述初始电压端I0用于提供初始电压Vint；

所述第五初始化电路包括第七晶体管T7；

所述第七晶体管T7的栅极与所述二扫描线Gate2电连接，所述第七晶体管T7的源极与所述第四节点N4电连接，所述第七晶体管T7的漏极与所述微型发光二极管ML的阳极电连接；

所述第一发光控制电路包括第八晶体管T8；

所述第八晶体管T8的栅极与所述第一发光控制线EM1电连接，所述第八晶体管T8的源极与高电压端VDD电连接，所述第八晶体管T8的漏极与所述第三节点N3电连接。

在图6所示的像素电路的至少一实施例中，所有晶体管都为NMOS晶体管；其中，T3可以为氧化物薄膜晶体管，也可以为a-Si(硅)或P-Si制作的N型TFT(薄膜晶体管)。

如图7所示，图6所示的像素电路的至少一实施例在工作时，显示周期可以包括先后设置的初始化阶段S1、采样阶段S2、数据写入阶段S3和发光阶段S4；

在初始化阶段S1，Gate1、Gate2和Gate3都提供高电压信号，EM1提供高电压信号，Data提供初始电压Vint，T1、T2、T3、T7和T8都打开，N2的电位为Vint，VDD提供的高电压信号Vdd通过T8和T2写入第一节点N1，T0打开，N3的电位为Vint，Vint通过T7写入ML的阳极，ML不发光；

在采样阶段S2，Gate1、Gate2和Gate3都提供高电压信号，EM1提供低电压信号，Data提供初始电压Vint，T8关闭，T3和T1打开，N2的电位和N3的电位维持为Vint，

在采样阶段S2开始时，N1的电位经过T2、T0、T7和T3向I0放电，当N1的电位变为Vint+Vth时，T0关闭，此时C1的两端电位差为Vth，其中，Vth为T0的阈值电压；

在数据写入阶段S3，Gate1提供高电压信号，Gate2提供低电压信号，Gate3提供低电压信号，EM1提供低电压信号，Data提供数据电压Vdata，T1打开，以将Vdata写入N2，T3打开，Vint写入N3，N1的电位由于C1的存在，在N2的电位变化时跟着跳变，变为Vdata+Vth，C2的两端电位差为Vdata+Vint；

在发光阶段S4，Gate1提供低电压信号，Gate2提供高电压信号，Gate3提供低电压信号，EM1提供高电压信号，T7、T8和T0打开，T0驱动ML发光，在上一时刻，N1的电位为Vdata+Vth，N3的电位为Vint，T0的栅源电压Vgs为Vdata+Vth-Vint，在发光阶段S4，ML的阳极电位改变，但T7保持开启，因此N1的电位和N2的电位随之改变，Vgs保持不变，所以驱动电流的电流值为K×(Vdata-Vint)

本发明图6所示的像素电路的至少一实施例在工作时，采样和数据写入分开进行，在采样阶段进行阈值电压补偿，在数据写入阶段进行数据电压写入，这样阈值电压补偿时间不受一行扫描时间的限制，可以延长阈值电压补偿时间，使得补偿更充分，从而降低mura(显示不均匀)，同时也能够支持高刷新频率。

本发明图6所示的像素电路的至少一实施例在工作时，在发光阶段，驱动电流的电流值与VDD提供的高电压信号的电压值无关，IR Drop(压降)影响变小。

本发明图6所示的像素电路的至少一实施例采用的晶体管的个数较少，在layout(布局)方便难度小，相比于相关的像素电路可以支持高PPI(像素密度)。

图8所示的像素电路的至少一实施例与图6所示的像素电路的至少一实施例的区别如下：

图8所示的像素电路的至少一实施例还包括第二初始化电路；

所述第二初始化电路包括第四晶体管T4；

所述第四晶体管T4的栅极与所述初始控制线Gate电连接，所述第四晶体管T4的源极与所述初始电压端I0电连接，所述第四晶体管T4的漏极与所述第二节点N2电连接；

T1的栅极与第四扫描线Gate4电连接。

本发明图8所示的像素电路的至少一实施例在工作时，显示周期可以包括先后设置的初始化阶段、采样阶段、数据写入阶段和发光阶段；

在初始化阶段和采样阶段，Gate4提供低电压信号，Gate提供高电压信号，T4打开，以将所述初始电压端I0提供的初始电压Vint写入第二节点N2，T1关断；

在数据写入阶段，Gate4提供高电压信号，Gate提供低电压信号，T4关断，T1打开，数据线Data提供数据电压Vdata至第二节点N2；

在发光阶段，Gate4和Gate都提供低电压信号，T1和T4都关断。

如图9所示，在图5所示的像素电路的至少一实施例的基础上，所述发光元件为微型发光二极管ML；

所述第一储能电路包括第一电容C1，所述驱动电路包括驱动晶体管T0，所述数据写入电路包括第一晶体管T1，所述补偿控制电路包括第二晶体管；

所述第一电容C1的第一端与第一节点N1电连接，所述第一电容C1的第二端与第二节点N2电连接；

所述驱动晶体管T0的栅极与所述第一节点N1电连接，所述驱动晶体管T0的源极与第三节点N3电连接；

所述第一晶体管T1的栅极与所述第二扫描线Gate2电连接，所述第一晶体管T1的源极与所述数据线Data电连接，所述第一晶体管T1的漏极与所述第二节点N2电连接；

所述第二晶体管T2的栅极与所述第一扫描线Gate1电连接，所述第二晶体管T2的源极与所述第一节点N1电连接，所述第二晶体管T2的漏极与T0的漏极电连接；

所述第二储能电路包括第二电容C2，所述第三初始化电路包括第五晶体管T5；

所述第二电容C2的第一端与所述第二节点N2电连接，所述第二电容C2的第二端与所述第三节点N3电连接；

所述第五晶体管T5的栅极与所述复位控制线Re电连接，所述第五晶体管T5的源极与所述初始电压端I0电连接，所述第五晶体管T5的漏极与所述第一节点N1电连接；

所述第四初始化电路包括第六晶体管T6；

所述第六晶体管T6的栅极与所述第三扫描线Gate3电连接，所述第六晶体管T6的源极与所述高电压端VDD电连接，所述第六晶体管T6的漏极与所述第二节点N2电连接；

所述第二发光控制电路包括第九晶体管T9；

所述第九晶体管T9的栅极与所述第二发光控制线EM2电连接，所述第九晶体管T9的源极与所述驱动晶体管T0的漏极电连接，所述第九晶体管T9的漏极与所述微型发光二极管ML的阳极电连接；所述微型发光二极管ML的阴极与低电压端VSS电连接；

所述第六初始化电路包括第十晶体管T10；

所述第十晶体管T10的栅极与复位控制线Re电连接，所述第十晶体管T10的源极与所述初始电压端I0电连接，所述第十晶体管T10的漏极与所述微型发光二极管ML的阳极电连接；

所述微型发光二极管ML的阴极与低电压端VSS电连接。

在图9所示的像素电路的至少一实施例中，所有晶体管都为PMOS晶体管，其中，所有晶体管都为LTPS(低温多晶硅)TFT(薄膜晶体管)，但不以此为限，图9中的晶体管也可以为其他类型的P型TFT。

如图10所示，本发明图9所示的像素电路的至少一实施例在工作时，显示周期可以包括先后设置的初始化阶段S1、采样阶段S2、数据写入阶段S3和发光阶段S4；

在初始化阶段S1，Gate1、Gate2和EM2都提供高电压信号，Gate3和Re提供低电压信号，T5、T10和T6打开，VDD提供的高电压信号通过T6写入第二节点N2，所述初始电压端I0提供的初始电压Vint经过T5和T10分别写入N1和ML的阳极，ML不发光；所述高电压信号的电压值为Vdd；

在采样阶段S2，Gate1和Gate3提供低电压信号，Re、Gate2和EM2都提供高电压信号，T2、T0和T6都打开，N2的电位维持为Vdd，高电压信号通过T0、T2和T6为电容充电，以提升N1的电位，直至N1的电位变为Vdd+Vth，T0关断；其中，Vth为T0的阈值电压；

在数据写入阶段S3，Gate2提供低电压信号，Re、Gate1、Gate3和EM2都提供高电压信号，T1打开，数据线Data提供数据电压Vdata至第二节点N2，N1的电位由于C1的存在随数据电压写入跳变为Vdd+Vth，N3的电位保持为Vdd，C1的两端压差为Vth；

在发光阶段S4，Re、Gate1、Gate2和Gate3都提供高电压信号，EM2提供低电压信号，T9打开，T0打开，T0驱动ML发光；

在发光阶段S4，N3的电位维持为Vdd，通过C2维持N2的电位为Vdata，再通过C1维持N1的电位为Vdata+Vth，T0的栅源电压为Vdata+Vth-Vdd，T0产生的驱动电流Id为K×(Vdata-Vdd)

本发明图9所示的像素电路的至少一实施例在工作时，在采样阶段进行阈值电压补偿，在数据写入阶段进行数据电压写入，采用将阈值电压补偿和数据电压写入分时段进行的方法，使得阈值电压补偿时间得以延长，补偿效果更加充分，可以支持高频。并且，本发明图11所示的像素电路的至少一实施例采用的晶体管的个数较少，在layout(布局)方便难度小，相比于相关的像素电路可以支持高PPI(像素密度)。

如图11所示，在本发明图9所示的像素电路的至少一实施例的基础上，本发明至少一实施例所述的像素电路还包括第八晶体管T8；

所述第八晶体管T8的栅极与所述第一发光控制线EM1电连接，所述第八晶体管T8的源极与所述高电压端VDD电连接，所述第八晶体管T8的漏极与所述第三节点N3电连接。

在图11所示的像素电路的至少一实施例中，所有晶体管都为p型晶体管。

本发明图11所示的像素电路的至少一实施例在工作时，在初始化阶段，EM1提供高电压信号，T8关断，在采样阶段、数据写入阶段和发光阶段，EM1提供低电压信号，T8打开。

本发明图11所示的像素电路的至少一实施例在工作时，在初始化阶段、N1的电位为Vint，N2的电位为Vdd，N3处于浮空状态；

在采样阶段，N1的电位为Vdd+Vth，N2的电位为Vdd，N3的电位为Vdd；

在数据写入阶段，N1的电位为Vdata+Vth，N2的电位为Vdata，N3的电位为Vdd；

在发光阶段，T0产生的驱动电流的电流值为K×(Vdata-Vdd)

本发明图11所示的像素电路的至少一实施例在工作时，在采样阶段进行阈值电压补偿，在数据写入阶段进行数据电压写入，采用将阈值电压补偿和数据电压写入分时段进行的方法，使得阈值电压补偿时间得以延长，补偿效果更加充分，可以支持高频。并且，本发明图11所示的像素电路的至少一实施例采用的晶体管的个数较少，在layout(布局)方便难度小，相比于相关的像素电路可以支持高PPI(像素密度)。

本发明实施例所述的驱动方法，应用于上述的像素电路，显示周期包括相互独立的采样阶段和数据写入阶段；所述驱动方法包括：

在采样阶段，补偿控制电路在补偿控制线提供的补偿控制信号的控制下，控制第一节点和补偿节点之间连通，以进行阈值电压补偿；

在数据写入阶段，数据写入电路在写入控制线提供的写入控制信号的控制下，控制数据线与第二节点之间连通，以将所述数据线提供的数据电压写入所述第二节点。

本发明实施例所述的驱动方法将数据电压写入和阈值电压补偿分时段进行，以使得阈值电压补偿的时间得以延长，使得阈值电压补偿效果更加充分，并且可以支持高频显示。

本发明实施例所述的显示装置包括上述的像素电路。

以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。