一种像素电路及其驱动方法、显示面板

技术领域

本申请涉及显示面板技术领域，特别是涉及一种像素电路及其驱动方法、显示面板。

背景技术

现今，在显示面板的像素电路中，提供给发光模块的点亮电流通常受像素电路的供电源控制，以致当该供电源存在压降等不稳定状态时，将不可避免地造成显示面板亮度均一性、残影、拖影、显示效果差等问题。

发明内容

为解决上述技术问题和其他问题，本申请采用的一个技术方案是：提供一种像素电路，其中，该像素电路至少包括：驱动模块，具有栅极节点和源极节点；第一存储模块，耦接于栅极节点和源极节点之间；数据写入模块，耦接于数据线和源极节点之间，并被配置为在数据写入阶段，使数据线上的数据电压经由源极节点、并通过驱动模块中的栅极节点和源极节点之间的寄生电容和第一存储模块的分压，而被耦合至栅极节点，以在发光阶段，使栅极节点的电位与数据电压相关、且源极节点的电位为数据电压。

其中，驱动模块还具有漏极节点，漏极节点耦接第一电压源，像素电路还包括补偿模块，其中：补偿模块耦接于栅极节点和漏极节点之间，并被配置为在补偿阶段，导通栅极节点和漏极节点，以使驱动模块的阈值电压被写入第一存储模块；优选地，在发光阶段，栅极节点的电位与数据电压和阈值电压相关、且源极节点的电位为数据电压。

其中，补偿阶段与数据写入阶段不交叠；优选地，补偿阶段执行于数据写入阶段之前。

其中，像素电路还包括第一初始化模块，第一初始化模块耦接于第一基准电压线和源极节点之间，且源极节点与发光模块的阳极耦接，其中：补偿阶段被复用为初始化阶段，第一初始化模块被配置为在初始化阶段，将第一基准电压线上的第一基准电压写入源极节点和阳极。

其中，在数据写入阶段，寄生电容和第一存储模块基于数据电压和第一基准电压之间的电压差而进行分压。

其中，像素电路还包括第二存储模块，第二存储模块耦接于第一电压源和漏极节点之间，其中：数据写入模块进一步被配置为在数据写入阶段，使数据电压经由源极节点、并通过寄生电容、第一存储模块和第二存储模块的分压，而被耦合至栅极节点。

其中，源极节点与发光模块的阳极耦接，其中：在发光阶段，栅极节点和源极节点之间的电位差满足式1，且发光模块中的驱动电流的电流值为式1与阈值电压之差的函数；

式1：(Vref1-Vdata)(Cst2+Cgs)/(Cst1+Cst2+Cgs)+Vth；其中，Vref1表示第一基准电压，Vdata表示数据电压，Cst1表示第一存储模块的电容值，Cst2表示第二存储模块的电容值，Cgs表示寄生电容，Vth表示阈值电压。

其中，驱动模块还具有漏极节点，像素电路还包括第一发光控制模块，第一发光控制模块耦接于第一电压源和漏极节点之间，且源极节点与发光模块的阳极耦接，其中：第一发光控制模块被配置为在发光阶段，使第一电压源经由漏极节点而驱动驱动模块，以使驱动模块受栅极节点的电位的控制而产生对应的驱动电流，驱动电流经由阳极而被传输至发光模块；优选地，像素电路还包括隔离模块，隔离模块耦接于源极节点和阳极之间；其中，隔离模块被配置为在数据写入阶段，避免写入的数据电压影响驱动模块；优选地，像素电路还包括第二发光控制模块，第二发光控制模块耦接于源极节点和阳极之间，或者第二发光控制模块耦接于隔离模块和阳极之间；其中，第二发光控制模块被配置为在数据写入阶段，避免写入的数据电压影响发光模块；优选地，像素电路还包括第二初始化模块，第二初始化模块耦接在第二基准电压线和阳极之间；补偿阶段被复用为初始化阶段，第二初始化模块被配置为在初始化阶段，将第二基准电压线上的第二基准电压写入阳极。

为解决上述技术问题和其他问题，本申请采用的又一个技术方案是：提供一种像素电路的驱动方法，应用如上所述的像素电路中，其中，该驱动方法包括：在数据写入阶段，数据写入模块使数据线上的数据电压经由源极节点、并通过驱动模块的寄生电容和第一存储模块的分压，而被耦合至栅极节点；在发光阶段，驱动模块使栅极节点的电位与数据电压相关、且源极节点的电位为数据电压。

其中，驱动模块还具有漏极节点，漏极节点耦接第一电压源，像素电路还包括如权利要求2的补偿模块，驱动方法还包括：在补偿阶段，栅极节点和漏极节点被导通，以使驱动模块的阈值电压被写入第一存储模块；优选地，补偿阶段与数据写入阶段不交叠；优选地，补偿阶段执行于数据写入阶段之前。

本申请的有益效果是：区别于现有技术，本申请提供的像素电路中的驱动模块具有栅极节点和源极节点，第一存储模块耦接于栅极节点和源极节点之间，数据写入模块耦接于数据线和源极节点之间，并被配置为在数据写入阶段，使数据线上的数据电压经由源极节点、并通过驱动模块中的栅极节点和源极节点之间的寄生电容和第一存储模块的分压，而被耦合至栅极节点，以在发光阶段，使栅极节点的电位与数据电压相关、且源极节点的电位为数据电压，而不与像素电路的供电源相关，从而有效避免了该供电源的压降等不稳定状态给显示面板的亮度均一性和显示效果造成影响。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图，其中：

图1是本申请像素电路第一实施方式的结构示意图；

图2是本申请像素电路第二实施方式的结构示意图；

图3是图2中像素电路的一具体实施例的结构示意图；

图4是图3中的像素电路的驱动方法所对应的控制信号的时序示意图；

图5是图2中像素电路的另一具体实施例的结构示意图；

图6是图5中的像素电路的驱动方法所对应的控制信号的时序示意图；

图7是本申请像素电路的驱动方法一实施方式的流程示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本申请中的术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括至少一个该特征。本申请的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。本申请实施例中所有方向性指示(诸如上、下、左、右、前、后……)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。

在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。

下面结合附图和实施例对本申请进行详细的说明。

请参阅图1，图1是本申请像素电路第一实施方式的结构示意图。在本实施方式中，该像素电路10至少包括：驱动模块11、第一存储模块12以及数据写入模块13。

需说明的是，在显示技术领域，显示面板通常是利用系统电源经由像素电路10对应输出的一个恒流源给发光模块持续提供电流。其中，该电流的大小具体是受像素电路10中的驱动模块11的控制端电压调节控制，而该驱动模块11的控制端电压又由该显示面板的驱动电路向像素电路10对应提供的数据信号写入，从而保证该发光模块能够在一个该驱动电路的扫描周期中持续发光，以实现相应的图像显示。

具体地，该驱动模块11具体可以包括三极管、薄膜晶体管或场效应晶体管或其他任意合理的特性相同的器件中的一种，而具有栅极节点和源极节点，且该第一存储模块12对应耦接于栅极节点和源极节点之间。

其中，该数据写入模块13又耦接于数据线101和驱动模块11的源极节点之间，并被配置为在像素电路10一个显示周期中的数据写入阶段，接收数据线101上的数据电压，并将数据线101上的数据电压写入驱动模块11的源极节点，进而通过驱动模块11中的栅极节点和源极节点之间的寄生电容和第一存储模块12的分压，而被耦合至驱动模块11的栅极节点。

进一步地，在像素电路10处于发光阶段，也即在一个显示周期中点亮发光模块的阶段，经分压耦合至驱动模块11的栅极节点的数据电压将使驱动模块11的栅极节点的电位对应与数据电压相关、且驱动模块11的源极节点的电位为数据电压，而不与像素电路10的供电源相关，以避免受控于该供电源。

值得说明的是，本文中的“耦接”在此包括任何直接和间接的连接手段。因此，若文中描述第一元件耦接于第二元件，则代表第一元件可通过电连接、通信连接或无线传输、光学传输等信号连接方式来直接地连接于第二元件，或者通过其他元件或连接手段间接地电或信号连接至第二元件。

寄生电容是一种不可避免且通常不需要的电容，它存在于电子元件或电路的各个部分之间，仅仅是因为它们彼此靠近。当两个电压不同的电导体靠在一起时，它们之间的电场会使电荷储存在它们上面；这种效应就是电容。

上述方案，在数据写入阶段，经由驱动模块11的源极节点，并利用寄生电容和第一存储模块12的分压，将数据电压耦合至驱动模块11的栅极节点，而使该栅极节点的电位与像素电路10的供电源无关，也便使得发光模块的驱动电流与该供电源不相关，从而有效避免了该供电源的压降等不稳定状态给显示面板的亮度均一性和显示效果造成不利影响。

请参阅图2，图2是本申请像素电路第二实施方式的结构示意图。本实施方式是在本申请提供的像素电路第一实施方式的基础上，该像素电路20具体还包括补偿模块24。

具体地，该驱动模块21还具有漏极节点，该漏极节点耦接于显示面板系统电源提供的第一电压源301，而该补偿模块24具体是对应耦接于驱动模块21的栅极节点和漏极节点之间，并被配置为在像素电路20一个显示周期中的补偿阶段，导通驱动模块21的栅极节点和漏极节点，以使驱动模块21的阈值电压被写入第一存储模块22，而用于在发光阶段对驱动模块21的阈值电压进行补偿，以抵消该阈值电压对发光模块601中的驱动电流的影响。

优选地，当像素电路20包括补偿模块24时，在发光阶段，该驱动模块21的栅极节点的电位与数据电压和阈值电压相关、且驱动模块21的源极节点的电位为数据电压。

其中，在像素电路20的一个显示周期中，补偿阶段与数据写入阶段不交叠，以保证了像素电路20在各灰阶补偿程度的一致性，而保证了显示面板的亮度均一性和显示效果的良好。

优选地，该补偿阶段执行于数据写入阶段之前。

在一实施例中，该像素电路20还包括第一初始化模块25，该第一初始化模块25具体耦接于第一基准电压线501和源极节点之间，且源极节点与发光模块601的阳极耦接。

其中，在像素电路20的一个显示周期中，补偿阶段被复用为初始化阶段，而该第一初始化模块25具体被配置为在初始化阶段，将第一基准电压线501上的第一基准电压写入驱动模块21的源极节点，也即第一存储模块22的一端，以对第一存储模块22进行初始化，并将该第一基准电压写入发光模块601的阳极，以清除第一存储模块22和发光模块601上一显示周期可能存在的信号残留。

其中，在数据写入阶段，驱动模块21的寄生电容和第一存储模块22具体是基于数据电压和第一基准电压之间的电压差而进行分压。

在一实施例中，该驱动模块21还具有漏极节点，像素电路20具体还包括第二存储模块26，第二存储模块26耦接于显示面板系统电源提供的第一电压源301和驱动模块21的漏极节点之间。

其中，该数据写入模块23进一步被配置为在数据写入阶段，将数据线101上的数据电压写入驱动模块21的源极节点，并通过寄生电容、第一存储模块22和第二存储模块26的分压，而被耦合至栅极节点，以能够有效缩短数据写入阶段的耗时，而适用于高刷新和高分辨率应用场景。

在一实施例中，像素电路20具体还包括补偿模块24，补偿模块24耦接于驱动模块21的栅极节点和漏极节点之间，并被配置为在补偿阶段，导通驱动模块21的栅极节点和漏极节点，以使驱动模块21的阈值电压被写入第一存储模块22，且源极节点与发光模块601的阳极耦接。

其中，在发光阶段，该驱动模块21的栅极节点和源极节点之间的电位差满足式1，且发光模块601中的驱动电流的电流值为式1与阈值电压之差的函数；

式1：(Vref1-Vdata)(Cst2+Cgs)/(Cst1+Cst2+Cgs)+Vth；

其中，Vref1表示第一基准电压，Vdata表示数据电压，Cst1表示第一存储模块22的电容值，Cst2表示第二存储模块26的电容值，Cgs表示寄生电容，Vth表示阈值电压。

在一实施例中，该驱动模块21还具有漏极节点，且该像素电路20具体还包括第一发光控制模块27，第一发光控制模块27耦接于显示面板系统电源提供的第一电压源301和驱动模块21的漏极节点之间，且驱动模块21的源极节点与发光模块601的阳极耦接。

其中，该第一发光控制模块27被配置为在发光阶段，使第一电压源301经由驱动模块21的漏极节点对驱动模块21进行驱动，以使驱动模块21受其栅极节点的电位的控制而产生对应的驱动电流，该驱动电流又经由发光模块601的阳极而被传输至发光模块601，以点亮该发光模块601，进行相应的画面显示。

在一实施例中，该像素电路20具体还进一步包括隔离模块28，且该隔离模块28耦接于驱动模块21的源极节点与发光模块601的阳极之间，以将驱动模块21和发光模块601分隔开。

其中，该隔离模块28被配置为在数据写入阶段触发截止，以避免由数据写入模块23写入的数据电压对驱动模块21造成影响。

在一实施例中，该像素电路20具体还包括第二发光控制模块29，且该第二发光控制模块29耦接于驱动模块21的源极节点和发光模块601的阳极之间；或者，该第二发光控制模块29对应耦接于隔离模块28和发光模块601的阳极之间，该第二发光控制模块29具体被配置为在数据写入阶段触发截止，以避免由数据写入模块23写入的数据电压对发光模块601的阳极造成影响。

在一实施例中，该像素电路20具体还包括第二初始化模块210，该第二初始化模块210耦接在第二基准电压线502和发光模块601的阳极之间。

其中，在像素电路20的一个显示周期中，补偿阶段被复用为初始化阶段，第该二初始化模块被配置为在该初始化阶段，将第二基准电压线502上的第二基准电压写入发光模块601的阳极，以对发光模块601进行初始化，清除发光模块601上一显示周期可能存在的信号残留。

可选地，该第一基准电压线501对应提供的第一基准电压具体可以与第二基准电压线502对应提供第二基准电压相同，也可以不同，且优先为该第二基准电压小于第一基准电压，以便于优化数据线101对应提供的数据电压的需求值，本申请对此不做限定。

在一具体实施例中，该数据写入模块23的第一端耦接数据线101，数据写入模块23的第二端耦接第一存储模块22的第二端，数据写入模块23的第三端耦接第二扫描线202；补偿模块24的第一端耦接驱动模块21的漏极节点，补偿模块24的第二端耦接驱动模块21的栅极节点，补偿模块24的第三端耦接第一扫描线201；第一发光控制模块27的第一端耦接第一电压源301，第一发光控制模块27的第二端耦接驱动模块21的漏极节点，第一发光控制模块27的第三端耦接发射信号线401；隔离模块28的第一端耦接驱动模块21的源极节点，第二发光控制模块29的第二端耦接发光模块601的阳极，第二发光控制模块29的第三端耦接第三扫描线203；第二发光控制模块29的第一端耦接第二发光控制模块29的第二端，第二发光控制模块29的第二端耦接发光模块601的阳极，第二发光控制模块29的第三端耦接第三扫描线203；第一初始化模块25的第一端耦接第一基准电压线501，第一初始化模块25的第二端耦接第二存储模块26的第二端，第一初始化模块25的第三端耦接第四扫描线204；第二初始化模块210的第一端耦接第二基准电压线502，第二初始化模块210的第二端耦接发光模块601的阳极，第二初始化模块210的第三端耦接第二扫描线202，发光模块601的阴极耦接第二电压源302。

可选地，该驱动模块21、数据写入模块23、补偿模块24、第一初始化模块25、第一发光控制模块27、隔离模块28、第二发光控制模块29以及第二初始化模块210具体可以为三极管、薄膜晶体管或场效应晶体管或其他任意合理的特性相同的器件中的一种，本申请对此不做限定。

值得说明的是，为区分该驱动模块21除控制端之外的两端，将其中一极称为第一端，另一极称为第二端。当该驱动模块21为三极管时，该控制端具体可以为基极，而第一端为集电极，第二端为发射极；或者，该控制端具体还可以为基极，而第一端为发射极，第二端为集电极。

而当该驱动模块21为薄膜晶体管或场效应晶体管时，该控制端具体可以为栅极，第一端为漏极，第二端为源极；或者，该控制端具体还可以为栅极，而第一端为源极，第二端为漏极。

且上述除驱动模块21之外的各模块的第一端、第二端、第三端分别与该驱动模块21的第一端、第二端以及控制端相对应。

其中，在各模块为薄膜晶体管或场效应晶体管时，具体还可以复合晶体管或单体晶体管，本申请对此不做限定。

为方便理解，以上述各模块具体为薄膜晶体管为例，则可知，请结合参阅图3和图4，其中，该图3是图2中像素电路的一具体实施例的结构示意图，图4是图3中的像素电路的驱动方法所对应的控制信号的时序示意图。

可理解的是，在本实施例中，如图3所示，该驱动模块21、数据写入模块23、补偿模块24、第一初始化模块25、第一发光控制模块27、隔离模块28、第二发光控制模块29以及第二初始化模块210具体可以分别对应为第一晶体管T1、第三晶体管T2、第四晶体管T4、第二晶体管T3、第五晶体管T5、第七晶体管T7、第六晶体管T6以及第八晶体管T8；且该第一存储模块22对应为第一电容Cst1，第二存储模块26对应为第二电容Cst2，发光模块601对应为发光器件D1；而数据线101、第一扫描线201、第二扫描线202、第三扫描线203、第四扫描线204、发射信号线401、第一基准电压线501以及第二基准电压线502又分别对应为数据线VDATA、第一扫描线EMB、第二扫描线Sn、第三扫描线SnB、第四扫描线RE、发射信号线EM、第一基准电压线VREF1以及第二基准电压线VREF2；第一电压源301和第二电压源302则分别对应为第一电压源ELVDD和第二电压源ELVSS；其中，上述各元件的连接方式具体如图3所示，在此不再一一赘述。

由此可知，如图4所示，在点亮阶段，也即在t0阶段，该发射信号线EM对应提供的发射信号及第三扫描线SnB对应提供的第三扫描信号均存在高电平状态，以控制第一晶体管T1、第五晶体管T5、第六晶体管T6以及第七晶体管T7触发导通，以点亮发光器件D1。

值得说明的是，该t0阶段具体可以对应为发光器件D1上一显示周期内的发光阶段；该发射信号线EM具体也可以对应为一扫描线。

在补偿阶段，也即t1阶段，该补偿阶段被复用为初始化阶段，该第四扫描线RE对应提供的第四扫描信号、第一扫描线EMB对应提供的第一扫描信号以及第三扫描线SnB对应提供的第三扫描信号均存在高电平状态，以控制第三晶体管T3、第四晶体管T4、第六晶体管T6、第七晶体管T7触发导通，而将G点、S点复位，并将第一电容Cst1和第二电容Cst2也复位，以清除上一显示周期可能存在的信号残留。

此时，D点电流将经由第一晶体管T1、第七晶体管T7、第三晶体管T3耦合至第一基准电压线VREF1，以使G点电压逐渐下降到Vref1+Vth，而发光器件D1的阳极电位对应为Vref1，以使驱动模块的阈值电压被写入第一电容Cst1，第二电容Cst2上的电势差为(Vref1+Vth)-VDD；其中，Vref1为第一基准电压线VREF1对应提供的第一基准电压，Vth为第一晶体管T1的阈值电压，VDD为第一电压源ELVDD的输出电压。

在数据写入阶段，也即在t2阶段，该第二扫描线Sn对应提供的第二扫描信号和第一扫描线EMB对应提供的第一扫描信号均存在高电平状态，以控制第二晶体管T2、第四晶体管T4以及第八晶体管T8触发导通，而此时S点电压将由Vref1跳变到Vdata。

可理解的是，在t1阶段，第一电容Cst1上的电荷具体为Q1＝C1*Vth，第二电容Cst2上的电荷为Q2＝C2[(Vref1+Vth)-VDD]，寄生电容Cgs上的电荷为Q3＝Cgs*Vth；

而在t2阶段，第一电容Cst1上的电荷为Q11＝C1(V

则根据电荷守恒定律可知：Q＝Q1+Q2+Q3＝Q11+Q21+Q31；即，

C1*Vth+C2[(Vref1+Vth)-VDD]+Cgs*Vth＝C1(V

D)+Cgs*(V

其中，该V

经上述运算可得，在t2阶段，V

在显示周期内的发光阶段，也即在t3阶段，该发射信号线EM对应提供的发射信号及第三扫描线SnB对应提供的第三扫描信号均存在高电平状态，以控制第一晶体管T1、第五晶体管T5、第六晶体管T6以及第七晶体管T7触发导通，发光器件D1将被点亮；且发光器件D1的点亮电流将受到第一晶体管T1对应的Vgs-Vth控制，且该Vgs-Vth对应为(Cst2+Cgs)*(Vref1-Vdata)/(Cst1+Cst2+Cgs)的函数，而在此函数中并无VDD、VSS、Vth，故该像素电路对VDD和VSS的IR drop(压降)，及Vth均有较好的补偿作用；其中，Vgs为第一晶体管T1的控制端与其第二端，也即第一晶体管T1的栅、源极两端的电压，VSS为第二电压源ELVSS的输出电压。

可理解的是，在本实施例中，Vref1在对第一电容Cst1进行复位的同时，Vr2对发光器件D1的阳极进行复位，因此Vr2电压需小于VSS+Voled，而Vdata为负电压，为适配目前驱动芯片的驱控能力，可使Vr2电位低于Vref1电位；其中，Voled为发光器件D1的点亮电压。

通过上述方案，使得发光器件D1的点亮电流将受控于Cst2*(Vref1-Vdata)/(Cst1+Cst2+Cgs)，而在此函数中并无VDD、VSS、Vth，从而有效避免了VDD和VSS的IR drop对Vgs的影响，补偿程度高，残影问题能够得到明显改善，对VDD和VSS的IR Drop也有补偿，从而使显示面板的亮度均一性较好，且适用的刷新频率范围也较大。

请继续结合参阅图5和图6，其中，该图5是图2中像素电路的另一具体实施例的结构示意图，图6是图5中的像素电路的驱动方法所对应的控制信号的时序示意图。

可理解的是，在另一具体实施例中，该像素电路具体还可以去掉第八晶体管T8和第二基准电压线VREF2。

其中，如图6所示，在点亮阶段，也即在t0阶段，该发射信号线EM对应提供的发射信号及第三扫描线SnB对应提供的第三扫描信号均存在高电平状态，以控制第一晶体管T1、第五晶体管T5、第六晶体管T6以及第七晶体管T7触发导通，以点亮发光器件D1。

值得说明的是，该t0阶段具体可以对应为发光器件D1上一显示周期内的发光阶段；该发射信号线EM具体也可以对应为一扫描线。

同理，在补偿阶段，也即在t1阶段，该补偿阶段被复用为初始化阶段，该第四扫描线RE对应提供的第四扫描信号、第一扫描线EMB对应提供的第一扫描信号以及第三扫描线SnB对应提供的第三扫描信号均存在高电平状态，以控制第三晶体管T3、第四晶体管T4、第六晶体管T6、第七晶体管T7触发导通，而将时G点、S点、发光器件D1的阳极复位，并将第一电容Cst1和第二电容Cst2也复位，以清除上一显示周期可能存在的信号残留。

此时，D点电流将依次流经第一晶体管T1、第七晶体管T7、第三晶体管T3到达第一基准电压线VREF1，以使G点电压逐渐下降到Vref1+Vth，而发光器件D1的阳极电位对应为Vref1，以使驱动模块的阈值电压被写入第一电容Cst1，第二电容Cst2上的电势差为(Vr1+Vth)-VDD。

在数据写入阶段，也即在t2阶段，该第二扫描线Sn对应提供的第二扫描信号和第一扫描线EMB对应提供的第一扫描信号均存在高电平状态，以控制第二晶体管T2和第四晶体管T4触发导通，而此时S点电压将由Vref1跳变到Vdata，基于电荷守恒定律，同样可得第一电容Cst1上的电压对应为(Cst2+Cgs)*(Vref1-Vdata)/(Cst1+Cst2+Cgs)+Vth。

在显示周期内的发光阶段，也即在t3阶段，该发射信号线EM对应提供的发射信号及第三扫描线SnB对应提供的第三扫描信号均存在高电平状态，以控制第一晶体管T1、第五晶体管T5、第六晶体管T6以及第七晶体管T7触发导通，发光器件D1将被点亮；且发光器件D1的点亮电流将受到第一晶体管T1对应的Vgs-Vth控制，而该Vgs-Vth对应为(Cst2+Cgs)*(Vref1-Vdata)/(Cst1+Cst2+Cgs)的函数，在此函数中并无VDD、VSS、Vth，故该像素电路对VDD和VSS的IR drop及Vth均有较好的补偿作用。

通过上述方案，该像素电路20能够有效加强对第一晶体管T1阈值电压Vth的补偿作用，并大幅改善残影问题；且对VDD和VSS的IR Drop也有补偿，以能够实现较高均一性的亮度；适用的刷新频率范围也较大。

本申请还提供了一种像素电路的驱动方法，请参阅图7，图7是本申请像素电路的驱动方法一实施方式的流程示意图。具体而言，可以包括如下步骤：

S31：在数据写入阶段，数据写入模块使数据线上的数据电压经由源极节点、并通过驱动模块的寄生电容和第一存储模块的分压，而被耦合至栅极节点。

可理解的是，本实施例中的驱动方法具体是相应显示面板中的驱动电路对如图2所示的像素电路进行驱动的方法，具体请结合参阅图2和图6及相关文字内容，在此不再赘述。

具体地，如图4所示，在数据写入阶段，也即在t2阶段，该第二扫描线对应提供的第二扫描信号和第一扫描线对应提供的第一扫描信号均存在高电平状态，以能够控制数据写入模块导通，以使数据写入模块将数据线上提供的数据电压写入第一存储模块的第二端，也即驱动模块的栅极节点，以经由该源极节点、并通过驱动模块的寄生电容和第一存储模块的分压，向驱动模块的栅极节点耦合写入数据电压。

S32：在发光阶段，驱动模块使栅极节点的电位与数据电压相关、且源极节点的电位为数据电压。

具体地，在显示周期内的发光阶段，也即在t3阶段，该发射信号线对应提供的发射信号及第三扫描线对应提供的第三扫描信号均存在高电平状态，以能够控制第一发光控制模块导通，以使驱动模块根据栅极节点和源极节点的电压驱动发光模块发光。

其中，该栅极节点的电位具体是与数据电压相关、且源极节点的电位为数据电压。

进一步地，在一实施例中，驱动模块还具有漏极节点，漏极节点耦接第一电压源，在上述S31之前，具体还可以包括：在补偿阶段，栅极节点和漏极节点被导通，以使驱动模块的阈值电压被写入第一存储模块。

其中，如图4所示，在补偿阶段，也即在t1阶段，该第四扫描线对应提供的第四扫描信号、第一扫描线对应提供的第一扫描信号以及第三扫描线对应提供的第三扫描信号均存在高电平状态，以能够控制第一初始化模块和补偿模块触发导通，以使第一初始化模块将第一基准电压写入第一存储模块的第一端和发光模块，而驱动模块的栅极节点和漏极节点被导通，以使驱动模块的阈值电压被写入第一存储模块，以补偿驱动模块的阈值电压。

优选地，该补偿阶段与数据写入阶段不交叠，以保证了像素电路在各灰阶补偿程度的一致性，而保证了显示面板的亮度均一性和显示效果的良好。

优选地，该补偿阶段执行于数据写入阶段之前。

可理解的是，在一些其他实施例中，该像素电路具体还包括一些其他更具体的特征，以能够对应实现一些其他更具体的驱动方法，具体请结合参阅图2-图6及相关文字内容，在此不再赘述。

本申请的有益效果是：区别于现有技术，本申请提供的像素电路中的驱动模块具有栅极节点和源极节点，第一存储模块耦接于栅极节点和源极节点之间，数据写入模块耦接于数据线和源极节点之间，并被配置为在数据写入阶段，使数据线上的数据电压经由源极节点、并通过驱动模块的寄生电容和第一存储模块的分压，而被耦合至栅极节点，以在发光阶段，使栅极节点的电位与数据电压相关、且源极节点的电位为数据电压，而不与像素电路的供电源相关，从而有效避免了该供电源的压降等不稳定状态给显示面板的亮度均一性和显示效果造成影响。

以上所述仅为本申请的实施方式，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。