位线控制器、页缓冲器和具有页缓冲器的半导体存储器装置

技术领域

本公开涉及电子装置，更具体地，涉及一种页缓冲器以及包括该页缓冲器的半导体存储器装置。

背景技术

半导体存储器装置是使用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)或磷化铟(InP)的半导体实现的存储器装置。半导体存储器装置被大致分类为易失性存储器装置或非易失性存储器装置。

易失性存储器装置是当电源被切断时丢失所存储的数据的存储器装置。易失性存储器装置的示例包括静态RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)等。非易失性存储器装置是即使电源被切断也维持所存储的数据的存储器装置。非易失性存储器装置的示例包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存、相变RAM(PRAM)、磁性RAM(MRAM)、电阻RAM(RRAM)、铁电RAM(FRAM)等。闪存大致分为NOR型和NAND型。

发明内容

基于本公开的实施方式的页缓冲器包括：位线控制器，其连接到位线并且被配置为在感测操作期间基于位线的电流电平来控制感测节点的电位电平；以及主锁存器，其被配置为基于感测节点的电位来锁存数据。位线控制器包括连接在位线和公共感测节点之间的第一晶体管以及连接在电源电压端子和公共感测节点之间的第二晶体管，并且第二晶体管是PMOS晶体管。

基于本公开的实施方式的页缓冲器包括：位线控制器，其连接到位线并且被配置为在感测操作期间基于位线的电流电平来控制感测节点的电位电平；以及主锁存器，其被配置为基于感测节点的电位来锁存数据。位线控制器包括：连接在位线和公共感测节点之间的第一晶体管；以及连接在电源电压端子和公共感测节点之间的第二晶体管，并且第一晶体管的漏极和第二晶体管的漏极连接到公共感测节点。

基于本公开的实施方式的半导体存储器装置包括：多个页缓冲器，其分别连接到多条位线并且被配置为基于位线的电流电平来执行感测操作。所述多个页缓冲器中的每一个包括：位线控制器，其连接到所述多条位线当中的一条位线并且被配置为在感测操作期间基于位线的电流电平来控制感测节点的电位电平；以及主锁存器，其被配置为基于感测节点的电位来锁存数据。位线控制器包括：连接在所述一条位线和公共感测节点之间的NMOS晶体管；以及连接在电源电压端子和公共感测节点之间的PMOS晶体管。

基于本公开的实施方式的位线控制器包括：连接在位线和公共感测节点之间的第一晶体管；以及连接在电源电压端子和公共感测节点之间的第二晶体管，并且其中，第二晶体管是PMOS晶体管。

附图说明

图1是示出具有根据本公开的实施方式的存储器装置的存储器系统的框图。

图2是示出包括在图1的存储器装置中的半导体存储器装置的图。

图3是示出三维存储块的图。

图4是用于具体地描述图3所示的存储块之一的电路图。

图5是示出图4所示的存储器串的电路图。

图6是示出页缓冲器的电路图。

图7是示出根据本公开的实施方式的页缓冲器的电路图。

图8是示出存储器系统的另一实施方式的图。

图9是示出存储器系统的另一实施方式的图。

图10是示出存储器系统的另一实施方式的图。

图11是示出存储器系统的另一实施方式的图。

具体实施方式

仅示出根据本说明书或申请中所公开的构思的实施方式的具体结构或功能描述，以描述根据本公开的构思的实施方式。根据本公开的构思的实施方式可按照各种形式实现，描述不限于本说明书或申请中所描述的实施方式。

以下，将参照附图详细描述本公开的实施方式，以使得本公开所属领域的技术人员可容易地实现本公开的技术精神。

本公开的实施方式提供了一种能够改进操作性能的页缓冲器以及包括其的半导体存储器装置。

基于本技术，可通过降低感测节点的可变性来改进页缓冲器的操作性能。

图1是示出具有基于本公开的实施方式的存储器装置的存储器系统的框图。

参照图1，存储器系统1000可包括存储器装置1100、控制器1200和主机1300。存储器装置1100可包括多个半导体存储器装置100。这多个半导体存储器装置100可被分成多个组。尽管在本公开的实施方式中主机1300被示出并描述为被包括在存储器系统1000中，但是存储器系统1000可被配置为仅包括控制器1200和存储器装置1100，并且主机可被配置为设置在存储器系统1000的外部。

在图1中，存储器装置1100的多个组GR1至GRn可分别通过第一通道CH1至第n通道CHn与控制器1200通信。各个半导体存储器装置100将稍后参照图2描述。

组GR1至GRn中的每一个可被配置为通过一个公共通道与控制器1200通信。控制器1200可被配置为通过多个通道CH1至CHn来控制存储器装置1100的多个半导体存储器100。

控制器1200可连接在主机1300和存储器装置1100之间。控制器1200可被配置为响应于来自主机1300的请求而访问存储器装置1100。例如，控制器1200可被配置为响应于从主机1300接收的主机命令Host_CMD来控制存储器装置1100的读操作、编程操作、擦除操作和后台操作。在编程操作期间，主机1300可将地址ADD和要编程的数据DATA与主机命令Host_CMD一起发送，并且在读操作期间，主机1300可将地址ADD与主机命令Host_CMD一起发送。在编程操作期间，控制器1200可将与编程操作对应的命令以及要编程的数据DATA发送到存储器装置1100。在读操作期间，控制器1200可将与读操作对应的命令发送到存储器装置1100，可从存储器装置1100接收所读取的数据DATA，并且可将所接收的数据DATA发送到主机1300。控制器1200可被配置为在存储器装置1100和主机1300之间提供接口。控制器1200可被配置为驱动固件以控制存储器装置1100。

主机1300可包括诸如计算机、PDA、PMP、MP3播放器、相机、摄像机或移动电话的便携式电子装置。主机1300可通过主机命令Host_CMD来请求存储器系统1000的编程操作、读操作、擦除操作等。主机1300可将与编程操作对应的主机命令Host_CMD、数据DATA和地址ADD发送到控制器1200以用于存储器装置1100的编程操作，并且可向控制器1200发送与读操作对应的主机命令Host_CMD和地址ADD以用于读操作。此时，地址ADD可以是数据的逻辑地址(逻辑地址块)。

控制器1200和存储器装置1100可被集成到一个半导体存储器装置中。作为示例性实施方式，控制器1200和存储器装置1100可被集成到一个半导体存储器装置中以配置存储卡。例如，控制器1200和存储器装置1100可被集成到一个半导体存储器装置中以配置诸如PC卡(个人计算机存储卡国际协会(PCMCIA))、紧凑闪存卡(CF)、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC或MMCmicro)、SD卡(SD、miniSD、microSD或SDHC)以及通用闪存装置(UFS)的存储卡。

在另一示例中，存储器系统1000被提供作为诸如计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板计算机、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航装置、黑匣子、数码相机、3维电视、数字音频记录仪、数字音频播放器、数字图像记录仪、数字图像播放器、数字视频记录仪和数字视频播放器、能够在无线环境中发送和接收信息的装置、配置家庭网络的各种电子装置之一、配置计算机网络的各种电子装置之一、配置远程信息网络的各种电子装置之一、RFID装置的电子装置的各种组件之一或者配置计算系统的各种组件之一。

作为示例性实施方式，存储器装置1100或存储器系统1000可作为各种类型的封装来安装。例如，存储器装置1100或存储器系统1000可通过诸如堆叠式封装(PoP)、球格阵列(BGA)、芯片级封装(CSP)、带引线的塑料芯片载体(PLCC)、塑料双列直插封装(PDIP)、华夫晶片封装、晶圆形式晶片、板载芯片(COB)、陶瓷双列直插封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄四方扁平封装(TQFP)、小外形(SOIC)、收缩型小外形封装(SSOP)、薄小外形(TSOP)、系统封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)或晶圆级处理层叠封装(WSP)的方法来封装和安装。

图2是示出包括在图1的存储器装置中的半导体存储器装置的图。

参照图2，半导体存储器装置100可包括存储器单元阵列110、地址解码器120、读写电路130、控制逻辑140和电压发生电路150。地址解码器120、读写电路130和电压发生电路150可被定义为对存储器单元阵列110执行读操作的外围电路160。

存储器单元阵列110可包括多个存储块BLK1至BLKz。多个存储块BLK1至BLKz可通过字线WL连接到地址解码器120。多个存储块BLK1至BLKz可通过位线BL1至BLm连接到读写电路130。多个存储块BLK1至BLKz中的每一个可包括多个存储器单元。作为实施方式，多个存储器单元是非易失性存储器单元。多个存储器单元当中的连接到一条字线的多个存储器单元可被定义为一个页。即，存储器单元阵列110可由多个页配置。

存储器单元阵列110的多个存储块BLK1至BLKz中的每一个可包括多个存储器串。多个存储器串中的每一个可包括串联连接在位线和源极线之间的漏极选择晶体管、多个存储器单元和源极选择晶体管。另外，多个存储器串中的每一个可在源极选择晶体管和存储器单元之间以及漏极选择晶体管和存储器单元之间包括通过晶体管，并且还可在存储器单元之间包括管栅晶体管。存储器单元阵列110的详细描述将稍后描述。

地址解码器120可通过字线WL连接到存储器单元阵列110。地址解码器120可被配置为响应于控制逻辑140中生成的地址解码器控制信号AD_signals而操作。地址解码器120可通过存储器装置100内部的输入/输出缓冲器(未示出)来接收地址ADDR。

在编程操作期间，地址解码器120可对所接收的地址ADDR中的行地址进行解码，并且可基于所解码的行地址将由电压发生电路150生成的多个操作电压(包括编程电压Vpgm、读电压Vread、通过电压Vpass和验证电压Vverify)施加到存储器单元阵列110的多个存储器单元。

地址解码器120被配置为对所接收的地址ADDR中的列地址进行解码。地址解码器120将所解码的列地址Yi发送到读写电路130。

在编程操作或读操作期间接收的地址ADDR包括块地址、行地址和列地址。地址解码器120基于块地址和行地址来选择一个存储块和一条字线。列地址可由地址解码器120解码并且可被提供给读写电路130。

地址解码器120可包括块解码器、行解码器、列解码器、地址缓冲器等。

读写电路130可包括多个页缓冲器PB1至PBm。多个页缓冲器PB1至PBm可通过位线BL1至BLm连接到存储器单元阵列110。在读操作或验证操作期间，多个页缓冲器PB1至PBm可执行感测连接到位线BL1至BLm的存储器单元的编程状态的感测操作。在感测操作期间，多个页缓冲器PB1至PBm中的每一个可基于对应位线BL1至BLm的电流电平来锁存数据。多个页缓冲器PB1至PBm可在编程操作期间执行接收并暂时存储要编程的数据的数据传输操作，并且可基于暂时存储的数据来调节对应位线BL1至BLm的电位电平。

读写电路130可响应于从控制逻辑140输出的页缓冲器控制信号PB_signals而操作。

作为示例性实施方式，读写电路130可包括页缓冲器(或页寄存器)、列选择电路等。

控制逻辑140可连接到地址解码器120、读写电路130和电压发生电路150。控制逻辑140可通过半导体存储器装置100的输入/输出缓冲器(未示出)来接收命令CMD。控制逻辑140可被配置为响应于命令CMD而控制半导体存储器装置100的总体操作。例如，控制逻辑140可接收与编程操作对应的命令CMD。响应于所接收的命令CMD，控制逻辑140可生成并输出控制地址解码器120的地址解码器控制信号AD_signals、控制读写电路130的页缓冲器控制信号PB_signals以及控制电压发生电路150的电压发生电路控制信号VG_signals。另外，控制逻辑140可接收与读操作对应的命令CMD。响应于所接收的命令CMD，控制逻辑140可生成并输出控制地址解码器120的地址解码器控制信号AD_signals、控制读写电路130的页缓冲器控制信号PB_signals以及控制电压发生电路150的电压发生电路控制信号VG_signals。

在编程操作期间，电压发生电路150可基于从控制逻辑140输出的电压发生电路控制信号VG_signals的控制来生成编程电压Vpgm、通过电压Vpass和验证电压Vverify，并且电压发生电路150可将编程电压Vpgm、通过电压Vpass和验证电压Vverify输出给地址解码器120。另外，在读操作期间，电压发生电路150可基于从控制逻辑140输出的电压发生电路控制信号VG_signals的控制来生成读电压Vread和通过电压Vpass，并且电压发生电路150可将读电压Vread和通过电压Vpass输出给地址解码器120。

图3是示出三维存储块的图。

参照图3，三维存储块BLK1至BLKz可沿着位线BL1至BLm延伸的方向Y彼此间隔开布置。例如，第一存储块BLK1至第z存储块BLKz可沿着第二方向Y彼此间隔开布置，并且包括沿着第三方向Z层叠的多个存储器单元。下面将参照图4和图5具体地描述第一存储块BLK1至第z存储块BLKz中的任一个的配置。

图4是用于具体地描述图3所示的存储块之一的电路图。

图5是示出图4所示的存储器串的电路图。

参照图4和图5，各个存储器串ST可连接在位线BL1至BLm与源极线SL之间。将作为示例描述连接在第一位线BL1与源极线SL之间的存储器串ST。

存储器串ST可包括串联连接在源极线SL与第一位线BL1之间的源极选择晶体管SST、存储器单元F1至Fn(n是正整数)以及漏极选择晶体管DST。连接到不同位线BL1至BLm的不同存储器串ST中所包括的源极选择晶体管SST的栅极可连接到第一源极选择线SSL0和第二源极选择线SSL1。例如，源极选择晶体管SST当中的在第二方向Y上彼此相邻的源极选择晶体管可连接到同一源极选择线。例如，假设源极选择晶体管SST沿着第二方向Y依次布置，从第一源极选择晶体管SST布置在第一方向X上并被包括在不同串ST中的源极选择晶体管SST的栅极以及从第二源极选择晶体管SST布置在第一方向X上并被包括在不同串ST中的源极选择晶体管SST的栅极可连接到第一源极选择线SSL0。另外，从第三源极选择晶体管SST布置在第一方向X上并被包括在不同串ST中的源极选择晶体管SST的栅极以及从第四源极选择晶体管SST布置在第一方向X上并被包括在不同串ST中的源极选择晶体管SST的栅极可连接到第二源极选择线SSL1。

存储器单元F1至Fn的栅极可连接到字线WL1至WLn，并且漏极选择晶体管DST的栅极可连接到第一漏极选择线DSL0至第四漏极选择线DSL3中的任一条。

漏极选择晶体管DST当中的布置在第一方向X上的晶体管的栅极可共同连接到同一漏极选择线(例如，DSL0)，但是布置在第二方向Y上的晶体管可连接到不同的漏极选择线DSL1至DSL3。例如，假设漏极选择晶体管DST沿着第二方向Y依次布置，从第一漏极选择晶体管DST布置在第一方向X上并被包括在不同串ST中的漏极选择晶体管DST的栅极可连接到第一漏极选择线DSL0。从连接到第一漏极选择线DSL0的漏极选择晶体管DST布置在第二方向Y上的漏极选择晶体管DST可依次连接到第二漏极选择线DSL1至第四漏极选择线DSL3。因此，可在所选存储块内选择连接到所选漏极选择线的存储器串ST，并且连接到剩余未选漏极选择线的存储器串ST可未被选择。

连接到同一字线的存储器单元可形成一个页PG。这里，页意指物理页。例如，在连接到第一位线BL1至第m位线BLm的串ST当中，在第一方向X上连接在同一字线的一组存储器单元被称为页PG。例如，在连接到第一字线WL1的第一存储器单元F1当中，沿着第一方向X布置的存储器单元可形成一个页PG。共同连接到第一字线WL1的第一存储器单元F1当中的布置在第二方向Y上的单元可被分到不同的页中。因此，当第一漏极选择线DSL0是所选漏极选择线并且第一字线WL1是所选字线时，连接到第一漏极选择线DSL0的页可成为连接到第一字线WL1的多个页PG当中的所选页。共同连接到第一字线WL1，但连接到未选的第二漏极选择线DSL1至第四漏极选择线DSL3的页可成为未选页。

在附图中，一个串ST中可包括一个源极选择晶体管SST和一个漏极选择晶体管DST，但是基于半导体存储器装置，一个串ST中可包括多个源极选择晶体管SST和多个漏极选择晶体管DST。另外，基于存储器装置，在源极选择晶体管SST、存储器单元F1至Fn和漏极选择晶体管DST之间可包括虚设单元。虚设单元可能不像正常存储器单元F1至Fn那样存储用户数据，但是虚设单元可用于改进各个串ST的电特性。然而，在本实施方式中，虚设单元不是重要配置，因此，省略其详细描述。

图6是示出页缓冲器的电路图。

参照图6，页缓冲器PB1可包括位线控制器131、位线放电器132、感测节点预充电器133、子锁存器134和主锁存器135。

在读操作或验证操作中的感测操作期间，位线控制器131可根据基于连接到位线BL1的存储器单元的编程状态而改变的位线BL1的电流电平来控制感测节点SO的电位电平。

位线控制器131可包括多个NMOS晶体管N1和N3至N6以及多个PMOS晶体管P1和P2。

NMOS晶体管N1可连接在位线BL1和节点ND1之间，并且可响应于页缓冲器选择信号PBSEL而将位线BL1和节点ND1电连接。

NMOS晶体管N3可连接在节点ND1和公共感测节点CSO之间，并且可响应于页缓冲器感测信号PB_SENSE而将节点ND1和公共感测节点CSO电连接。

PMOS晶体管P1和PMOS晶体管P2可串联连接在电源电压VDD和感测节点SO之间，并且可分别响应于子锁存器134的节点QS和预充电信号SA_PRECH_N而导通。

NMOS晶体管N4可连接在PMOS晶体管P1和PMOS晶体管P2之间的节点与公共感测节点CSO之间，并且可响应于控制信号SA_CSOC而将通过PMOS晶体管P1供应的电源电压VDD供应给公共感测节点CSO。

NMOS晶体管N5可连接在感测节点SO和公共感测节点CSO之间，并且可响应于传输信号TRANSO而将感测节点SO和公共感测节点CSO电连接。

NMOS晶体管N6可连接在公共感测节点CSO与子锁存器134的节点ND2之间，并且可响应于放电信号SA_DISCH而将公共感测节点CSO和节点ND2电连接。

位线控制器131在感测操作期间的操作描述如下。

响应于子锁存器134的节点QS被设定为逻辑低电平并且预充电信号SA_PRECH_N为逻辑低电平，PMOS晶体管P1和PMOS晶体管P2可将感测节点SO预充电至电源电压VDD的电平。

NMOS晶体管N4可响应于控制信号SA_CSOC而导通，NMOS晶体管N5可响应于逻辑高电平的传输信号TRANSO而导通，公共感测节点CSO可被预充电至恒定电平(VDD-Vth)。

此后，从预充电信号SA_PRECH_N转变为逻辑高电平的时间点到传输信号TRANSO转变为逻辑低电平的时间点，可执行评估操作。PMOS晶体管P2可响应于转变为逻辑高电平的预充电信号SA_PRECH_N而截止，并且施加到感测节点SO的电源电压VDD可被切断。感测节点SO和公共感测节点CSO的电位电平可基于连接到位线BL1的存储器单元的编程状态而改变。例如，在存储器单元的阈值电压大于在读操作或验证操作期间施加到存储器单元的字线的读电压或验证电压的编程状态的情况下，电流可不流过位线BL1。因此，公共感测节点CSO和感测节点SO的电位可维持预充电电平。另一方面，在存储器单元的阈值电压小于在读操作或验证操作期间施加到存储器单元的字线的读电压或验证电压的擦除状态的情况下，电流可流过位线BL1。因此，公共感测节点CSO和感测节点SO的电位可在预充电状态下减小放电电平(例如，SA_CSOC-Vth)。

位线放电器132可连接到位线控制器131的节点ND1以对位线BL1的电位电平进行放电。

位线放电器132可包括连接在节点ND1和接地电源VSS之间的NMOS晶体管N2，并且NMOS晶体管N2可响应于位线放电信号BL_DIS而将接地电源VSS施加到节点ND1。

感测节点预充电器133可连接在感测节点SO和电源电压VDD之间，以将感测节点SO预充电至电源电压VDD的电平。

感测节点预充电器133可包括PMOS晶体管P3，并且PMOS晶体管P3可响应于感测节点预充电信号PRECHSO_N而将电源电压VDD施加到感测节点SO。

子锁存器部分134可包括多个NMOS晶体管N7至N11以及反相器IV1和IV2。

反相器IV1和IV2可在反方向上并联连接在节点QS和节点QS_N之间以配置锁存器。

NMOS晶体管N7和NMOS晶体管N8可串联连接在感测节点SO和接地电源VSS之间，NMOS晶体管N7可响应于传输信号TRANSS而导通，并且NMOS晶体管N8可基于节点QS的电位电平而导通或截止。

NMOS晶体管N9可连接在节点QS和节点ND3之间，并且可响应于重置信号SRST而将节点QS和节点ND3电连接。NMOS晶体管N10可连接在节点QS_N和节点ND3之间，并且可响应于设定信号SSET而将节点QS_N和节点ND3电连接。NMOS晶体管N11可连接在节点ND3和接地电源VSS之间，并且可基于感测节点SO的电位而导通，以将节点ND3和接地电源VSS电连接。例如，在感测节点SO被预充电至高电平的状态下，当重置信号SRST以逻辑高电平施加到NMOS晶体管N9时，节点QS和节点QS_N可分别被初始化为逻辑低电平和逻辑高电平。另外，在感测节点SO被预充电至高电平的状态下，当设定信号SSET以逻辑高电平施加到NMOS晶体管N10时，节点QS和节点QS_N可分别被设定为逻辑高电平和逻辑低电平。在数据感测操作期间，节点QS可被设定为逻辑低电平。

主锁存器135可包括多个NMOS晶体管N12至N16以及反相器IV3和IV4。

反相器IV3和IV4可在反方向上并联连接在节点QM和节点QM_N之间以配置锁存器。

NMOS晶体管N12和NMOS晶体管N13可串联连接在感测节点SO和接地电源VSS之间，NMOS晶体管N12可响应于传输信号TRANSM而导通，并且NMOS晶体管N13可基于节点QM的电位电平而导通或截止。

NMOS晶体管N14可连接在节点QM和节点ND4之间，并且NMOS晶体管N14可响应于重置信号MRST而导通或截止。NMOS晶体管N15可连接在节点QM_N和节点ND4之间，以响应于设定信号MSET而将节点QM_N和节点ND4电连接。NMOS晶体管N16可连接在节点ND4和接地电源VSS之间，并且可基于感测节点SO的电位而将节点ND4和接地电源VSS连接。

在上述位线控制器131中，NMOS晶体管N3和NMOS晶体管N4可按级联形式连接并在饱和区域中操作。当NMOS晶体管N4在饱和模式下操作时，施加到NMOS晶体管N4的栅极的控制信号SA_CSOC的电位电平可基于公共感测节点CSO的电位电平而改变。由于流向NMOS晶体管N3的电流电平在饱和模式下固定，所以流过NMOS晶体管N4的电流电平可固定。NMOS晶体管N4的漏极可连接到被供应有电源电压VDD的PMOS晶体管P11，并且NMOS晶体管N4的源极可连接到公共感测节点CSO。在这种情况下，当公共感测节点CSO的电位电平改变时，NMOS晶体管N4的栅极和源极之间的电压可通过耦合现象而改变，并且施加到NMOS晶体管N4的栅极的控制信号SA_CSOC的电位电平可改变。因此，位线控制器131的操作特性可降低。

图7是示出基于本公开的实施方式的页缓冲器的电路图。

包括在图2的读写电路130中的多个页缓冲器PB1至PBm可按彼此相似的结构来设计。在本公开的实施方式中，为了描述方便，作为示例描述页缓冲器PB1。

参照图7，页缓冲器PB1可包括位线控制器231、位线放电器232、感测节点预充电器233、子锁存器234和主锁存器235。

在读操作或验证操作中的感测操作期间，位线控制器131可根据基于连接到位线BL1的存储器单元的编程状态而改变的位线BL1的电流电平来控制感测节点SO的电位电平。

位线控制器231可包括多个NMOS晶体管N21和N23至N25以及多个PMOS晶体管P11至P13。

NMOS晶体管N21可连接在位线BL1和节点ND1之间，并且可响应于页缓冲器选择信号PBSEL而将位线BL1和节点ND1电连接。

NMOS晶体管N23可连接在节点ND1和公共感测节点CSO之间，并且可响应于页缓冲器感测信号PB_SENSE而将节点ND1和公共感测节点CSO电连接。NMOS晶体管N23可被配置成NMOS FET，可响应于逻辑低电平的页缓冲器感测信号PB_SENSE而截止，并且可响应于逻辑高电平的页缓冲器感测信号PB_SENSE而导通。NMOS晶体管N23的漏极可连接到公共感测节点CSO。

PMOS晶体管P11和PMOS晶体管P12可串联连接在电源电压VDD和感测节点SO之间，并且可分别响应于子锁存器234的节点QS和预充电信号SA_PRECH_N而导通。

PMOS晶体管P13可连接在PMOS晶体管P11和PMOS晶体管P12之间的节点与公共感测节点CSO之间，并且可响应于逻辑低电平的控制信号SA_CSOC而将通过PMOS晶体管P11供应的电源电压VDD供应给公共感测节点CSO。PMOS晶体管N13可被配置成PMOS FET，可响应于逻辑低电平的控制信号SA_CSOC而导通，并且可响应于逻辑高电平的控制信号SA_CSOC而截止。PMOS晶体管P13的漏极可连接到公共感测节点CSO。PMOS晶体管P13和NMOS晶体管N23可按级联形式连接。

NMOS晶体管N24可连接在感测节点SO和公共感测节点CSO之间，并且可响应于传输信号TRANSO而将感测节点SO和公共感测节点CSO电连接。

NMOS晶体管N25可连接在公共感测节点CSO与子锁存器234的节点ND2之间，并且可响应于放电信号SA_DISCH而将公共感测节点CSO和节点ND2电连接。

位线控制器231在感测操作期间的操作描述如下。

响应于子锁存器234的节点QS被设定为逻辑低电平并且预充电信号SA_PRECH_N为逻辑低电平，PMOS晶体管P11和PMOS晶体管P12可将感测节点SO预充电至电源电压VDD的电平。

PMOS晶体管P13可响应于逻辑低电平的控制信号SA_CSOC而导通，NMOS晶体管N24可响应于逻辑高电平的传输信号TRANSO而导通，并且公共感测节点CSO可被预充电至恒定电平VDD。

此后，从预充电信号SA_PRECH_N转变为逻辑高电平的时间点到传输信号TRANSO转变为逻辑低电平的时间点，可执行评估操作。PMOS晶体管P12可响应于转变为逻辑高电平的预充电信号SA_PRECH_N而截止，并且施加到感测节点SO的电源电压VDD可被切断。感测节点SO和公共感测节点CSO的电位电平可基于连接到位线BL1的存储器单元的编程状态而改变。例如，在存储器单元的阈值电压大于在读操作或验证操作期间施加到存储器单元的字线的读电压或验证电压的编程状态的情况下，电流可不流过位线BL1。因此，公共感测节点CSO和感测节点SO的电位可维持预充电电平。另一方面，在存储器单元的阈值电压小于在读操作或验证操作期间施加到存储器单元的字线的读电压或验证电压的擦除状态的情况下，电流可流过位线BL1。因此，公共感测节点CSO和感测节点SO的电位可在预充电状态下减小放电电平。

位线放电器232可连接到位线控制器231的节点ND1以对位线BL1的电位电平进行放电。

位线放电器232可包括连接在节点ND1和接地电源VSS之间的NMOS晶体管N22，并且NMOS晶体管N22可响应于位线放电信号BL_DIS而将接地电源VSS施加到节点ND1。

感测节点预充电器233可连接在感测节点SO和电源电压VDD之间以将感测节点SO预充电至电源电压VDD的电平。

感测节点预充电器233可包括PMOS晶体管P3，并且PMOS晶体管P3可响应于感测节点预充电信号PRECHSO_N而将电源电压VDD施加到感测节点SO。

子锁存器部分234可包括多个NMOS晶体管N26至N30以及反相器IV1和IV2。

反相器IV1和IV2可在反方向上并联连接在节点QS和节点QS_N之间以配置锁存器。

NMOS晶体管N26和NMOS晶体管N27可串联连接在感测节点SO和接地电源VSS之间，NMOS晶体管N26可响应于传输信号TRANSS而导通，并且NMOS晶体管N27可基于节点QS的电位电平而导通或截止。

NMOS晶体管N28可连接在节点QS和节点ND3之间，并且可响应于重置信号SRST而将节点QS和节点ND3电连接。NMOS晶体管N29可连接在节点QS_N和节点ND3之间，并且可响应于设定信号SSET而将节点QS_N和节点ND3电连接。NMOS晶体管N30可连接在节点ND3和接地电源VSS之间，并且可基于感测节点SO的电位而导通以将节点ND3和接地电源VSS电连接。例如，在感测节点SO被预充电至高电平的状态下，当重置信号SRST以逻辑高电平施加到NMOS晶体管N30时，节点QS和节点QS_N可分别被初始化为逻辑低电平和逻辑高电平。另外，在感测节点SO被预充电至高电平的状态下，当设定信号SSET以逻辑高电平施加到NMOS晶体管N29时，节点QS和节点QS_N可分别被设定为逻辑高电平和逻辑低电平。在数据感测操作期间，节点QS可被设定为逻辑低电平。

主锁存器235可包括多个NMOS晶体管N31至N35以及反相器IV3和IV4。

反相器IV3和IV4可在反方向上并联连接在节点QM和节点QM_N之间以配置锁存器。

NMOS晶体管N31和NMOS晶体管N32可串联连接在感测节点SO和接地电源VSS之间，NMOS晶体管N31可响应于传输信号TRANSM而导通，并且NMOS晶体管N32可基于节点QM的电位电平而导通或截止。

NMOS晶体管N33可连接在节点QM和节点ND4之间，并且NMOS晶体管N33可响应于重置信号MRST而导通或截止。NMOS晶体管N34可连接在节点QM_N和节点ND4之间，以响应于设定信号MSET而将节点QM_N和节点ND4电连接。NMOS晶体管N35可连接在节点ND4和接地电源VSS之间，并且可基于感测节点SO的电位将节点ND4和接地电源VSS连接。

在上述位线控制器231中，当介于接收电源电压VDD的PMOS晶体管P11与公共感测节点CSO之间的晶体管被配置为PMOS晶体管P13时，公共感测节点CSO可连接到PMOS晶体管P13的漏极。因此，即使公共感测节点CSO的电位电平改变，PMOS晶体管P13的栅极的耦合现象也可改进，因此，位线控制器231的操作特性可改进。

图8是示出存储器系统的另一实施方式的图。

参照图8，存储器系统30000可被实现为蜂窝电话、智能电话、平板PC、个人数字助理(PDA)或无线通信装置。存储器系统30000可包括存储器装置1100以及能够控制存储器装置1100的操作的控制器1200。控制器1200可在处理器3100的控制下控制存储器装置1100的数据访问操作(例如，编程操作、擦除操作或读操作)。

编程在存储器装置1100中的数据可基于存储控制器1200来通过显示器3200输出。

无线电收发器3300可通过天线ANT来发送和接收无线电信号。例如，无线电收发器3300可将通过天线ANT接收的无线电信号转换为可由处理器3100处理的信号。因此，处理器3100可处理从无线电收发器3300输出的信号，并且可将所处理的信号发送到存储控制器1200或显示器3200。存储控制器1200可将由处理器3100处理的信号编程到存储器装置1100。另外，无线电收发器3300可将从处理器3100输出的信号转换为无线电信号，并且可通过天线ANT将转换的无线电信号输出到外部装置。输入装置3400可以是能够输入控制处理器3100的操作的控制信号或者要由处理器3100处理的数据的装置。输入装置3400可被实现为诸如触摸板或计算机鼠标的指点装置、键区或键盘。处理器3100可控制显示器3200的操作以使得从控制器1200输出的数据、从无线电收发器3300输出的数据或者从输入装置3400输出的数据通过显示器3200输出。

基于实施方式，能够控制存储器装置1100的操作的存储控制器1200可被实现为处理器3100的一部分，并且也可被实现为与处理器3100分离的芯片。另外，存储控制器1200可通过图1所示的控制器1200的示例来实现。

图9是示出存储器系统的另一示例的图。

参照图9，存储器系统40000可被实现为个人计算机(PC)、平板PC、上网本、电子阅读器、个人数字助理(PDA)、便携式多媒体播放器(PMP)、MP3播放器或MP4播放器。

存储器系统40000可包括存储器装置1100和存储控制器1200，存储控制器1200能够控制存储器装置1100的数据处理操作。

处理器4100可基于通过输入装置4200输入的数据来通过显示器4300输出存储在存储器装置1100中的数据。例如，输入装置4200可被实现为诸如触摸板或计算机鼠标的指点装置、键区或键盘。

处理器4100可控制存储器系统40000的总体操作并且控制存储控制器1200的操作。基于实施方式，能够控制存储器装置1100的操作的存储控制器1200可被实现为处理器4100的一部分，或者可被实现为与处理器4100分离的芯片。另外，存储控制器1200可通过图1所示的控制器1200的示例来实现。

图10是示出存储器系统的另一实施方式的图。

参照图10，存储器系统50000可被实现为例如数字相机、设置有数字相机的便携式电话、设置有数字相机的智能电话或设置有数字相机的平板PC的图像处理装置。

存储器系统50000可包括存储器装置1100以及能够控制存储器装置1100的数据处理操作(例如，编程操作、擦除操作或读操作)的存储控制器1200。

存储器系统50000的图像传感器5200可将光学图像转换为数字信号。所转换的数字信号可被发送到处理器5100或存储控制器1200。在处理器5100的控制下，所转换的数字信号可通过显示器5300输出或者通过控制器1200存储在存储器装置1100中。另外，存储在存储器装置1100中的数据可基于处理器5100或存储控制器1200来通过显示器5300输出。

基于实施方式，能够控制存储器装置1100的操作的存储控制器1200可被实现为处理器5100的一部分，或者可被实现为与处理器5100分离的芯片。另外，存储控制器1200可通过图1所示的控制器1200的示例来实现。

图11是示出存储器系统的另一实施方式的图。

参照图11，存储器系统70000可被实现为存储卡或智能卡。存储器系统70000可包括存储器装置1100、存储控制器1200和卡接口7100。

存储控制器1200可控制存储器装置1100与卡接口7100之间的数据交换。基于实施方式，卡接口7100可以是安全数字(SD)卡接口或多媒体卡(MMC)接口，但不限于此。另外，存储控制器1200可通过图1所示的控制器1200的示例来实现。

存储器系统70000的卡接口7100可基于主机60000的协议与主机60000接口以方便主机60000与控制器1200之间的数据交换。基于实施方式，卡接口7100可支持通用串行总线(USB)协议和芯片间(IC)USB协议。这里，卡接口可指能够支持主机60000所使用的协议的硬件、安装在硬件中的软件或者信号传输方法。

当存储器系统70000可连接到诸如PC、平板PC、数字相机、数字音频播放器、移动电话、控制台视频游戏硬件或数字机顶盒的主机60000的主机接口6200时，主机接口6200可在微处理器6100的控制下通过卡接口7100和存储控制器1200来执行与存储器装置1100的数据通信。

尽管已参考有限的实施方式和附图描述了本公开，但是本公开不限于上述实施方式，本公开所属领域的技术人员可从所公开的描述进行各种改变和修改。

相关申请的交叉引用

本申请要求2020年6月18日提交于韩国知识产权局的韩国专利申请号10-2020-0074499的优先权，其完整公开通过引用并入本文。