存储单元、存储的方法、存储阵列、存储器及其制备方法

技术领域

本发明涉及三维动态随机存储单元件，尤其是高存储密度、低功耗、可兼容三维集成的三维动态随机存储单元(Dynamic Random Access Memory，DRAM)的器件与阵列结构、工作机制、操作方法和制备方法。

背景技术

目前计算机主存中最常采用的存储单元为动态随机三维动态随机存储单元(DRAM)，其主要的作用原理是利用电容内存储电荷的多寡来代表一个二进制比特(Bit)是1或0，这样的工作方式带来读写速度快、擦写寿命长的特点。但是由于在现实中晶体管会有漏电电流的现象，导致电容上所存储的电荷数量并不足以正确的判别数据，进而造成数据损毁。

当前的DRAM普遍采用“1T1C”的结构，即单个存储单元由一个金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)和一个电容串联组成。写入过程晶体管开启，位线电压给电容充电或放电；读出过程中，同样晶体管开启，将该单元电容所存电荷转移到位线的采样模块进行读出。这种工作模式下，读出数据的正确性受位线的寄生电容的影响很大，导致必须保证DRAM存储单元的电容至少要与寄生电容相当，才能真实的将其存储的比特数读出。目前商用的最小尺寸一般为6个特征尺寸面积(6F

而“3T”结构的DRAM在读出方面，因为源跟随(Source Follow,SF)晶体管的存在，得以直接读取该晶体管源端的电压来判断存储的bit，无需通过位线进行电荷转移的方式读出，摆脱了DRAM单元需要大电容的劣势。但是晶体管数量从1个增至3个且破坏了原结构的周期性，在工艺制备过程中，集成度反倒比不上“1T1C”结构。

因此在平面半导体制程中，DRAM的存储密度的提升已经走到了尽头。即使以后采用更先进的工艺节点，也会受到存储电容大小的限制，获得的提升非常有限。其实存储密度的瓶颈是所有三维动态随机存储单元件都需要解决的，而当前比较成功的案例是3D NAND。它将原本平面工艺集成的NAND闪存(Flash Memory)阵列，通过三维的工艺方法实现了FLASH器件在垂直方向的连接，详细方案可参照专利US009595.346B2。3D NAND充分利用了高度方向的空间，完成了单一层次的FLASH阵列向十层乃至百层阵列的转变，成倍地提高FLASH的存储密度。并且由于层数的叠加，单元FLASH的得以在很大程度上保持相对大的尺寸，减少了晶体管因尺寸过小的带来的非理想效应；工艺实现也不必要采用先进的10nm或以下节点，降低制造成本。

综上，将半导体工艺从平面化转变为立体化，是延续摩尔定律的关键手段之一。而三维动态随机存储单元由于具备结构简单和周期性强的特点，必然成为未来半导体三维化的切入点。那么理想的DRAM具备有源跟随器的存储单元，其存储信号能够通过控制一个晶体管的栅压实现读出，从而避免使用大电容，实现低功耗、高读写速度和多比特存储。此外，还要兼容三维半导体工艺，设计器件结构，同时解决传统平面DRAM面临的存储密度问题。

发明内容

本发明的目的是：提出一种新型的三维动态随机三维动态随机存储单元的结构、设置方法和工艺实现。实现DRAM单元在垂直方向的集成，并且每个存储单元能够例如以源跟随的形式读出与所述信息有关的电压，或者以跨导放大器来读出所述的电流信号。这些方式，消除了传统DRAM绑定大电容的弊端，拥有高集成度、高读写速度和多值存储的特点。

本发明提出了一种三维动态随机存储器的信息存储方法，方法中采用的三维动态随机存储器至少包含一个三维动态存储单元。所述三维动态存储单元的信息写入与擦除采取例如移位寄存的方式；或者，也可以采用其它适当的器件结构，将所述信息移出，并另外写入适当的位置。信号读出通过行列选址，选取单个信息存储节点，将其中的信号转变为电压或电流进行读出。以所述写入、擦除与读出模式为基础，所述三维动态存储单元能够实现对所有信息存储节点的刷新，保证所有存储信息的有效性。所述三维动态随机存储单元与所述三维动态随机存储器均包含以多个栅极层为主体的堆叠结构，在低存储负载工况下，用电压调控所述栅极层能够让部分所述存储节点不进入信息存储的状态，实现所述三维动态随机存储器的低功耗运行。

另一方面，本发明提供了一种三维动态随机存储单元与包含该存储单元的三维动态随机存储器装置。所述三维动态随机存储单元，包括：衬底，以及在所述衬底上制备的堆叠结构。所述堆叠结构包括多个栅极层，以及贯穿所述堆叠结构中每个栅极层的沟道孔。所述多个栅极层包括读取栅极、写入栅极、存储与转移栅极和复位栅极；所述沟道孔包括第一绝缘介质层、电荷耦合层、第二绝缘介质层、信号读取层和绝缘芯层。所述电荷耦合层包括第一掺杂类型材料层和第二掺杂类型材料层，所述信号读取层包括第三掺杂类型材料层和第四掺杂类型材料层。多个所述的三维动态随机存储单元被设置在一个半导体器件平面上，并且所述的多个三维动态随机存储单元被设置得协同工作。所述三维动态随机存储单元与存储器结构可通过本发明的权利要求、实施方案与附图说明做详细了解。

并且，本发明对所述的三维动态随机存储单元和存储器公开了一种制备方法，所述的制备方法包括：

在衬底上形成所述第二掺杂类型材料层；

在衬底上形成所述叠层结构；

形成贯穿叠层结构的所述沟道孔；

在沟道孔中依次形成所述第一绝缘介质层、所述电荷耦合层、所述第二绝缘介质层、所述信号读取层和所述绝缘芯，其中电荷耦合层和信号读取层与所述衬底接触；

将堆叠层结构分割为若干行堆叠结构，并在沟道孔顶部形成所述第一掺杂类型材料层和第三掺杂类型材料层，在沟道孔底部的衬底上形成第四掺杂类型材料层；

用金属线互联形成所述写入位线和所述读取位线，在堆叠层结构的两侧对各层栅极导体打上接触，形成所述位线、所述写入字线、所述复位字线和所述隔离字线。

此外，本发明针对所述三维动态随机存储单元与存储器装置与存储方法的特点，提供了一种新的存算方法，尤其可以用于卷积神经网络中训练矩阵的权值。所述三维动态随机存储器的存算方法组合多个所述三维动态随机存储单元，构成三维动态随机存储阵列。所述三维动态随机存储器阵列中每个信息存储结点存储固定的权值信息，在所述读取字线上施加选通信号，所述读出位线的电流作为输出信号实现存算应用中基本的乘加运算。所述三维动态存储器保持各所述字线选中一级的有效信息存储结点，完成所述的乘加运算后，根据反馈重新修正并向读取位线对应的写入位线读出写入新的权值信息，并完成所有信息存储结点的整体移位，进行下一周期的乘加运算与修正流程，直到存储阵列中所关心的权值进行一轮修正，完成存算应用中的训练过程。

本发明的有益效果是：所述三维动态随机存储单元从原理上等效于多个无电容式动态随机存储器在高度方向的集成，实现了写入通路与读取通路的分离，其特点和优越性包括：

高存储密度：当前标准的DRAM存储单元的尺寸为6F

支持连续只读：所述三维动态随机存储单元中的单个存储结点等效于无电容DRAM，读取时不会破坏对应的存储信号。因此，本发明的装置支持连续的读取操作，无需如经典DRAM在读取的同时对存储结点进行刷新，这特别有利于在存算领域的应用。

高速且低功耗：采用无电容DRAM的基本原理后，存储结点的电容值相较标准的DRAM可以降低2～3个量级。在读写速度方面，写入时，只需给更小的存储电容充电，具有高写入速度的特点；读取时，信号电荷驱动晶体管给所述读取字线充电，是一种有源读出的方式，具有高读取速度的特点。另外，同样归功于低值存储电容与读出后不会破坏原有信号的优点，所述三维动态随机存储单元与存储器也具备低功耗的特点。

多值存储：所述存储结点与读出字线之间电学不连通，单个所述存储结点能够根据需要存储1～3bit的信息量，配合本身高密度的特点可以实现单个三维动态随机存储器约500GB的存储容量。

与3D NAND工艺基本兼容：三维动态随机存储单元与存储器的制备流程与目前通用的3D NAND工艺基本兼容，同样能够在一片晶圆上完成所有层次的工艺步骤，实现存储单元与存储器的制备。相比标准3D NAND制程，三维动态随机存储单元只需改变部分掺杂类型，并在所述沟道孔添加生长数层薄膜结构。

附图说明

图1为三维动态随机存储单元沿沟道孔直径的垂直方向截面图；

图2为三维动态随机存储单元等效电路图；

图3为三维动态随机存储单元的电路符号；

图4为三维动态随机存储单元顶部点T处的水平切面图；

图5为三维动态随机存储单元中部点M处的水平切面图；

图6为三维动态随机存储单元底部点B处的水平切面图；

图7为具有绝缘芯结构的三维动态随机存储单元沿沟道孔直径的垂直方向截面图；

图8为具有绝缘芯结构的三维动态随机存储单元中部点M处水平切面图；

图9为具备非易失性存储功能的三维动态随机存储单元沿沟道孔直径的垂直方向截面图；

图10为具备非易失性存储功能三维动态随机存储单元中部点M处水平切面图；

图11为具有金属内芯结构的三维动态随机存储单元沿沟道孔直径的垂直方向截面图；

图12为具有金属内芯结构的三维动态随机存储单元中部点M处水平切面图；

图13为三维动态随机存储单元的工作示意图；

图14为三维动态随机存储单元进行写入操作时电荷耦合层能带示意图；

图15为三维动态随机存储单元进行电荷转移操作时电荷耦合层能带示意图；

图16为三维动态随机存储单元进行再写入和读取操作时电荷耦合层能带示意图；

图17为三维动态随机存储单元读取操作状态‘0’与‘1’对电荷耦合层以及信号读取层能带的作用；

图18为三维动态随机存储单元进行刷新时各存储结点信息流；

图19为三维动态随机存储单元不同存储负荷工况下的使用方式；

图20为三维动态随机存储阵列顶视图；

图21为三维动态随机存储阵列垂直方向截面图；

图22为三维动态随机存储阵列电路示意图；

图23为三维动态随机存储阵单元与存储阵列水平堆叠结构示意图；

图24为三维动态随机存储单元与存储器分区独立使用示意图；

图25为三维动态随机存储阵列不同存储负荷工况下的使用方式示意图；

图26为三维动态随机存储阵列相同列存储单元的电学连接方式；

图27为三维动态随机存储阵列进行流水化写操作的示意图；

图28为三维动态随机存储单元与存储器的制备流程图；

图29为三维动态随机存储单元与存储器的工艺流程示意图；

图30为三维动态随机存储阵列与存储器用于存算的基本原理图；

图31为三维动态随机存储阵列与存储器处理正负权值矩阵的实现原理图。

具体实施方式

三维动态随机存储单元110的沿沟道孔直径的截面图如图1所示，该存储单元110包括衬底110-1与衬底上的堆叠结构，堆叠结构为多层的栅极与贯穿多层栅的沟道孔。多层栅之间为绝缘介质层，要求具备一定的厚度与较好的绝缘性，以保证不同层的栅不会产生穿通以及尽量低的耦合作用。该多层的栅极结构为金属或多晶硅，并且按照功能包括写入栅极118、读取栅极WL0_1～WL0_3、存储与转移栅极WL1_1～WL16_3以及复位栅极119。贯穿多层栅极的沟道孔径向向内依次为第一绝缘介质层111、电荷耦合层112、第二绝缘介质层113、信号读取层114和绝缘芯层115(其中，该绝缘芯层115为可选层，在存在该层的情况下，可以提高存储单元的读出性能)，其中第一绝缘介质层111材料为氧化硅(SiO)，电荷耦合层112可为一切P型硅，如P型多晶硅，第二绝缘介质层113材料为SiO，信号读取层114材料可为一切P型硅，如P型多晶硅。在三维动态存储单元110顶部设有第一掺杂类型材料层117和第三掺杂类型材料层116，其中第一掺杂类型材料层117为N

信号读取层(114)为P型掺杂，其顶部设置P+型掺杂区域并且其底部设置P+型掺杂区域，所述信号读取层的底部与第四掺杂类型材料层(110_2)接触，所述第四掺杂类型材料层(110_2)与所述衬底接触；所述衬底为P型外延硅，衬底设置P+型接触区域。

需要说明的是，图1中虽然示出了第三掺杂类型材料层116和第一掺杂类型材料层117位于相同的一端，但是第三掺杂类型材料层116和第一掺杂类型材料层117也可以位于不相同的一端，这并不影响第三掺杂类型材料层116和第一掺杂类型材料层117的正常工作。

此外，还需要注意，虽然图1中示出第四掺杂类型材料层110_2把第二掺杂类型材料层110_3包裹，但是第四掺杂类型材料层110_2也可以只是处于图1中所示的信号读取层114的底部，与第二掺杂类型材料层110-3形成一种并列的构成。

如图7和图8所示，所述三维动态随机存储单元在位于所述信号读取层中的信号读取层114内，还设有一个绝缘芯层115，所述绝缘芯层115配合信号读取层114(也可称为电荷读取层)以及各个栅极，形成了多个串联的全耗尽型绝缘层上硅(Full Depletion Siliconon Insulator，FD-SOI)晶体管。所述多个FD-SOI晶体管用于信号读出，具有高速、低功耗和低噪声的优点，对所述三维动态随机存储单元与存储器读取性能的提升起到了关键性作用。

所述第一绝缘介质层(111)可以包括：等效SiO

所述电荷耦合层(112)可以包括：等效SiO

所述第二绝缘介质层(113)可以包括：厚度为5-12nm的氧化硅，或等效SiO

第三绝缘介质层(111-2)(下文将参照图9和10对其进行描述)可以包括：等效SiO

所述电荷耦合层、所述第一掺杂类型材料层和所述第二掺杂类型材料层可以包括：单晶硅6-40nm、多晶硅10-200nm、非晶硅、SiGe或SiC层的一种；

所述信号读取层(114)可以包括：单晶硅6-20nm、多晶硅5-40nm、SiGe或SiC的一种；

所述绝缘芯层(115)可以包括：氧化硅、氮化硅、SiLK，FOx、MSQ或空气隙的至少一种。

三维动态随机存储单元的等效电路如图2所示，所述第四掺杂类型材料层110_2的接口记为公共源线CSL，所述第二材料掺杂类型材料层110_3的接口记为公共复位源线CRST，所述电荷耦合层112和信号读取层114分别作为电荷存储器与晶体管的沟道。其中，电荷耦合层112各存储结点的电荷从写入位线WBL，通过在写入栅极118和各存储与转移栅极WL施加偏压将需要存储的电荷逐级写入，工作原理与电荷耦合器件(Charge-CoupledDevice，CCD)相似，同时依然借助电荷逐级转移的方式，在复位栅极119控制存储的电荷自公共复位节点110_3流出，实现对所有存储结点的复位。信号读取层114是多层晶体管串联的共同沟道，其中单个晶体管的栅是与该晶体管对应的电荷耦合层，而此处电荷耦合层的电压状态由这一层的存储与转移栅极WL电压与电荷耦合层中存储的电荷量共同决定，因此，能够实现各晶体管的选通并判断对应电荷耦合层中电荷的数量。三维动态随机存储单元的对外等效电路模型能够进一步简化，只保留必要的接口参数，如图3所示。

图13～图17为三维动态随机存储单元110基本工作模式的相关示意图，因为存储单元110的主要结构呈中心对称，所以选取其中一侧的结构做原理说明，如图13。连续的三个所述存储与转移栅极WL为一组，同组内的栅极按照顺序分别记作第一相位栅WLi_1，第二相位栅WLi_2和第三相位栅WLi_3。第一组的第一相位栅和写入栅极相邻，最后一组的第三相位栅与复位栅极相邻。所述三维动态随机存储单元对信号电荷的写入、转移、复位和读取的流程方式如下：

三维动态随机存储单元的待机状态：所述电压参考节点110_2和所述读取节点116接地，所述堆叠结构的若干栅极接地，所述写入节点117接地，所述复位节点110_3接1V的饱和复位电压(V

三维动态随机存储单元的写入与复位：在选定的、用于存储信息的栅极层上施加适当的电压，使该栅极层控制的电荷耦合层(112)进行信息的动态随机存储，并且使所述第一掺杂类型材料层(117)和第二掺杂类型材料层(110_3)配合，对涉及的信息进行写入和复位。

三维动态随机存储单元的写入如图14所示，图中写入位线WBL为所述第一掺杂类型材料层117，写入栅极WG为所述写入栅极118，复位栅极RG为所述复位栅极119，复位源线RSL为所述第二掺杂类型材料层110_3。具体操作流程为所述写入栅极WG打开，接1.8V的电源电压(V

三维动态随机存储单元的电荷转移如图15所示，图中的相位0、相位1和相位2分别对应第一相位栅WLi_1、第二相位栅WLi_2和第三相位栅WLi_3，并且所述i为自然数，WLi_1表示任意一级第一相位栅，WLi_2和WLi_3同理。所述不同组的存储与转移栅极的相同相位栅接同样的电压信号，为0V或电源电压V

三维动态随机存储单元的再写入和再转移如图16所示，经过所述电荷转移以后，第一组存储与转移栅极原本存储的信号电荷被传输到下一级，可以依照所述三维动态随机存储单元的写入方法和所述电荷转移方法完成再一次的写入和转移。

三维动态随机存储单元的复位：所述信号电荷经过所述电荷转移过程，被转移到最后一组存储与转移栅极的第三相位栅，此时第三相位栅V

三维动态随机存储单元的读出如图16和图17所示，在选定的、用于读出的栅极层上施加适当的电压，使该栅极层控制的信号读出层区域的导通能力改变，使所述第三掺杂类型材料层(116)和第四掺杂类型(110_2)分别作为所述信号读取层的源和漏，读出与所述信息有关的电压或者电流，具体操作原理为：

由于所述信号读取层114的沟道、源(即第三掺杂类型材料层(116))和漏(即第四掺杂类型(110_2))都是P型，为耗尽型晶体管，而所述堆叠结构的若干栅极在上述非读出模式下所加电压较低，无法达到所述信号读取层114的阈值电压，所以此时的沟道一直处于常开状态。在读出模式下，选中需要进行读取的存储和转移栅极，在其存储信电荷的相位栅接3V的读取电压(V

在进行多比特存储情况下，信号电荷量则表现为对所述信号读取层阈值电压的调制，信号电荷量与阈值变化量近似满足以下关系：

其中C

当采取电流的方式进行信号读取时，可以在所述漏端加0V的参考电压，所述源端加0.5V的小偏压，在选定的存储与转移栅极加3V读取电压，在导通状态下，输出电流与信号电荷满足

其中I

当采取电压的方式进行信号读取时则在所述漏端加0V的参考电压，所述源端加固定3uA的额定电流源I

其中V

基于三维动态随机存储单元基本的写入、读取和复位方式，该存储单元110实现单元内存储结点的刷新流程如图18所示，将所述若干组的储存与转移栅极记作若干级存储结点，与所述写入栅极118邻的存储结点记作头结点，与所述复位栅极119相邻的存储结点记作尾结点；定义头结点为缓冲结点，除头结点以外的存储结点为有效存储结点，与缓冲结点相邻的有效存储结点为第一级有效存储结点。假定完成写入操作后，所述三维动态随机存储单元内的所有有效存储结点都已存入相应的信号电荷。首先对尾结点进行读取操作，并同步将读出的信号值写入头结点中；接着对整个所述存储结点进行一级电荷转移，实现原尾结点内信号电荷的复位以及头结点信号转入第一级有效存储节点；然后重复上述读取、写入、转移的操作，直到将全部所述有效存储结点的数据重新写入一遍，完成刷新操作。

以上的工作状态说明主要阐述了在极限存储负荷的工作状况下，三维动态随机存储单元的使用方法，即所有的存储结点都参与存储有效的信息。但在实际的应用中，部分场景需求的存储量没能到达本发明的存储单元需要满负荷工作的程度。在低存储负荷的情况下，仅在相邻的部分栅极层，或同一栅极层中不同分区中施加适当的电压，进行信息的存储操作，而在其它不存储信息的栅极层中用电压调控的方式，使其处于不进行信息存取的低功耗态。

此时，三维动态存储单元110进入低存储密度的工作状态，在其它不存储信息的栅极层中用电压调控的方式，使其处于不进行信息存取的低功耗态。如图19所示，因为所述三维动态随机存储单元110的写入节点117位于存储单元顶部，所以在低存储负载的工况下，参与存储工作的存储结点是从上至下进行排布的。余下的不存储信息的栅极层与所述复位栅极119的外加电压保持一致，以保证在所需的复位状态下，能够将参与工作的最后一级存储结点内的信号电荷通过复位节点110_3流走。随着工况的改变，存储压力的增大，逐层增加进行信息存储的结点数，从低存储负荷状态过渡到高存储负荷状态，最终到达满存储负荷状态。

由于具有所述绝缘芯层115的所述三维动态随机存储单元110在读出速度上具有明显的优势外，工作方法与原版的三维动态随机存储单元完全一致，甚至在工艺的实现上也更为简单。所以三维动态随机存储阵列、存储器及其制备与使用方法都将基于具有绝缘芯层的三维动态随机存储单元进行阐述。

图20～图22为多个所述三维动态随机存储单元组成阵列的结构图。图20是三维动态随机存储阵列的顶视图，所述存储阵列中的三维动态随机存储单元呈矩形排布。同一列的所述存储单元的写入节点117相连，形成所述存储阵列的写入位线WBL；同一列的所述存储单元的读取节点116相连，形成所述存储阵列的读取位线RBL。如图20和图21所示，同一行的所述存储单元的同一层栅极在制备过程能够生成相连的结构(此处参照3D NAND的做法)，形成相应的写入字线、复位字线RWL以及存储与转移字线WL，各层栅极在阵列边缘的堆叠方式为金字塔形结构，与3D NAND的构成相同，以方便电极的接入。如图22所示，所述存储阵列所有所述三维动态随机存储单元的复位节点110_3相连，形成公共复位源线CRST；所有电压参考点110_2相连，形成公共源线CSL。

由三维动态随机存储单元110组合构成的三维动态随机存储阵列在使用过程中，同样可以遵循上述存储单元110的使用规则。所述栅极层中采用动态随机存储器平面阵列结构来设置多个所述的三维动态随机存储单元，并且使每个栅级层随着存储负荷的增加，使相邻栅极层以顺序工作的方式进行存储。

如图25所示，将所述存储阵列中每一层的存储结点划分成一个存储区块Block，在面对指定的存储任务时，要按照区块的划分例如从上至下逐层使用存储区块，满足从低存储负荷到高存储负荷工况的应用需求，保证存储器以最优解的功耗进行工作。同样，在对所述存储阵列或存储器进行复位或刷新操作时，参与存储的最后一级有效存储结点以下的栅极与其对应的复位栅极电势保持同步，以实现所述存储阵列以低功耗的方式进行复位与刷新。

或者，如图23，也可以将每个栅极层所在的平面进行分区，在相同分区内设置一个所述的动态随机存储单元，并且使同一平面中不同分区内的栅极层随着存储负荷的增加，分别独立地工作，进行信息存储。所述三维动态存储单元与存储器的堆叠方式不限于垂直方向，在同一个水平方向的栅极层之中，对所述栅极层进行划区，在进行信息存储时，将一个分区内的信息整体推送到相邻的另一个分区。

或者，也可以如图24以3D NAND以外的方式，进行信息堆叠存储。所述的三维动态随机存储单元被设置在一个半导体器件平面上，或者设置在相邻的多个半导体器件平面中的、上下对应的位置处，并且所述的多个三维动态随机存储单元被设置得协同工作。例如在元件级，把一个整体的堆叠层划分为若干部分，器件工作时使每部分信息的容量不超过50％，这样在进行一个部分内的信息存储时，所述信息从上向下或从下向上的逐层推动仅限于在所述部分内进行，这样所述不同部分之间的信息存储就可以做到互不影响。用这种方式，可以实现元件组的节能。进而推广到器件级或系统级，相应地可以实现器件级以及系统级的节能工作模式。

采用这种方式，例如可以在设计客户子系统时，给有关客户设置不小于50％的存储冗余空间，使此单个客户子系统能够以节能方式进行运行。

三维动态随机存储单元在进行一个写入操作后，需要等待电荷信号向下一级转移完成后，才能对同一个所述存储单元的缓冲存储结点进行写入，影响所述存储单元的写入速度。但在形成三维动态随机存储阵列后，可以优化时序的控制信号，通过流水线的方式实现对三维动态随机存储阵列的无间隔写入。如图26所示，对于所述存储阵列中同一列的所述存储单元而言，多个存储单元共用所述写入位线WBL，并且他们的栅极电压相互独立。在第一个时钟周期第一个三维动态随机存储单元Cell 1的写入栅极WWL1打开，其他存储单元的写入栅极全部关闭，完成该所述存储单元的所述缓冲存储结点的写入后关闭写入栅极WWL1。接着打开存储单元Cell 2的写入栅极WWL2，同时Cell 1中写入在存储缓冲结点中的电荷信号向下一级进行转移。同样的，在完成对Cell 2的存储缓冲结点写入后关闭写入栅极WWL2，Cell 2的信号电荷接着向下进行电荷转移的操作。如图27所示，周期性地对所述存储阵列进行写操作，每一个所述存储单元完成一次所述电荷转移以后就停止转移工作，进入写入等待状态。当完成对所述存储区块Block中所有的存储结点的写入后，重新回到Cell1的位置，对Cell 1的第二级存储结点进行写操作。由于电荷转移需要6个时钟周期，只要同一个写入位线控制的所述存储单元的数目超过6个，所述存储单元就可以在所述存储区块Block完成写操作前进入写入等待状态，实现对所述存储阵列与存储器无间隔的写操作。

此外，调整所述三维动态随机存储单元的部分材料参数，可以使器件获得额外的功能或提高原有性能。

如图9和图10所示，在所述的第一绝缘介质层111的外部沿径向向外，还设置一个用来存储静态信息的电荷耦合层111_1和一个第三绝缘介质层111_2，所述第一绝缘介质层111材料为氧化硅(SiO)，所述电荷耦合层111_1材料为氮化硅(SiN)，所述第三绝缘介质层111_2材料为氧化硅(SiO)。所述SiO/SiN/SiO的复合材料可通过FN隧穿的方式，将电荷耦合层112中的载流子隧穿到指定存储结点对应的SiN中，完成所述三维动态存储单元的非易失性存储。

如图11和图12所示，所述绝缘芯层115内芯沿径向向内的材料设置为绝缘层120_1和金属内芯120_2，所述绝缘层120_1材料为氧化硅(SiO)，所述金属内芯120_2材料为钨(W)。柱状的金属内芯120_2作为所述三维动态随机存储单元的背栅，在所述信号读取层114依靠空穴作为载流子的前提下，施加适当的正高压，能够对所述三维动态存储单元110的信号读取层114实现关断，具备行列选址的作用。在所述存储单元组成所述存储阵列后，可以作为该存储单元整体的读取栅极。

需要说明的是，前述关于图1的描述中，是以电荷耦合层112、信号读取层114、第三掺杂类型材料层116、第四掺杂类型材料层110_2的掺杂类型为P并且第一掺杂类型材料层117、第二掺杂类型材料层110_3的掺杂类型为N进行的描述，但是根据实际情景，上述各层的掺杂类型也可以为其它类型。

具体地，如图1所示，所述电荷耦合层112的掺杂类型为N或本征，所述第一掺杂类型材料层117和第二掺杂材料层110_3都为P型，则所述电荷耦合层112的载流子为空穴，能够降低所述存储结点的漏电；所述信号读取层114、第三掺杂类型材料层116和第四掺杂类型材料层110_2的掺杂类型都为N型，则所述信号读取层114的载流子为电子，能够增强读出状态的电压驱动能力，提高信号读取速度与稳定性。所述第四掺杂材料层110_2与所述电荷耦合层112接触，所述第四掺杂材料层110_2与所述衬底110_1接触，通过所述第四掺杂材料层110_2传入的电压能够同时给所述电荷耦合层112和衬底110_1提供稳定的电学状态，能够有效减少所述三维动态存储单元的对外接口数，降低连线的复杂度，有利于器件尺寸的进一步缩小。

图28和图29所述三维动态随机存储单元和存储器的制备流程图与流程示意图，具体流程为：

a)衬底进行P型的阱注入，浓度为～10

b)重复性生长SiO/SiN层直到达到目标层数，在所述衬底上形成叠层结构，其中SiO层厚度～15nm，SiN层厚度～130nm，所述存储和转移栅极厚度一致性需保持良好；

c)刻蚀出贯穿堆叠结构的沟道孔至衬底，形成贯穿所述叠层结构的所述沟道孔，并且沿着所述沟道孔生长SiO薄膜，厚度～7nm，形成第一绝缘介质层；

d)刻蚀沟道孔底部SiO，沿着所述沟道孔生长P型多晶硅薄膜，形成电荷耦合层；沿着所述沟道孔生长SiO薄膜，形成第二绝缘介质层，其中生长的多晶硅厚度～10nm，SiO厚度～12nm，多晶硅浓度～10

e)刻蚀沟道孔底部SiO，沿着所述沟道孔生长P型多晶硅薄膜，形成信号读取层，并且所述信号读取层与所述第四掺杂类型材料层接触；沿着所述沟道孔生长SiO薄膜，并且用SiO填充形成所述绝缘芯层，其中生长的多晶硅厚度～6nm，SiO厚度～10nm，生长的多晶硅浓度～10

f)在顶部生长一层本征多晶硅；

g)对顶部多晶硅材料进行P型掺杂，掺杂浓度～10

h)刻蚀多层栅结构，形成多行分立的堆叠结构，用掩膜版注入形成所述第一掺杂类型材料层和第二掺杂类型材料层，并且所述第一掺杂类型材料层在沟道孔顶部，所述第二掺杂类型材料层在衬底上；

i)洗去所有SiN材料，通入金属钨，形成金属栅极。

用金属线互联形成写入位线和读取位线，其中所述写入位线包括由金属线与接触相连的同列所述三维动态随机存储单元的第一掺杂类型材料层，所述读取位线包括由金属线和接触相连的同列所述三维动态随机存储单元的第三掺杂类型材料层；

在堆叠层结构的两侧对各层栅极导体打上接触，形成写入字线、复位字线、存储与转移字线，其中所述写入字线包括同行的写入栅极，即所述栅极层从上至下的第一层栅极；所述复位字线包括同行的复位栅极，即所述栅极层从上至下的最后一层栅极；所述存储与转移字线包括同行且同层的存储与转移栅，即所述栅极层除去第一层和最后一层的所有栅极。

更优选的，在形成所述堆叠层结构的步骤之前，还可以在所述衬底110_1上沉积形成外延层，在外延层中形成阱注入，所述外延层与所述电荷耦合层和所述信号读取层接触。

更有选的，所述多个栅极导体由采用原子层沉积的金属层形成，栅极制备的过程中更不易形成空洞，拥有优秀的电学特性。

如图30所示，三维动态随机存储器阵列中每个信息存储结点存储固定的权值(Weight)信息W

其中运算区块的划分在物理位置上处于不同层，所述运算区块包括多个信息存储结点，所述的信息存储结点由其所处的层与行定位，同一层包括至少一排信息存储结点，并且不同层的信息存储结点不能位于同一行。例如可以选取第一行的第一层、第二行的第三层与第三行的第三层组成一个运算区块；但是第一行的第一层、第一行的第三层与第三行的第三层由于存在两个相同行的部分，便无法组成一个运算区块。

由上述结合图20-22以及图30的描述可知，三维动态随机存储阵列包括：包括写入栅极(118)、复位栅极(119)以及多组存储与转移栅极的所述栅极层；在所述三维动态随机存储阵列中，同行的所述写入栅极相连构成写入字线；同行所述复位栅极相连构成复位字线RWL；同行同层的存储与转移栅极相连，构成存储与转移字线WLi_j，其中i为自然数，表示所述存储与转移栅极的组编号；j为正整数，表示所述存储与转移栅极在同一组别中的组内编号；所述电荷耦合层(112)在多个所述栅极层外加电压的控制下，形成多组周期型的势阱，所述势阱具有存储载流子的功能，将单个所述用于存储载流子的势阱定义为信息存储结点；所述三维动态随机存储器阵列中每个所述信息存储结点在工作时被设置为存储固定的权值信息W

在卷积神经网络乘加的运算过程中，会涉及到正负权值的问题，当前一般采用正负矩阵的形式完成数值的相减。如图31所示，图中Pos.W和Neg.W分别表示正权值与负权值，选择三维动态随机存储阵列的偶数列的三维动态随机存储单元存储正权值，奇数列的所述存储单元存储负权值的绝对值，每相邻的两列所述存储单元为一组，则两列的输出电流分别满足：

I

I

I

其中，W

另外，器件在制作过程中电学特性一般会与所处的晶圆位置相关，相邻两个存储单元分别用于存储正权值与负权值，并且所述的存储阵列的输出信号为二者的电流之差，通过位置几乎相同的相邻两列做减法能够一定程度上消除因为制备导致的非一致性，提高运算精度。