移位寄存器及其驱动方法、扫描驱动电路、显示面板和显示装置

本公开涉及显示技术领域，尤其涉及一种移位寄存器及其驱动方法、扫描驱动电路、显示面板和显示装置。

随着科技的进步，显示技术也在不断提升。显示装置采用的扫描驱动电路设置为GOA(Gate on Array)相比于设置为扫描驱动IC而言，一方面，可以降低显示装置的制作成本；另一方面，还可以窄化显示装置的边框宽度，从而逐渐在显示领域广泛使用。

发明内容

一方面，提供一种移位寄存器。该移位寄存器包括：输入电路、第一输出电路、第一控制电路、第二控制电路、第二输出电路。其中，输入电路与输入信号端、第一时钟信号端和第一节点耦接。所述输入电路被配置为，在所述第一时钟信号端提供的第一时钟信号的控制下，将所述输入信号端提供的输入信号传输至所述第一节点。第一输出电路与所述第一节点、第一输出信号端和扫描信号端耦接。所述第一输出电路被配置为，在所述第一节点的电位的控制下，将所述第一输出信号端提供的第一输出信号传输至所述扫描信号端。第一控制电路至少与所述输入信号端、第一电压信号端、所述第一时钟信号端、所述第二电压信号端、第二时钟信号端、第三输出信号端和第二节点耦接。所述第一控制电路被配置为，在至少所述输入信号端提供的输入信号、所述第二时钟信号端提供的第二时钟信号和所述第一时钟信号端提供的第一时钟信号的控制下，将所述第三输出信号端提供的第三信号传输至所述第二节点。第二控制电路与所述第一节点、所述第二节点耦接。所述第二控制电路被配置为，控制所述第一节点的电位和所述第二节点的电位，互为相反的两个电位。第二输出电路与所述第二节点、第二输出信号端和所述扫描信号端耦接。所述第二输出电路被配置为，在所述第二节点的电位的控制下，将所述第二输出信号端提供的第二输出信号传输至所述扫描信号端。

在一些实施例中，所述第一控制电路，与所述输入信号端、第一电压信号端、所述第一时钟信号端、所述第二电压信号端、第二时钟信号端、第三输出信号端、第四输出信号端、控制信号端和第二节点耦接。所述第一控制电路被配置为，在所述输入信号端提供的输入信号、所述第二时钟信号端提供的第二时钟信号、所述控制信号端提供的控制信号和所述第一时钟信号端 提供的第一时钟信号的控制下，将所述第三输出信号端提供的第三信号传输至所述第二节点。

第一控制电路包括：第一节点子电路、第二节点子电路、第三节点子电路和第四节点子电路。第一节点控制子电路与所述输入信号端、所述第一电压信号端和第三节点耦接。所述第一节点控制子电路被配置为，在所述输入信号端提供的输入信号的控制下，将所述第一电压信号端提供的第一电压信号传输至所述第三节点。第二节点控制子电路与所述第二时钟信号端和所述第三节点耦接。所述第二节点控制子电路被配置为，在所述第二时钟信号端提供的第二时钟信号的控制下，提升或降低所述第三节点的电位。第三节点控制子电路，与所述第二电压信号端、所述控制信号端、所述第四输出信号端、所述第一时钟信号端、所述第三节点和第四节点耦接。所述第三节点控制子电路被配置为，在所述第三节点的电位、所述第一时钟信号端提供的第一时钟信号、以及所述控制信号端提供的控制信号的控制下，提升或降低所述第四节点的电位。第四节点控制子电路与所述第四节点、所述第三输出信号端和所述第二节点耦接。所述第四节点控制子电路被配置为，在所述第四节点的电位的控制下，将所述第三输出信号端提供的第三输出信号传输至所述第二节点。

在一些实施例中，所述第三节点控制子电路包括：第一节点控制模块、第二节点控制模块和第三节点控制模块。第一节点控制模块与所述第三节点、所述第二电压信号端和第四节点耦接。所述第一节点控制模块被配置为，在所述第三节点的电位的控制下，将所述第二电压信号端提供的第二电压信号传输至所述第四节点。第二节点控制模块与所述第四节点和所述控制信号端耦接。所述第二节点控制子电路被配置为，在所述控制信号端提供的控制信号的控制下，提升或降低所述第四节点的电位。第三节点控制模块与所述第四节点、所述第一时钟信号端和所述第四输出信号端耦接。所述第三节点控制子电路被配置为，在所述第一时钟信号端提供的第一时钟信号的控制下，将所述第四输出信号端提供的第四输出信号传输至第四节点。

在一些实施例中，所述第二节点控制模块包括第二电容器；所述控制信号端包括所述输入信号端或所述第二时钟信号端。所述第二电容器的第一极板与所述控制信号端耦接，所述第二电容器的第二极板与所述第四节点耦接。或者，所述第二电容器的第一极板与所述第二时钟信号端耦接，所述第二电容器的第二极板与所述第四节点耦接。

在一些实施例中，所述第一节点控制模块包括第三晶体管。所述第三晶体管的控制极与所述第三节点耦接，所述第三晶体管的第一极与所述第二电压信号端耦接，所述第三晶体管的第二极与所述第四节点耦接。

在一些实施例中，所述第三节点控制模块包括第四晶体管；所述第四输出信号端包括所述第一电压信号端或所述第二时钟信号端。所述第四晶体管的控制极与所述第一时钟信号端耦接，所述第四晶体管的第一极与所述第一电压信号端耦接，所述第四晶体管的第二极与所述第四节点耦接。或者，所述第四晶体管的控制极与所述第一时钟信号端耦接，所述第四晶体管的第一极与所述第二时钟信号端耦接，所述第四晶体管的第二极与所述第四节点耦接。

在一些实施例中，所述第三节点控制子电路还包括第四节点控制模块。第四节点控制模块与所述第二时钟信号端、所述第三节点和所述第四节点耦接。所述第四节点控制模块被配置为，在所述第三节点的控制下，将所述第二时钟信号端提供的第二时钟信号传输至所述第四节点。

在一些实施例中，所述第四节点控制模块包括第二晶体管。所述第二晶体管的控制极与所述第三节点耦接，所述第二晶体管的第一极与所述第二时钟信号端耦接，所述第二晶体管的第二极与所述第四节点耦接。

在一些实施例中，所述第一节点控制子电路包括第一晶体管。所述第一晶体管的控制极与所述输入信号端耦接，所述第一晶体管的第一极与所述第一电压信号端耦接，所述第一晶体管的第二极与所述第三节点耦接。所述第二节点控制子电路包括第一电容器。所述第一电容器的第一极板与所述第二时钟信号端耦接，所述第一电容器的第二极板与所述第三节点耦接。

在一些实施例中，所述第四节点控制子电路包括第五晶体管；所述第三输出信号端包括所述第二电压信号端或所述第二时钟信号端。所述第五晶体管的控制极与所述第四节点耦接，所述第五晶体管的第一极与所述第二电压信号端耦接，所述第五晶体管的第二极与所述第二节点耦接。或者，所述第五晶体管的控制极与所述第四节点耦接，所述第五晶体管的第一极与所述第二时钟信号端耦接，所述第五晶体管的第二极与所述第二节点耦接。

在一些实施例中，所述第二控制电路包括第六晶体管。所述第六晶体管的控制极与所述第一节点耦接，所述第六晶体管的第一极与所述第一电压信号端耦接，所述第六晶体管的第二极与所述第二节点耦接。

在一些实施例中，所述输入电路包括第七晶体管。所述第七晶体管的 控制极与所述第一时钟信号端耦接，所述第七晶体管的第一极与所述输入信号端耦接，所述第七晶体管的第二极与所述第一节点耦接。

在一些实施例中，所述输入电路包括输入子电路和稳压子电路。所述输入子电路与所述输入信号端、所述第一时钟信号端和第五节点耦接。所述输入子电路被配置为，在所述第一时钟信号端提供的第一时钟信号的控制下，将所述输入信号端提供的输入信号传输至所述第五节点。所述稳压子电路与所述第一节点、第五节点和所述第二电压信号端耦接。所述稳压电路被配置为，在所述第二电压信号端提供的第二电压信号的控制下，形成所述第一节点与所述第五节点之间的通路。

在一些实施例中，所述输入子电路包括第七晶体管，所述稳压子电路包括第八晶体管。所述第七晶体管的控制极与所述第一时钟信号端耦接，所述第七晶体管的第一极与所述输入信号端耦接，所述第七晶体管的第二极与所述第五节点耦接。所述第八晶体管的控制极与所述第二电压信号端耦接，所述第八晶体管的第一极与所述第五节点耦接，所述第八晶体管的第二极与所述第一节点耦接。

在一些实施例中，所述第一输出电路包括第三电容器和第九晶体管。所述第三电容器的第一极板与所述扫描信号端耦接，所述第三电容器的第二极板与所述第一节点耦接。所述第九晶体管的控制极与所述第一节点耦接，所述第九晶体管的第一极与所述第一输出信号端耦接，所述第九晶体管的第二极与所述扫描信号端耦接。

在一些实施例中，所述第二输出电路包括第四电容器和第十晶体管。所述第四电容器的第一极板与所述第二输出信号端耦接，所述第四电容器的第二极板与所述第二节点耦接。所述第十晶体管的控制极与所述第二节点耦接，所述第十晶体管的第一极与所述第二输出信号端耦接，所述第十晶体管的第二极与所述扫描信号端耦接。

在一些实施例中，所述输出信号端包括所述第一电压信号端或所述第一时钟信号端。

在一些实施例中，所述输入信号的有效电位的时长，与所述扫描信号端输出的扫描信号的有效电位时长相等。

又一方面，提供一种移位寄存器的驱动方法。所述移位寄存器包括输入电路、第一输出电路、第一控制电路、第二控制电路、第二输出电路。其中，输入电路与输入信号端、第一时钟信号端和第一节点耦接。所述输入电路被配置为，在所述第一时钟信号端提供的第一时钟信号的控制下，将所述输入 信号端提供的输入信号传输至所述第一节点。第一输出电路与所述第一节点、第一输出信号端和扫描信号端耦接。所述第一输出电路被配置为，在所述第一节点的电位的控制下，将所述第一输出信号端提供的第一输出信号传输至所述扫描信号端。第一控制电路至少与所述输入信号端、第一电压信号端、所述第一时钟信号端、所述第二电压信号端、第二时钟信号端、第三输出信号端和第二节点耦接。所述第一控制电路被配置为，在至少所述输入信号端提供的输入信号、所述第二时钟信号端提供的第二时钟信号和所述第一时钟信号端提供的第一时钟信号的控制下，将所述第三输出信号端提供的第三信号传输至所述第二节点。第二控制电路与所述第一节点、所述第二节点耦接。所述第二控制电路被配置为，控制所述第一节点的电位和所述第二节点的电位，互为相反的两个电位。第二输出电路与所述第二节点、第二输出信号端和所述扫描信号端耦接。所述第二输出电路被配置为，在所述第二节点的电位的控制下，将所述第二输出信号端提供的第二输出信号传输至所述扫描信号端。

在预设时长内包括输入阶段、输出阶段和复位阶段；所述方法，包括：在所述输入阶段，控制所述第一输出电路和所述第二输出电路均关闭，所述扫描信号端持续输出所述第一输出信号。在所述输出阶段，所述第一控制电路将所述第三输出信号端提供的第三输出信号传输至所述第二节点，控制所述第二输出电路通过所述扫描信号端持续输出所述第二输出信号。其中，所述输出阶段的时长与所述输入信号的有效电位的时长相等。在所述复位阶段，所述输入电路将所述输入信号传输至所述第一节点，控制所述第一输出电路通过所述扫描信号端输出所述第一输出信号。

在一些实施例中，所述输出阶段包括第一输出子阶段、第二输出子阶段和第三输出子阶段。在所述第一输出子阶段，所述第一控制电路在所述第二时钟信号端提供的第二时钟信号的控制下，将所述第三输出信号端提供的第三输出信号传输至所述第二节点，控制第二输出电路通过所述扫描信号端输出所述第二输出信号。在所述第二输出子阶段，所述第一控制电路关闭，所述扫描信号端维持所述第一输出子阶段输出的所述第二输出信号。在所述第三输出子阶段，所述第一控制电路在所述输入信号端提供的输入信号、以及所述控制信号端提供的控制信号的控制下，将所述第三输出信号端提供的第三输出信号传输至所述第二节点，控制所述第二输出电路通过所述扫描信号端输出所述第二输出信号。

在一些实施例中，所述第一输出子阶段和所述第二输出子阶段的数量为一个或多个，且所述第一输出子阶段的数量和所述第二输出子阶段的数量相等。

又一方面，提供一种扫描驱动电路。该扫描驱动电路包括N级级联的如上所述的移位寄存器。

又一方面，提供一种显示面板。该显示面板包括位于显示区的多个子像素、如上所述的扫描驱动电路、以及脉宽调节模块。所述多个子像素呈多行多列排布设置。其中，所述脉宽调节模块与所述扫描驱动电路耦接，所述扫描驱动电路中的一个移位寄存器的扫描信号端与位于同一行的多个子像素耦接。

又一方面，提供一种显示装置，包括如上所述的显示面板。

为了更清楚地说明本公开中的技术方案，下面将对本公开一些实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例的附图，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。此外，以下描述中的附图可以视作示意图，并非对本公开实施例所涉及的产品的实际尺寸、方法的实际流程、信号的实际时序等的限制。

图1为根据一些实施例提供的显示面板的结构图；

图2为根据一些实施例提供的显示面板的结构图；

图3为根据一些实施例提供的移位寄存器的结构图；

图4为根据一些实施例提供的移位寄存器的结构图；

图5为根据一些实施例提供的移位寄存器的结构图；

图6为根据一些实施例提供的移位寄存器的结构图；

图7为根据一些实施例提供的移位寄存器的结构图；

图8为根据一些实施例提供的移位寄存器的结构图；

图9为根据一些实施例提供的移位寄存器的结构图；

图10为根据一些实施例提供的扫描驱动电路的结构图；

图11为根据一些实施例提供的移位寄存器的驱动方法的时序图；

图12A为根据一些实施例提供的扫描驱动电路的时序图；

图12B为根据一些实施例提供的扫描驱动电路的时序图；

图13为根据一些实施例提供的像素电路的结构图；

图14为根据一些实施例提供的像素电路的时序图。

下面将结合附图，对本公开一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开所提供的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本公开保护的范围。

除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括(comprise)”及其其他形式例如第三人称单数形式“包括(comprises)”和现在分词形式“包括(comprising)”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，术语“一个实施例(one embodiment)”、“一些实施例(some embodiments)”、“示例性实施例(exemplary embodiments)”、“示例(example)”、“特定示例(specific example)”或“一些示例(some examples)”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本公开的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。

以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本公开实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。

在描述一些实施例时，可能使用了“耦接”和“连接”及其衍伸的表达。例如，描述一些实施例时可能使用了术语“连接”以表明两个或两个以上部件彼此间有直接物理接触或电接触。又如，描述一些实施例时可能使用了术语“耦接”以表明两个或两个以上部件有直接物理接触或电接触。然而，术语“耦接”或“通信耦合(communicatively coupled)”也可能指两个或两个以上部件彼此间并无直接接触，但仍彼此协作或相互作用。这里所公开的实施例并不必然限制于本文内容。

“A、B和C中的至少一个”与“A、B或C中的至少一个”具有相同含义，均包括以下A、B和C的组合：仅A，仅B，仅C，A和B的组合，A和C的组合，B和C的组合，及A、B和C的组合。

“A和/或B”，包括以下三种组合：仅A，仅B，及A和B的组合。

如本文中所使用，根据上下文，术语“如果”任选地被解释为意思是“当……时”或“在……时”或“响应于确定”或“响应于检测到”。类似地，根据上下文， 短语“如果确定……”或“如果检测到[所陈述的条件或事件]”任选地被解释为是指“在确定……时”或“响应于确定……”或“在检测到[所陈述的条件或事件]时”或“响应于检测到[所陈述的条件或事件]”。

本文中“适用于”或“被配置为”的使用意味着开放和包容性的语言，其不排除适用于或被配置为执行额外任务或步骤的设备。

另外，“基于”的使用意味着开放和包容性，因为“基于”一个或多个所述条件或值的过程、步骤、计算或其他动作在实践中可以基于额外条件或超出所述的值。

如本文所使用的那样，“约”或“近似”包括所阐述的值以及处于特定值的可接受偏差范围内的平均值，其中所述可接受偏差范围如由本领域普通技术人员考虑到正在讨论的测量以及与特定量的测量相关的误差(即，测量系统的局限性)所确定。

本文参照作为理想化示例性附图的剖视图和/或平面图描述了示例性实施方式。在附图中，为了清楚，放大了层和区域的厚度。因此，可设想到由于例如制造技术和/或公差引起的相对于附图的形状的变动。因此，示例性实施方式不应解释为局限于本文示出的区域的形状，而是包括因例如制造而引起的形状偏差。例如，示为矩形的蚀刻区域通常将具有弯曲的特征。因此，附图中所示的区域本质上是示意性的，且它们的形状并非旨在示出设备的区域的实际形状，并且并非旨在限制示例性实施方式的范围。

本公开的一些实施例提供一种移位寄存器及其驱动方法，扫描驱动电路、显示面板和显示装置，以下分别进行介绍。

本公开实施例提供一种显示装置。该显示装置可以是显示不论运动(例如，视频)还是固定(例如，静止图像)的且不论文字还是的图像的任何装置。更明确地说，预期所述实施例可实施在多种电子装置中或与多种电子装置关联，所述多种电子装置例如(但不限于)移动电话、无线装置、个人数据助理(PDA)、手持式或便携式计算机、GPS接收器/导航器、相机、MP4视频播放器、摄像机、游戏控制台、手表、时钟、计算器、电视监视器、平板显示器、计算机监视器、汽车显示器(例如，里程表显示器等)、导航仪、座舱控制器和/或显示器、相机视图的显示器(例如，车辆中后视相机的显示器)、电子相片、电子广告牌或指示牌、投影仪、建筑结构、包装和美学结构(例如，对于一件珠宝的图像的显示器)等。

该显示装置包括框架、设置于框架内的显示面板、电路板、显示驱动IC(Integrated Circuit，集成电路)以及其他电子配件等。

上述显示面板可以为：有机发光二极管(Organic Light Emitting Diode，简称OLED)显示面板、量子点发光二极管(Quantum Dot Light Emitting Diodes，简称QLED)显示面板、微发光二极管(Micro Light Emitting Diodes，简称Micro LED)显示面板等，本公开对此不做具体限定。

本公开以下实施例均是以上述显示面板为OLED显示面板为例，对本公开进行说明的。

如图1所示，上述显示面板PNL包括：显示区域(active area，AA；简称AA区；也可称为有效显示区域)和围绕AA区一圈设置的周边区域。

上述显示面板PNL在AA区中包括多种颜色的子像素(sub Pixel)P，该多种颜色的子像素至少包括第一颜色子像素、第二颜色子像素和第三颜色子像素，第一颜色、第二颜色和第三颜色可以为三基色(例如红色、绿色和蓝色)。

为了方便说明，本公开中上述多个子像素P是以矩阵形式排列为例进行的说明。在此情况下，沿水平方向X排列成一排的子像素P称为同一行子像素；沿竖直方向Y排列成一排的子像素P称为同一列子像素。

如图2所示，在OLED显示面板PNL中，每一子像素P中均设置有像素电路(也可称为像素驱动电路)S，该像素电路S包括晶体管和电容器；其中，图2中仅是示意的以该像素电路S为2T1C(一个驱动晶体管M1、一个开关晶体管M2、一个电容器Cst)结构为例说明，本公开中像素电路的具体结构不做限定，例如还可以采用3T1C、4T1C、7T1C等结构。其中，如图2所示，在显示面板PNL中，位于同行的像素电路S的开关晶体管M2的控制极与同一栅线(Gate Line)GL耦接，位于同列的像素电路S的开关晶体管M2的一极(例如源极)与同一数据线(Data Line)DL耦接。

参考图1所示，显示面板PNL在周边区设置有扫描驱动电路01和数据驱动电路02。在一些实施例中，扫描驱动电路01可以设置在沿栅线GL的延伸方向上的侧边，数据驱动电路02可以设置在沿数据线线DL的延伸方向上的侧边，以驱动显示面板中的像素电路S进行显示。

在一些实施例中，上述扫描驱动电路01可以包括栅极驱动IC、发光驱动IC。在另一些实施例中，上述扫描驱动电路01可以为GOA(Gate Driver on Array)电路，也即将上述扫描驱动电路01直接集成在显示面板PNL的阵列基板中。其中，将扫描驱动电路01设置为GOA电路相比于设置为扫描驱动IC而言，一方面，可以降低显示面板的制作成本；另一方面，还可以窄化显示装置的边框宽度。以下实施例均是以扫描驱动电路01为GOA电路为例进行 说明。

需要说明的是，图1和图2仅是示意的，以显示面板PNL在周边区的单侧设置扫描驱动电路01，从单侧逐行依次驱动各栅线GL，即单侧驱动为例进行说明的。在另一些实施例中，显示面板PNL可以在周边区中沿栅线GL的延伸方向上的两个侧边分别设置扫描驱动电路，通过两个扫描驱动电路同时从两侧逐行依次驱动各栅线GL，即双侧驱动。在另一些实施例中，显示面板PNL可以在周边区中沿栅线GL的延伸方向上的两个侧边，分别设置扫描驱动电路，通过两个扫描驱动电路交替从两侧，逐行依次驱动各栅线GL，即交叉驱动。本公开以下实施例均是以单侧驱动为例进行说明的。

如图2所示，前述的扫描驱动电路01包括N级级联的移位寄存器(RS1、RS2……RS(N))；在此情况下，显示面板PNL中包括N级级联的移位寄存器(RS1、RS2……RS(N))分别一一对应耦接的N条栅线(G1、G2……G(N))，其中，N为正整数。

另外，如图2所示，本公开一些实施例的扫描驱动电路01的移位寄存器(RS1、RS2……RS(N))中还设置有信号输入端Input(附图以及下文均简写为Iput)，信号输出端Output(附图以及下文均简写为Oput)，并且扫描驱动电路01中各级移位寄存器的电路结构可以相同。

在此基础上，在上述扫描驱动电路01中，前一级或者多级移位寄存器的信号输入端Iput与帧起始信号端STV耦接，除与帧起始信号端STV耦接的移位寄存器以外，后级移位寄存器的信号输入端Iput与前级移位寄存器的信号输入端Oput耦接；此处的前级移位寄存器与后级移位寄存器可以是位于相邻级的移位寄存器，也可以不是位于相邻级的移位寄存器。

示例性地，如图2所示，上述扫描驱动电路01中，可以是第一级移位寄存器RS1的信号输入端Iput与帧起始信号端STV耦接，第二级移位寄存器RS2的信号输入端Iput与第一级移位寄存器RS1的信号输出端Oput耦接，第i级移位寄存器RSi的信号输出端Oput与第i+1级移位寄存器RS(i+1)的信号输入端Iput耦接，其中，2≤i≤N-1的正整数。

本公开一些实施例提供的移位寄存器，可以与图2中的像素电路耦接，从而控制像素电路中晶体管的导通或截止。其中，像素电路可以为7T1C、7T2C、8T1C、8T2C或4T1C等结构，像素电路中与移位寄存器耦接的晶体管可以为P晶体管和/或，可以为N型晶体管。另外，像素电路中的晶体管可以为LTPO晶体管。

如图2所示，在一些实施例中，显示面板PNL在周边区还可以设置有脉 宽调节模块02。脉宽调节模块02分别与扫描驱动电路01和帧起始信号端STV耦接。脉宽调节模块02被配置为调整帧起始信号端STV提供的帧起始信号的脉宽，并将脉宽调整后的帧起始信号提供给扫描驱动电路中的移位寄存器。

在此基础上，如图3所示，本公开的一些实施例提供的移位寄存器RS还包括输入电路110、第一输出电路120、第一控制电路130、第二控制电路140和第二输出电路150。

输入电路110与输入信号端Iput、第一时钟信号端CLK1和第一节点N1耦接。输入电路110被配置为，在第一时钟信号端CLK1提供的第一时钟信号的控制下，将输入信号端Iput提供的输入信号传输至第一节点N1。

第一输出电路120与第一节点N1、第一输出信号端SH1和扫描信号端Oput耦接。第一输出电路120被配置为，在第一节点N1的电位的控制下，将第一输出信号端SH1提供的第一输出信号传输至扫描信号端Oput。

第一控制电路130与输入信号端Iput、第一电压信号端VGL、第一时钟信号端CLK1、第二电压信号端VGH、第二时钟信号端CLK2、第三输出信号端SH3和第二节点N2耦接。第一控制电路130被配置为，在输入信号端Iput提供的输入信号、第二时钟信号端CLK2提供的第二时钟信号和第一时钟信号端CLK1提供的第一时钟信号的控制下，将第三输出信号端SH3提供的第三输出信号传输至第二节点N2。

可选的，第一控制电路130与输入信号端Iput、第一电压信号端VGL、第一时钟信号端CLK1、第二电压信号端VGH、第二时钟信号端CLK2、第三输出信号端SH3、第四输出信号端SH4、控制信号端KZ和第二节点N2耦接。第一控制电路130被配置为，在输入信号端Iput提供的输入信号、第二时钟信号端CLK2提供的第二时钟信号、控制信号端KZ提供的控制信号和第一时钟信号端CLK1提供的第一时钟信号的控制下，将第三输出信号端SH3提供的第三输出信号传输至第二节点N2。

第二控制电路140与第一节点N1和第二节点N2耦接。第二控制电路140被配置为，控制第一节点N1的电位和第二节点N2的电位，互为相反的两个电位。

可选的，第二控制电路140与第一节点N1、第一电压信号端VGL和第二节点N2耦接。第二控制电路140被配置为，控制第一节点N1的电位和第二节点N2的电位，互为相反的两个电位。例如：第二控制电路140被配置为，在第一节点N1的电位控制下，将第一电压信号端VGL传输至第二节点N2。

第二输出电路150与第二节点N2、第二输出信号端SH2和扫描信号端 Oput耦接。第二输出电路150被配置为，在第二节点N2的电位的控制下，将第二输出信号端SH2提供的第二输出信号传输至扫描信号端。

上述第一时钟信号端CLK1提供的第一时钟信号，和第二时钟信号端CLK2提供的第二时钟信号，可以互为反相的两个信号。示例性地，在第一时钟信号的电位为高电位时，第二时钟信号的电位为低电位；在第一时钟信号的电位为低电位时，第二时钟信号的电位为高电位。

可选的，第一电压信号端可以VGL或VGH中的一者，第二电压信号端可以VGL或VGH中的一者。当然，第一电压信号端或第二电压信号端也可以是其他信号，例如时钟信号。例如：第一电压信号端为第一时钟。本公开实施例只是以第一电压信号端VGL、第二电压信号端VGH进行举例说明，不应视为对第一电压信号端和第二电压信号端的限定。

上述第一输出信号端SH1可以包括第一电压信号端VGL和第二电压信号端VGH中的一者，上述第二输出信号端SH2可以包括第一电压信号端VGL和第二电压信号端VGH中的另一者。例如：第一输出信号端SH1包括第一电压信号端VGL，第二输出信号端SH2包括第二电压信号端VGH。又例如：第一输出信号端SH1包括第二电压信号端VGH，第二输出信号端SH2包括第一电压信号端VGL。

移位寄存器RS可以被配置为控制N型晶体管的导通或截止，也可以被配置为控制P型晶体管的导通或截止。如图4所示，在一些示例中，在第一输出信号端SH1包括第二电压信号端VGH且第二输出信号端SH2包括第一电压信号端VGL的情况下，移位寄存器RS被配置为控制N型晶体管的导通或截止。在另一些示例中，第一输出信号端SH1包括第一电压信号端VGL且第二输出信号端SH2包括第二电压信号端VGH的情况下，移位寄存器RS被配置为控制P型晶体管的导通或截止。

如图4所示，移位寄存器RS被配置为控制N型晶体管的导通或截止的基础上，第二控制电路140可以基于第一节点N1的电位控制第二节点N2的电位与其相反。例如：在第一节点N1的电位为高电位的情况下，第二控制电路140控制第二节点N2与第一电压信号端VGL连通。

移位寄存器RS被配置为控制P型晶体管的导通或截止的基础上，第二控制电路140可以基于第一节点N1的电位控制第二节点N2的电位与其相反。例如：在第二节点N2的电位为低电位的情况下，第二控制电路140控制第一节点N1与第二电压信号端VGH连通。

本公开实施例中，后文以移位寄存器RS控制N型晶体管为例进行说明， 但不作为对第一输出信号端SH1和第二输出信号端SH2的限定。即，后文中的第一输出信号端SH1包括第二电压信号端VGH、第二输出信号端SH2包括第一电压信号端VGL。

移位寄存器RS对P型晶体管的控制，可以根据移位寄存器RS对N型晶体管的控制合理推导得到，同样属于本公开的保护方案。

上述第三输出信号端SH3可以包括第二电压信号端VGH和第二时钟信号端CLK2中的一者。

上述第四输出信号端SH4可以包括第一电压信号端VGL和第二时钟信号端CLK2中的一者。

上述控制信号端KZ可以包括输入信号端Iput和第二时钟信号端CLK2中的一者。

在第三输出信号端SH3包括第二时钟信号端CLK2、第四输出信号端SH4包括第二时钟信号端CLK2、控制信号端KZ包括第二时钟信号端CLK2的情况下，第一控制电路130可以只与输入信号端Iput、第一电压信号端VGL、第一时钟信号端CLK1、第二电压信号端VGH、第二时钟信号端CLK2和第二节点N2耦接。其中，第二时钟信号端CLK2可以作为第三输出信号端SH3。

在一些示例中，如图4所示，第一输出信号端SH1包括第二电压信号端VGH、第二输出信号端SH2包括第一电压信号端VGL、第三输出信号端SH3包括第二电压信号端VGH、第四输出信号端SH4包括第一电压信号端VGL、控制信号端包括输入信号端Iput。

在另一些示例中，第一输出信号端SH1包括第二电压信号端VGH、第二输出信号端SH2包括第一电压信号端VGL、第三输出信号端SH3包括第二时钟信号端CLK2、第四输出信号端SH4包括第一电压信号端VGL、控制信号端包括第二时钟信号端CLK2。

可以理解为，输入电路110能够控制第一节点N1的电位，进而通过第一节点N1的电位控制第一输出电路120将第一输出信号端SH1提供的第一输出信号(例如：第二电压信号端VGH提供的第二电压信号)传输至扫描信号端Oput。第一控制电路130和第二控制电路140能够共同控制第二节点N2的电位，进而通过第二节点N2的电位控制第二输出电路150将第二输出信号端SH2提供的第二输出信号(例如：第一电压信号端VGL提供的第一电压信号)传输至扫描信号端Oput。

其中，第一控制电路130在输入信号端Iput提供的输入信号为有效电位(例如低电位)的情况下，第一时钟信号端CLK1提供的第一时钟信号和第 二时钟信号端CLK2提供的第二时钟信号，能够控制第一控制电路130周期性的向第二节点N2提供第三输出信号(例如第二电压信号)且使得第二节点N2的电位保持在有效电位(例如高电位)，进而实现第二输出电路150持续将第二输出信号端SH2提供的第二输出信号(例如第一电压信号端VGL提供的第一电压信号)传输至扫描信号端Oput。因此，可以通过控制输入信号保持在有效电位(例如低电位)的时长，以利用第二输出电路150调整扫描信号端Oput持续输出第一输出信号的有效电位(例如低电位)的时长，实现对扫描信号端Oput输出第一输出信号的有效电位(例如低电位)的时长进行调整。

综上所述，本公开实施例提供的移位寄存器，通过输入电路110、第一输出电路120、第一控制电路130、第二控制电路140和第二输出电路150之间相互配合，使得扫描信号端Oput输出第一电压信号或第二电压信号，实现控制像素电路中晶体管的导通或截止。同时，通过对输入信号的有效电位的时长的调整，能够实现对扫描信号端Oput输出第一电压信号的时长进行调整，提高扫描信号端Oput输出的灵活性，进而优化显示装置中发光器件的发光时长，提高显示装置的显示效果。

另外，本领域的技术人员应当理解到，对于移位寄存器自身而言，其在包括前述的输入电路110、第一输出电路120、第一控制电路130、第二控制电路140和第二输出电路150的基础上，还可以包括与第一节点N1、第二节点N2耦接的其他相关的控制电路，本公开对此不作具体限定，实际中可以根据需求选择设置合适的相关电路即可。

如图4所示，在第一控制电路130与输入信号端Iput、第一电压信号端VGL、第一时钟信号端CLK1、第二电压信号端VGH、第二时钟信号端CLK2、第三输出信号端SH3、第四输出信号端SH4、控制信号端KZ和第二节点N2耦接。第一控制电路130被配置为，在输入信号端Iput提供的输入信号、第二时钟信号端CLK2提供的第二时钟信号、控制信号端KZ提供的控制信号和第一时钟信号端CLK1提供的第一时钟信号的控制下，将第三输出信号端SH3提供的第三输出信号传输至第二节点N2。在此基础上，一些实施例中，第一控制电路130包括第一节点控制子电路131、第二节点控制子电路132、第三节点控制子电路133和第四节点控制子电路134。

第一节点控制子电路131与输入信号端Iput、第一电压信号端VGL和第三节点N3耦接。第一节点控制子电路被配置为，在输入信号端Iput提供的输入信号的控制下，将第一电压信号端VGL提供的第一电压信号传输至第三节 点N3。

如图5所示，在一些示例中，第一节点控制子电路131可以包括第一晶体管T1。第一晶体管T1的控制极与输入信号端Iput耦接，第一晶体管T1的第一极与第一电压信号端VGL耦接，第一晶体管T1的第二极与第三节点N3耦接。第一晶体管T1被配置为，在输入信号端Iput提供的输入信号的控制下，将第一电压信号端VGL提供的第一电压信号传输至第三节点N3。例如：在第一晶体管T1为N型晶体管的情况下，输入信号为高电位信号时，第一晶体管T1将第一电压信号传输至第三节点N3。

如图4所示，第二节点控制子电路132与第二时钟信号端CLK2和第三节点N3耦接。第二节点控制子电路被配置为，在第二时钟信号端CLK2提供的第二时钟信号的控制下，提升或降低第三节点N3的电位。

如图5所示，在一些示例中，第二节点控制子电路132可以包括第一电容器C1。第一电容器C1的第一极板与第二时钟信号端CLK2耦接，第一电容器C1的第二极板与第三节点N3耦接。第一电容器C1被配置为，在第二时钟信号端CLK2提供的第二时钟信号的控制下，提升或降低第三节点N3的电位。

具体的，由于电容器的自举作用，电容器两个极板之间的电位差不会发生突变，在电容器的一个极板的电位变化时，电容器的另一个极板的电位也会随之变化。例如电容器的第一极板电位升高时，电容器的第二极板电位同步升高。

可以理解的，第一节点控制子电路131和第二节点控制子电路132共同控制第三节点N3的电位。在第一电压信号端VGL与第三节点N3之间断开的情况下，由第二节点控制子电路132升高或降低第三节点N3的电位，以实现对第三节点N3的电位的控制。在第一电压信号端VGL与第三节点N3之间导通的情况下，第一电压信号传输至第三节点N3，第三节点N3的电位与第一电压信号的电位相同。

如图4所示，第三节点控制子电路133与第二电压信号端VGH、控制信号端KZ、第四输出信号端SH4、第一时钟信号端CLK1、第三节点N3和第四节点N4耦接。第三节点控制子电路133被配置为，在第三节点N3的电位、第一时钟信号端CLK1提供的第一时钟信号、以及控制信号端KZ提供的控制信号的控制下，提升或降低第四节点N4的电位。

可以理解的，第三节点控制子电路133基于第三节点N3的电位、以及第一时钟信号端CLK1提供的第一时钟信号和控制信号端KZ提供 的控制信号共同控制第四节点N4的电位。

如图4所示，第四节点控制子电路134与第四节点N4、第三输出信号端SH3和第二节点N2耦接。第四节点控制子电路134被配置为，在第四节点N4的电位的控制下，将第三输出信号端SH3提供的第三输出信号传输至N2第二节点。

如图5所示，在一些示例中，第四节点控制子电路134可以包括第五晶体管T5。第五晶体管T5的控制极与第四节点N4耦接，第五晶体管T5的第一极与第三输出信号端SH3耦接，第五晶体管T5的第二极与第二节点N2耦接。第五晶体管T5被配置为，在第四节点N4的电位的控制下，将第三输出信号端SH3提供的第三输出信号传输至第二节点N2。例如：在第五晶体管T5为N型晶体管的情况下，在第四节点N4的点位处于高电位时，第五晶体管T5将第三输出信号传输至第二节点N2。

以第三输出信号端SH3为第二电压信号端为例，第五晶体管T5的控制极与第四节点N4耦接，第五晶体管T5的第一极与第二电压信号端VGH耦接，第五晶体管T5的第二极与第二节点N2耦接。第五晶体管T5被配置为，在第四节点N4的电位的控制下，将第二电压信号端VGH提供的第二电压信号传输至第二节点N2。

可以理解的，第四节点控制子电路134基于第四节点N4的电位，控制第二节点N2的电位。

如图5所示，在一些实施例中，第三节点控制子电路133包括第一节点控制模块1331、第二节点控制模块1332和第三节点控制模块1333。

第一节点控制模块1331与第三节点N3、第二电压信号端VGH和第四节点N4耦接。第一节点控制模块1331被配置为，在第三节点N3的电位的控制下，将第二电压信号端VGH提供的第二电压信号传输至第四节点N4。

如图6所示，在一些示例中，第一节点控制模块1331可以包括第三晶体管T3。第三晶体管T3的控制极与第三节点N3耦接，第三晶体管T3的第一极与第二电压信号端VGH耦接，第三晶体管T3的第二极与第四节点N4耦接。第三晶体管T3被配置为，在第三节点N3的电位的控制下，将第二电压信号端VGH提供的第二电压信号传输至第四节点N4。例如：在第三晶体管T3为N型晶体管的情况下，在第三节点N3的电位处于高电位时，第三晶体管T3将第二电压信号传输至第四节点N4。

如图5所示，第二节点控制模块1332与第四节点N4和控制信号端 KZ耦接。第二节点控制模块1332被配置为，在控制信号端KZ提供的控制信号的控制下，提升或降低第四节点N4的电位。

如图6所示，在一些示例中，第二节点控制模块1332可以包括第二电容器C2。第二电容器C2的第一极板与控制信号端KZ耦接，第二电容器C2的第二极板与第四节点N4耦接。第二电容器C2被配置为，在控制信号端KZ提供的控制信号的控制下，提升或降低第四节点N4的电位。其中，第二电容器C2能够提升或降低电位的原理已在之前详细说明，此处不作赘述。

示例性地，第二电容器C2的第一极板与输入信号端Iput耦接，第二电容器C2的第二极板与第四节点N4耦接。

示例性地，第二电容器C2的第一极板与第二时钟信号端CLK2耦接，第二电容器C2的第二极板与第四节点N4耦接。

如图5所示，第三节点控制模块1333与第四节点N4、第一时钟信号端CLK1和第四输出信号端SH4耦接。第三节点控制模块1333被配置为，在第一时钟信号端CLK1提供的第一时钟信号的控制下，将第四输出信号端SH4提供的第四输出信号传输至第四节点N4。

如图6所示，在一些示例中，第三节点控制模块1333可以包括第四晶体管T4。第四晶体管T4的控制极与第一时钟信号端CLK1耦接，第四晶体管T4的第一极与第四输出信号端SH4耦接，第四晶体管T4的第二极与第四节点N4耦接。第四晶体管T4被配置为，在第一时钟信号端CLK1提供的第一时钟信号的控制下，将第四输出信号端SH4提供的第四输出信号传输至第四节点N4。例如：在第四晶体管T4为N型晶体管的情况下，在第一时钟信号为高电位时，第四晶体管T4将第四输出信号传输至第四节点N4。

示例性地，第四晶体管T4的控制极与第一时钟信号端CLK1耦接，第四晶体管T4的第一极与第一电压信号端VGL耦接，第四晶体管T4的第二极与第四节点N4耦接。

示例性地，第四晶体管T4的控制极与第一时钟信号端CLK1耦接，第四晶体管T4的第一极与第二时钟信号端CLK2耦接，第四晶体管T4的第二极与第四节点N4耦接。

其中，由于第二时钟信号和第一时钟信号互为反相信号。以第四晶体管T4为N型晶体管为例，第一时钟信号端CLK1提供的高电位的第一时钟信号，第四晶体管T4导通，以将第二时钟信号端CLK2提供的低电位的第二时钟信号传输至第四节点N4。在此情况下，第二时钟信号端CLK2只能够将低电位的第二时钟信号传输至第四节点N4，起到的作用与第一电压信号端VGL相 同，因此可以相互替换。

可以理解的，第一节点控制模块1331、第二节点控制模块1332和第三节点控制模块1333共同控制第四节点N4的电位。其中，第一节点控制模块1331由第三节点N3控制。

在第四节点N4与第二电压信号端VGH之间断开且第四节点N4与第四输出信号端SH4之间断开的情况下，由第二节点控制模块1332升高或降低第四节点N4的电位，以实现对第四节点N4的电位的控制。在第四节点N4与第二电压信号端VGH之间导通的情况下，第二时钟信号传输至第四节点N4，第四节点N4的电位与第二电压信号的电位相同。在第四节点N4与第四输出信号端SH4之间导通的情况下，第四输出信号传输至第四节点N4，第四节点N4的电位与第四输出信号的电位相同。

可选的，第四节点N4和第二电压信号端VGH之间导通的情况、与第四节点N4和第四输出信号端SH4之间导通的情况，不同时发生。

如图7所示，在一些实施例中，第三节点控制子电路133还包括第四节点控制模块1334。第四节点控制模块1334与第二时钟信号端CLK2、第三节点N3和第四节点N4耦接。第四节点控制模块1334被配置为，在第三节点N3的控制下，将第二时钟信号端CLK2提供的第二时钟信号传输至第四节点N4。

在第三节点控制子电路133还包括第四节点控制模块1334的情况下，第一节点控制模块1331和第四节点控制模块1334均由第三节点N3控制。

如图8所示，在一些示例中，第四节点控制模块1334包括第二晶体管T2。第二晶体管T2的控制极与第三节点N3耦接，第二晶体管T2的第一极与第二时钟信号端CLK2耦接，第二晶体管T2的第二极与第四节点N4耦接。

第二晶体管T2被配置为，在第三节点N3的电位的控制下，将第二时钟信号端CLK2提供的第二时钟信号传输至第四节点N4。以第二晶体管T2为N型晶体管为例，第三节点N3的电位为高电位时，第二晶体管T2将第二时钟信号端CLK2提供的第二时钟信号传输至第四节点N4。

其中，在第三节点N3的电位为高电位时，第四节点N4同时与第二电压信号端VGH和第二时钟信号端CLK2连通，分别接收第二电压信号端VGH提供的第二电压信号和第二时钟信号端CLK2提供的第二时钟信号。

如图4～图8所示，在一些实施例中，第二控制电路140包括第六晶体管T6。第六晶体管T6的控制极与第一节点N1耦接，第六晶体管T6的第一极与第一电压信号端VGL耦接，第六晶体管T6的第二极与第二节点N2耦接。 第六晶体管T6被配置为，在第一节点N1的电位的控制下，将第一电压信号端VGL提供的第一电压信号传输至第二节点N2。

示例性地，在第六晶体管T6为N型晶体管的情况下，在第一节点N1的电位处于高电位时，第六晶体管T6将第一电压信号端VGL提供的第一电压信号传输至第二节点N2。

通过第二控制电路140的第六晶体管T6，能够将第一电压信号传输至第二节点N2，从而隔断扫描信号端Oput与第一电压信号端VGL之间的通路，以控制扫描信号端Oput停止输出第一电压信号。

如图4～图8所示，在一些实施例中，输入电路110包括第七晶体管T7。第七晶体管T7的控制极与第一时钟信号端CLK1耦接，第七晶体管T7的第一极与输入信号端Iput耦接，第七晶体管T7的第二极与第一节点N1耦接。第七晶体管T7被配置为，在第一时钟信号端CLK1提供的第一时钟信号的控制下，将输入信号端Iput提供的输入信号传输至第一节点N1。

示例性地，在第七晶体管T7为N型晶体管的情况下，在第一时钟信号为高电位信号时，第七晶体管T7将输入信号端Iput提供的输入信号传输至第一节点N1。

通过输入电路110的第七晶体管T7，能够将输入信号传输至第一节点N1。在输入信号为第二电压信号的情况下，通过第一节点N1控制第一输入电路110形成第二电压信号端VGH与扫描信号端Oput之间的通路，使得扫描信号端Oput输出第二电压信号；在输入信号为第一电压信号的情况下，通过第一节点控制第一输入电路110隔断第二电压信号端VGH与扫描信号端Oput之间的通路，使得扫描信号端Oput停止输出第二电压信号。

如图9所示，在另一些实施例中，输入电路110包括输入子电路111和稳压子电路112。输入子电路111与输入信号端Iput、第一时钟信号端CLK1和第五节点N5耦接。输入子电路被配置为，在第一时钟信号端CLK1提供的第一时钟信号的控制下，将输入信号端Iput提供的输入信号传输至第五节点N5。稳压子电路与第一节点N1、第五节点N5和第二电压信号端VGH耦接。稳压电路被配置为，在第二电压信号端VGH提供的第二电压信号的控制下，形成第一节点N1与第五节点N5之间的通路。

在一些示例中，输入子电路包括第七晶体管T7。第七晶体管T7的控制极与第一时钟信号端CLK1耦接，第七晶体管T7的第一极与输入信号端Iput耦接，第七晶体管T7的第二极与第五节点N5耦接。第七晶体管T7被配置为，在第一时钟信号端CLK1提供的第一时钟信号的控制下，将输入信号端 Iput提供的输入信号传输至第五节点N5。

稳压子电路包括第八晶体管T8。第八晶体管T8的控制极与第二电压信号端VGH耦接，第八晶体管T8的第一极与第五节点N5耦接，第八晶体管T8的第二极与第一节点N1耦接。第八晶体管T8被配置为，在第二电压信号端VGH提供的第二电压信号的控制下，形成第一节点N1与第五节点N5之间的通路。

本实施例中，通过在第七晶体管T7和第一输出电路120之间增设用于稳压的第八晶体管T8，能够在输入信号的电位变化的情况下，提高输出至第一节点N1的电位的稳定性，从而提高移位寄存器的工作的稳定性。

如图4～图10所示，在一些实施例中，第一输出电路120包括第三电容器C3和第九晶体管T9。

第九晶体管T9的控制极与第一节点N1耦接，第九晶体管T9的第一极与第一输出信号端SH1(例如第二电压信号端VGH)耦接，第九晶体管T9的第二极与扫描信号端Oput耦接。第九晶体管T9被配置为，在第一节点N1的电位的控制下，将第一输出信号端SH1提供的第一输出信号(例如第二电压信号端VGH提供的第二电压信号)传输至扫描信号端Oput。

第三电容器C3的第一极板与扫描信号端Oput耦接，第三电容器C3的第二极板与第一节点耦接。第三电容器C3被配置为，在扫描信号端Oput的电位变化的情况下，保持第一节点N1的电位的稳定。

如图4～图10所示，在一些实施例中，第二输出电路150包括第十晶体管T10和第四电容器C4。

第十晶体管T10的控制极与第二节点N2耦接，第十晶体管T10的第一极与第二输出信号端SH2(例如第一电压信号端VGL)耦接，第十晶体管T10的第二极与扫描信号端Oput耦接。第十晶体管T10被配置为，在第二节点N2的电位的控制下，将第二输出信号端SH2提供的第二输出信号(第一电压信号端VGL提供的第一电压信号)传输至扫描信号端Oput。

第四电容器C4的第一极板与扫描信号端Oput耦接，第四电容器C4的第二极板与第二节点耦接。第四电容器C4被配置为，在扫描信号端Oput的电位变化的情况下，保持第二节点N2的电位的稳定。

在一些实施例中，如图11所示，输入信号端Iput提供的输入信号的有效电位的时长，与扫描信号端Gput输出的扫描信号的有效电位的时长相等。

示例性地，扫描信号可以是与输入信号波形相同，且相位延后的信号。

请再次参阅图9，以下对本公开一些实施例提供的移位寄存器的结构做整 体性、示例性的介绍。

移位寄存器包括输入电路110、第一输出电路120、第一控制电路130、第二控制电路140和第二输出电路150。

其中，输入电路110包括第七晶体管T7和第八晶体管T8。第一输出电路120包括第九晶体管T9和第三电容器C3。第一控制电路130包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第一电容器C1和第二电容器C2。第二输出电路150包括第十晶体管T10和第四电容器C4。

第一晶体管T1的控制极与输入信号端Iput耦接，第一晶体管T1的第一极与第一时钟信号端CLK1耦接，第一晶体管T1的第二极与第三节点N3耦接。第一晶体管T1被配置为，在输入信号端Iput提供的输入信号的控制下，将第一电压信号端VGL提供的第一电压信号传输至第三节点N3。

第二晶体管T2的控制极与第三节点N3耦接，第二晶体管T2的第一极与第二时钟信号端CLK2耦接，第二晶体管T2的第二极与第四节点N4耦接。第二晶体管T2被配置为，在第三节点N3的电位的控制下，将第二时钟信号端CLK2提供的第二时钟信号传输至第四节点N4。

第三晶体管T3的控制极与第三节点N3耦接，第三晶体管T3的第一极与第二电压信号端VGH耦接，第三晶体管T3的第二极与第四节点N4耦接。第三晶体管T3被配置为，在第三节点N3的电位的控制下，将第二电压信号端VGH提供的第二电压信号传输至第四节点N4。

第四晶体管T4的控制极与第一时钟信号端CLK1耦接，第四晶体管T4的第一极与第四输出信号端SH4(例如第一电压信号端VGL)耦接，第四晶体管T4的第二极与第四节点N4耦接。第四晶体管T4被配置为，在第一时钟信号端CLK1提供的第一时钟信号的控制下，将第四输出信号端SH4提供的第四输出信号(例如第一电压信号端VGL提供的第一电压信号)传输至第四节点N4。

第五晶体管T5的控制极与第四节点N4耦接，第五晶体管T5的第一极与第三输出信号端SH3(例如第二电压信号端VGH)耦接，第五晶体管T5的第二极与第二节点N2耦接。第五晶体管T5被配置为，在第四节点N4的电位的控制下，将第三输出信号端SH3提供的第三输出信号(例如第二电压信号端VGH提供的第二电压信号)传输至第二节点N2。

第六晶体管T6的控制极与第一节点N1耦接，第六晶体管T6的第一极与第一电压信号端VGL耦接，第六晶体管T6的第二极与第二节点N2耦接。 第六晶体管T6被配置为，在第一节点N1的电位的控制下，将第一电压信号端VGL提供的第一电压信号传输至第二节点N2。

第七晶体管T7的控制极与第一时钟信号端CLK1耦接，第七晶体管T7的第一极与输入信号端Iput耦接，第七晶体管T7的第二极与第五节点N5耦接。第七晶体管T7被配置为，在第一时钟信号端CLK1提供的第一时钟信号的控制下，将输入信号端Iput提供的输入信号传输至第五节点N5。

第八晶体管T8的控制极与第二电压信号端VGH耦接，第八晶体管T8的第一极与第五节点N5耦接，第八晶体管T8的第二极与第一节点N1耦接。第八晶体管T8被配置为，在第二电压信号端VGH提供的第二电压信号的控制下，形成第一节点N1与第五节点N5之间的通路。

第九晶体管T9的控制极与第一节点N1耦接，第九晶体管T9的第一极与第一输出信号端SH1(例如第二电压信号端VGH)耦接，第九晶体管T9的第二极与扫描信号端Oput耦接。第九晶体管T9被配置为，在第一节点N1的电位的控制下，将第一输出信号端SH1提供的第一输出信号(例如第二电压信号端VGH提供的第二电压信号)传输至扫描信号端Oput。

第十晶体管T10的控制极与第二节点N2耦接，第十晶体管T10的第一极与第二输出信号端SH1(例如第一电压信号端VGL)耦接，第十晶体管T10的第二极与扫描信号端Oput耦接。第十晶体管T10被配置为，在第二节点N2的电位的控制下，将第二输出信号端SH2提供的第二输出信号(例如第一电压信号端VGL提供的第一电压信号)传输至扫描信号端Oput。

第一电容器C1的第一极板与第二时钟信号端CLK2耦接，第一电容器C1的第二极板与第三节点N3耦接。第一电容器C1被配置为，在第二时钟信号端CLK2提供的第二时钟信号的控制下，提升或降低第三节点N3的电位。

第二电容器C2的第一极板与控制信号端KZ(例如输入信号端Iput)耦接，第二电容器C2的第二极板与第四节点N4耦接。第二电容器C2被配置为，在控制信号端KZ提供的控制信号(例如输入信号端Iput提供的输入信号)的控制下，提升或降低第四节点N4的电位。

第三电容器C3的第一极板与扫描信号端Oput耦接，第三电容器C3的第二极板与第一节点N1耦接。第三电容器C3被配置为，在扫描信号端Oput的电位变化的情况下，保持第一节点N1的电位的稳定。

第四电容器C4的第一极板与扫描信号端Oput耦接，第四电容器C4的第二极板与第二节点N2耦接。第四电容器C4被配置为，在扫描信号端Oput的电位变化的情况下，保持第二节点N2的电位的稳定。

对于采用图10中示出的移位寄存器级联而成的扫描驱动电路01而言，在一些实施例中，如图10所示，在该扫描驱动电路01中，N级移位寄存器的级联方式为：

第一级移位寄存器RS1的信号输入端Iput与帧起始信号端(STV)耦接。

第i级移位寄存器RSi的信号输入端Iput与第i-1级移位寄存器RS(i-1)的级联信号输出端Oput耦接；其中，2≤i≤N；i为正整数的变量。

在一些实施例中，如图10所示，在上述扫描驱动电路01中：

奇数级移位寄存器(RS1、RS3、RS5……)的第一时钟信号端CLK1与第一系统时钟信号端CK耦接，奇数级移位寄存器的第二时钟信号端CLK2与第二系统时钟信号端CK2耦接。

偶数级移位寄存器(RS2、RS4、RS6……)的第一时钟信号端CLK1与第二系统时钟信号端CK2耦接，偶数级移位寄存器的第二时钟信号端CLK2与第一系统时钟信号端CK1耦接。

本公开的一些实施例还提供了一种移位寄存器的驱动方法，在介绍该驱动方法之前，首先对显示装置的显示过程进行介绍。

在显示技术领域，例如对于液晶显示装置来说，一帧图像指的是通过逐行扫描或者隔行扫描的方式在显示屏幕上“绘制”一幅图像。示例性地，如图2所示，在显示面板PNL中，显示面板PNL所包括的多个子像素P呈阵列式排布，包括N行M列，在显示过程中，通过逐行扫描的方式，第一条扫描线E1至第N条栅线En逐行对第一行子像素P至第N行子像素P依次输入扫描信号，以逐行将亚像素P开启，在每一行子像素P打开时，数据线DL将相应的数据信号输入该行子像素P中的每个子像素(一共包括M个子像素)，以将多个子像素P从第一行至第N行依次点亮以显示相应的图像，这样，就完成了一帧图像的“绘制”或显示。接着，同样以逐行扫描的方式，重新将多个子像素P从第一行至第N行依次点亮以显示相应的图像，这样就完成下一帧图像的“绘制”或显示。

通常，显示装置的刷新频率可以为60HZ或100HZ，即显示装置一秒钟可以显示60帧图像或100帧图像，每帧图像的显示周期为1/60秒或1/100秒。由于人眼存在视觉暂留现象，可能会出现这样的情况，当显示一幅静止的画面时，虽然在一秒钟之内人眼感觉不出显示装置上的图像发生了任何变化，但实际上显示装置上的图像已经重复显示了60次或100次。在显示装置的刷新频率足够高的情况下，人眼不会感受到画面切换所造成的闪烁。

也就是说，显示装置的显示过程包括多个帧周期，每个帧周期完成N行 子像素P的扫描，从而进行一帧图像的显示，对于扫描驱动电路来说，在每个帧周期中，扫描驱动电路所包括的N级移位寄存器依次输出扫描信号，即从第一级移位寄存器至第N级移位寄存器依次输出扫描信号，从而逐行扫描各条扫描线。

在此基础上，结合图6、图8、图9和图11所示，一些实施例中，在预设时长内移位寄存器的驱动过程包括输入阶段t1、输出阶段t2和复位阶段t3。其中，预设时长可以是上述的一帧周期，也可以是上述的多帧周期，此处不作限定。

如图11所示，在输入阶段t1：

输入信号端Iput提供的输入信号为低电位信号，第一时钟信号端CLK1提供的第一时钟信号为高电位信号，第二时钟信号端CLK2提供的第二时钟信号为低电位信号，且第一电压信号端VGL为低电位信号，第二电压信号端VGH为高电位信号为例。

输入电路110在至少第一时钟信号端CLK1提供的高电位的第一时钟信号的控制下开启，将从输入信号端Iput接收到的低电位的输入信号传输至第一节点N1。

示例性地，如图8所示，输入电路110在第一时钟信号端CLK1提供的高电位的第一时钟信号的控制下开启，将从输入信号端Iput接收到的低电位的输入信号传输至第一节点N1。

示例性地，如图9所示，输入电路110在第一时钟信号端CLK1提供的高电位的第一时钟信号和第二电压信号端VGH提供的高电位的第二电压信号的控制下开启，将从输入信号端Iput接收到的低电位的输入信号传输至第一节点N1。

第一输出电路120在第一节点N1的低电位的控制下关闭。即，隔断扫描信号端Oput与第一输出信号端SH1(例如第二电压信号端VGH)之间的通路。在输入阶段t1扫描信号端Oput的电位保持前一阶段的高电位。

第一控制电路130在输入信号端Iput提供的低电位的输入信号和第一时钟信号端CLK1提供的高电位的第一时钟信号的控制下关闭。即，隔断第三输出信号端SH3(例如第二电压信号端VGH或第二时钟信号端CLK2)与第二节点之间的通路。

第二控制电路140在第一节点N1的低电位的控制下关闭。即，隔断第一电压信号端与第二节点之间的通路。在输入阶段t1，第二节点N2保持前一阶段的低电位。

第二输出电路150在第二节点N2的低电位的控制下关闭。即，隔断第二输出信号端SH2(例如第一电压信号端VGL)与扫描信号端Oput之间的通路)。

示例性地，参考图9，在输入阶段t1：第七晶体管T7在第一时钟信号端CLK1提供的高电位的第一时钟信号的控制下导通，第八晶体管T8在第二电压信号端VGH提供的高电位信号的控制下导通，从而第七晶体管T7和第八晶体管T8将从输入信号端Iput接收到的低电位信号传输至第一节点N1。

第九晶体管T9在第一节点N1的低电位的控制下截止，扫描信号端Oput的电位保持前一阶段的高电位。

第四晶体管T4在第一时钟信号端CLK1提供的高电位的第一时钟信号的控制下导通，从而将第四输出信号端SH4(例如第一电压信号端VGL或第二时钟信号端CLK2)提供的低电位信号传输至第四节点N4。

第五晶体管T5在第四节点N4的低电位的控制下截止，使得第二节点N2保持前一阶段的低电位。

第十晶体管T10在第二节点N2的低电位的控制下截止。

另外，第一晶体管T1、第二晶体管T2、第三晶体管T3、第六晶体管T6在输入阶段t1截止。

如图11所示，在输出阶段t2：

输入电路110在输出阶段t2可以经历多次开启和关闭。其中，输入电路110在第一时钟信号端CLK1提供的低电位的第一时钟信号的控制下关闭，第一节点N1的电位保持上述输入阶段t1所处的低电位。输入电路110在第一时钟信号端CLK1提供的高电位的第一时钟信号的控制下导通，将从输入信号端Iput接收到的低电位的输入信号传输至第一节点N1。即，第一节点N1的电位在输出阶段t2始终处于低电位。

第一输出电路120在第一节点N1的电位的控制下关闭。

第一控制电路130在输出阶段t2可以经历多次开启和关闭。首先，第一控制电路130在第二时钟信号端CLK2提供的高电位的第二时钟信号和第二电压信号端VGH提供的高电位信号的控制下开启，从而将从第三输出信号端SH3(例如第二电压信号端VGH或第二时钟信号端CLK2)提供的高电位信号传输至第二节点N2。之后，第一控制电路130在第一时钟信号端CLK1提供的高电位的第一时钟信号的控制下关闭，使得第二节点N2保持之前第一控制电路130开启时所处的高电位。最后，第一控制电路130在控制信号端KZ(例如输入信号端Iput或第二时钟信号端CLK2)提供的高电位的输入信号的控制下开启，从而将从第三输出信号端SH3(例如第二电压信号端VGH或第 二时钟信号端CLK2)提供的高电位信号传输至第二节点N2。

第二控制电路140在第一节点N1的低电位的控制下关闭。

结合第一控制电路130和第二控制电路140在输出阶段t2的工作说明，可知第二节点N2的电位在输出阶段t2始终处于高电位。

第二输出电路150在第二节点N2的高电位的控制下开启，从而将从第二输出信号端SH2(例如第一电压信号端VGL)接收到的低电位信号传输至扫描信号端Oput。在输出阶段t2，扫描信号端Oput的电位保持低电位。

如图11所示，在复位阶段t3：

输入信号端Iput提供的输入信号为高电位信号，第一时钟信号端CLK1提供的第一时钟信号为高电位信号，第二时钟信号端CLK2提供的第二时钟信号为低电位信号，且第一电压信号端VGL为低电位信号，第二电压信号端VGH为高电位信号为例。

输入电路110在至少第一时钟信号端CLK1提供的高电位的第一时钟信号的控制下开启，将从输入信号端Iput接收到的高电位的输入信号传输至第一节点N1。

第一输出电路120在第一节点N1的高电位的控制下开启，将从第一输出信号端SH1(例如第二电压信号端VGH)提供的高电位信号传输至扫描信号端Oput。在复位阶段t3，扫描信号端Oput的电位处于高电位。

第一控制电路130在第一时钟信号端CLK1提供的高电位的第一时钟信号的控制下关闭。

第二控制电路140在第一节点N1的高电位的控制下开启，将从第一电压信号端VGL提供的低电位的第一电压信号传输至第二节点N2。

第二输出电路150在第二节点N2的低电位的控制下关闭。

示例性地，如图9所示，在复位阶段t3：第七晶体管T7在第一时钟信号端CLK1提供的高电位的第一时钟信号的控制下导通，第八晶体管T8在第二电压信号端VGH提供的高电位信号的控制下导通，从而第七晶体管T7和第八晶体管T8将从输入信号端Iput接收到的高电位信号传输至第一节点N1。

第九晶体管T9在第一节点N1的高电位的控制下导通，将从第一输出信号端SH1(例如第二电压信号端VGH)提供的高电位信号传输至扫描信号端Oput。在复位阶段t3，扫描信号端Oput的电位处于高电位。

第一晶体管T1在输入信号端Iput提供的高电位的输入信号的控制下导通，将从第一电压信号端VGL接收到的低电位信号传输至第三节点N3。

第四晶体管T4在第一时钟信号端CLK1提供的高电位的第一时钟信号的 控制下导通，将从第四输出信号端SH4(例如第一电压信号端VGL或第二时钟信号端CLK2)提供的低电位信号传输至第四节点N4。

第五晶体管T5在第四节点N4的低电位的控制下截止。

第六晶体管T6在第一节点N1的高电位的控制下导通，将从第一电压信号端VGL提供的低电位信号传输至第二节点N2。

第十晶体管T10在第二节点N2的低电位的控制下截止。

另外，第二晶体管T2、第三晶体管T3在复位阶段截止。

如图11所示，在一些实施例中，输出阶段t2可以包括第一输出子阶段t21、第二输出子阶段t22和第三输出子阶段t23。

如图11所示，在第一输出子阶段t21：

输入信号端Iput提供的输入信号为低电位信号，第一时钟信号端CLK1提供的第一时钟信号为低电位信号，第二时钟信号端CLK2提供的第二时钟信号为高电位信号，且第一电压信号端VGL为低电位信号，第二电压信号端VGH为高电位信号为例。

输入电路110在第一时钟信号端CLK1提供的低电位信号的控制下关闭，第一节点N1保持上述输入阶段t1的低电位。

第一输出电路120在第一节点N1的低电位的控制下关闭。

第一控制电路130在第二时钟信号端CLK2提供的高电位的第二时钟信号和第二电压信号端VGH提供的高电位信号的控制下开启，从而将第三时钟信号端SH3(例如第二电压信号端VGH或第二时钟信号端CLK2)提供的高电位信号传输至第二节点N2。

第二控制电路140在第一节点N1的低电位的控制下关闭。

第二输出电路150在第二节点N2的高电位的控制下开启，将从第二输出信号端SH2(例如第一电压信号端VGL)接收到的低电位信号传输至扫描信号端Oput。在第一输出子阶段t21，扫描信号端Oput的电位处于低电位。

示例性地，参考图9，在第一输出子阶段t21：第七晶体管T7在第一时钟信号端CLK1提供的低电位的第一时钟信号的控制下截止，第一节点N1保持上述输入阶段t1所处的低电位。

第九晶体管T9在第一节点N1的低电位的控制下截止。

第一电容器C1在第二时钟信号端CLK2提供的第二时钟信号的电位升高时，通过自举作用升高第三节点N3的电位，使得第三节点N3的电位处于高电位。

第三晶体管T3在第三节点N3的高电位的控制下导通，从而将从第二电 压信号端VGH接收到的高电位信号传输至第四节点N4。

第五晶体管T5在第四节点N4的高电位的控制下导通，将从第三输出信号端SH3(例如第二电压信号端VGH或第二时钟信号端CLK2)接收到的高电位信号传输至第二节点N2。

第十晶体管T10在第二节点N2的高电位的控制下导通，将从第二输出信号端SH2(例如第一电压信号端VGL)接收到的低电位信号传输至扫描信号端Oput。在第一输出子阶段t21，扫描信号端Oput的电位处于低电位。

另外，第一晶体管T1、第四晶体管T4和第六晶体管T6在第一输出子阶段t21截止。

如图11所示，在第二输出子阶段t22：

输入信号端Iput提供的输入信号为低电位信号，第一时钟信号端CLK1提供的第一时钟信号为高电位信号，第二时钟信号端CLK2提供的第二时钟信号为低电位信号，且第一电压信号端VGL为低电位信号，第二电压信号端VGH为高电位信号为例。

输入电路110在第一时钟信号端CLK1提供的高电位的第一时钟信号的控制下开启，从而将从输入信号端Iput接收到的低电位的输入信号传输至第一节点N1。

第一输出电路120在第一节点N1的低电位的控制下关闭。

第一控制电路130在第一时钟信号端CLK1提供的高电位的第一时钟信号的控制下关闭，第二节点N2保持第一输出子阶段t21所处的高电位。

第二控制电路140在第一节点N1的低电位的控制下关闭。

第二输出电路150在第二节点N2的高电位的控制下开启，将从第二输出信号端SH2(例如第一电压信号端VGL)接收到的低电位信号传输至扫描信号端Oput。在第二输出子阶段t22，扫描信号端Oput的电位为低电位。

示例性地，如图9所示，在第二输出子阶段t22：第七晶体管T7在第一时钟信号端CLK1提供的高电位的第一时钟信号的控制下导通，第八晶体管T8在第二电压信号端VGH提供的高电位的第二电压信号的控制下导通，从而第七晶体管T7和第八晶体管T8将从输入信号端Iput接收到的低电位的输入信号传输至第一节点N1。

第九晶体管T9在第一节点N1的低电位的控制下截止。

第四晶体管T4在第一时钟信号端CLK1提供的高电位的第一时钟信号的控制下导通，将从第四输出信号端SH4(例如第一电压信号端VGL或第二时钟信号端CLK2)接收到的低电位信号传输至第四节点N4。

第五晶体管T5在第四节点N4的低电位的控制下截止，使得第二节点N2保持在第一输出子阶段t21所处的高电位。

第十晶体管T10在第二节点N2的高电位的控制下导通，将从第二输出信号端SH2(例如第一电压信号端VGL)接收到的低电位信号传输至扫描信号端Oput。在第二输出子阶段t22，扫描信号端Oput的电位为低电位。

另外，第一晶体管T1、第二晶体管T2、第三晶体管T3、第六晶体管T6在第二输出子阶段t22截止。

如图11所示，在第三输出子阶段t23：

输入信号端Iput提供的输入信号为高电位信号，第一时钟信号端CLK1提供的第一时钟信号为低电位信号，第二时钟信号端CLK2提供的第二时钟信号为高电位信号，且第一电压信号端VGL为低电位信号，第二电压信号端VGHVGH为高电位信号为例。

输入电路110在第一时钟信号端CLK1提供的低电位的第一时钟信号的控制下关闭，第一节点N1保持上述第二输出子阶段t22所处的低电位。

第一输出电路120在第一节点N1的低电位的控制下关闭。

第一控制电路130在控制信号端KZ(例如输入信号端Iput或第二时钟信号端CLK2)提供的高电位信号的控制下开启，从而将从第三输出信号端SH3(例如第二电压信号端VGH或第二时钟信号端CLK2)接收到的高电位信号传输至第二节点N2。

第二控制电路140在第一节点N1的低电位的控制下关闭。

第二输出电路150在第二节点N2的高电位的控制下开启，将从第二输出信号端SH2(例如第一电压信号端VGL)接收到的低电位信号传输至扫描信号端Oput。在第三输出子阶段t23，扫描信号端Oput的电位为低电位。

示例性地，如图9所示，在第三输出子阶段t23：第七晶体管T7在第一时钟信号端CLK1提供的低电位的第一时钟信号的控制下截止，第一节点N1保持上述第二输出子阶段t22所处的低电位。

第九晶体管T9在第一节点N1的低电位的控制下截止。

第一晶体管T1在输入信号端Iput提供的高电位的输入信号的控制下导通，将从第一电压信号端VGL接收到的低电位的第一电压信号传输至第三节点N3。

第二电容器C2在控制信号端KZ(例如输入信号端Iput或第二时钟信号端CLK2)提供的控制信号的电位升高时，通过自举作用升高第四节点N4的电位，使得第四节点N4的电位处于高电位。

第五晶体管T5在第四节点N4的高电位的控制下导通，将从第三输出信号端SH3(例如第二电压信号端VGH或第二时钟信号端CLK2)接收到的高电位信号传输至第二节点N2。

第十晶体管T10在第二节点N2的高电位的控制下导通，将从第二输出信号端SH2(例如第一电压信号端VGL)接收到的低电位信号传输至扫描信号端Oput。在第三输出子阶段t23，扫描信号端Oput的电位为低电位。

另外，第二晶体管T2、第三晶体管T3、第四晶体管T4、第六晶体管T6在第三输出子阶段截止。

需要说明的是，上述虽然均是以图9为例进行说明，但是图6和图8中各晶体管的工作过程与图9中相同名称的晶体管的工作过程是相同的，可以相互参照。示例性地，图6中的第九晶体管T9的工作过程、图8中的第九晶体管T9的工作过程与图9中的第九晶体管T9的工作过程相同。

在一些实施例中，第一输出子阶段t21和第二输出子阶段t22的数量为一个或多个，且第一输出子阶段t21的数量和第二输出子阶段t22的数量相等。

如图11所示，以第一时钟信号或第二时钟信号经历一次高电位/低电位的时长为1H，第一时钟信号或第二时钟信号的一个完整周期为2H。上述输入阶段t1、第一输出子阶段t21、第二输出子阶段t22、第三输出子阶段t23和复位阶段t3的时长均为1H。其中，输出阶段t2的时长大于等于3H，且为H的奇数倍。类似的，输入信号处于低电位的时长大于等于3H，且为H的奇数倍。

通过图11可以看出，移位寄存器RS的扫描信号端Oput提供的扫描信号与该移位寄存器RS接收到的输入信号相比，延后1H。在此基础上，结合上述针对第一输出子阶段t21和第二输出子阶段t22的说明，可以知道，在移位寄存器RS接收到的输入信号为低电位信号的情况下，第一输出子阶段t21和第二输出子阶段t22可以重复设置。

并且，通过图11可以看出，第三输出子阶段t21是需要输入信号提升为高电位信号才可以触发的。因此，可以通过延长输入信号处于低电位的脉宽，使得移位寄存器RS增加重复第一输出子阶段t21和第二输出子阶段t22的次数，实现延长扫描信号端Oput输出的低电位信号的脉宽的效果。类似的，通过缩短输入信号处于低电位的脉宽，可以减少移位寄存器RS重复第一输出子阶段t21和第二输出子阶段t22的次数，实现缩短扫描信号端Oput输出低电位信号的脉宽。

综上所述，得出可以通过调节输入信号的处于低电位的脉宽，实现对扫描信号端Oput输出的低电位信号的脉宽的调节。

在一些示例中，如图2所示，显示面板PNL包括脉宽调整模块02。脉宽调整模块02可以通过调整输入信号端Iput提供的低电位的脉宽，来调整第一输出子阶段t21和第二输出子阶段t22的数量。

例如：通过延长输入信号端Iput提供的低电位的输入信号的脉宽，以增加第一输出子阶段t21和第二输出子阶段t22的数量，实现延长扫描信号端Oput输出低电位信号的脉宽。

又例如：通过缩短输入信号端Iput提供的低电位的输入信号的脉宽，以减少第一输出子阶段t21和第二输出子阶段t22的数量，实现缩短扫描信号端Oput输出低电位信号的脉宽。

其中，第一输出子阶段t21和第二输出子阶段t22的数量可以为1个、2个、3个、4个等等，此处不作限定。例如，输入信号处于低电位的脉宽调整为5H，则第一输出子阶段t21和第二输出子阶段t22的数量为2个；又例如，输入信号处于低电位的脉宽调整为7H，则第一输出子阶段t21和第二输出子阶段t22的数量为3个。

示例性地，结合图10和如图12A所示，第i级移位寄存器RSi的输入信号端Iput与第i-1级移位寄存器RS(i-1)的扫描信号端Oput耦接。输入信号处于低电位的脉宽调整为5H，第一输出子阶段t21和第二输出子阶段t22的数量2个，后一级移位寄存器RS的扫描信号端Oput输出的扫描信号相较于前一级移位寄存器RS的扫描信号端Oput输出的扫描信号延后1H。

示例性地，结合图10和如图12B所示，第i级移位寄存器RSi的输入信号端Iput与第i-1级移位寄存器RS(i-1)的扫描信号端Oput耦接。输入信号处于低电位的脉宽调整为3H，第一输出子阶段t21和第二输出子阶段t22的数量1个，后一级移位寄存器RS的扫描信号端Oput输出的扫描信号相较于前一级移位寄存器RS的扫描信号端Oput输出的扫描信号延后1H。

综上所述，可以根据实际需求调整输入信号处于低电位的脉宽，从而调整扫描信号端Oput输出的扫描信号处于低电位的脉宽，满足实际显示面板PNL的多种的发光需求。另外，相邻两级移位寄存器RS的扫描信号端Oput输出的扫描信号之间相互延后1H。

如图13所示，本公开实施例提供一种像素电路200。该像素电路200可以与本公开实施例提供的移位寄存器RS耦接。示例性地，本公开实施例提供的移位寄存器RS为发光控制移位寄存器，发光控制移位寄存器通过发光控制线EM与像素电路200耦接。

如图13所示，像素电路200为位于第i行的子像素P中的像素电路S。 像素电路200包括第十一晶体管BT1、第十二晶体管BT2、第十三晶体管BT3、第十四晶体管BT4、第十五晶体管BT5、第十六晶体管BT6、第十七晶体管BT7、电容器CST和发光器件OLED。

第十一晶体管BT1的控制极与复位信号端耦接，第十一晶体管BT1的第一极与初始信号端耦接，第十一晶体管BT1的第二极与第四节点S4耦接。

第十二晶体管BT2的控制极与复位信号端耦接，第十二晶体管BT2的第一极与第一电源端VDD耦接，第十二晶体管BT2的第二极与第一节点S1耦接。

第十三晶体管BT3的控制极与第一节点S1耦接，第十三晶体管BT3的第一极与第二节点S2耦接，第十三晶体管BT3的第二极与第三节点S3耦接。

第十四晶体管BT4的控制极与栅极驱动信号端耦接，第十四晶体管BT4的第一极与第数据信号端耦接，第十四晶体管BT4的第二极与第二节点S2耦接。

第十五晶体管BT5的控制极与发光控制信号端耦接，第十五晶体管BT5的第一极与第一电源端VDD耦接，第十五晶体管BT5的第二极与第二节点S2耦接。

第十六晶体管BT6的控制极与发光控制信号端耦接，第十六晶体管BT6的第一极第三节点S3耦接，第十六晶体管BT6的第二极与第四节点S4耦接。

第十七晶体管BT7的控制极与栅极驱动信号端耦接，第十七晶体管BT7的第一极与第一节点S1耦接，第十七晶体管BT7的第二极与第三节点S3耦接。

电容器CST的第一极板与第四节点S4耦接，电容器CST的第二极板与第一节点S1耦接。

发光器件OLED的阳极与第四节点S4耦接，发光器件OLED的阴极与第二电源端VSS耦接。

结合图13和图14所示，像素电路的驱动方法可以包括：复位阶段P1、阈值补偿阶段P2、缓冲阶段P3和发光阶段P4。

在复位阶段P1：发光控制信号端EM、栅极驱动信号端Gate输出无效电平(低电平)，复位信号端Re输出有效电平(高电平)，第十一晶体管BT1、第十二晶体管BT2导通，第一电源端VDD的高电平信号传输到第一节点S1，初始信号端Vinit的信号传输到第四节点S4。

在阈值补偿阶段P2：发光控制信号端EM、复位信号端Re输出无效电平(低电平)，栅极驱动信号端Gate输出有效电平(高电平)，第十四晶体管 BT4、第十七晶体管BT7导通，数据信号端Vdata向第一节点S1写入补偿电压Vdata+Vth。

在缓冲阶段P3：栅极驱动信号端Gate、使能信号端EM、复位信号端Re输出无效电平(低电平)。

在发光阶段P4：复位信号端Re、栅极驱动信号端Gate输出无效电平(低电平)，使能信号端EM输出有效电平(高电平)，第五晶体管BT5和第六晶体管BT6导通，第四节点S4的电压从Vinit变为Voled，其中Vinit为初始信号的电压，在电容器CST的耦合作用下，第一节点S1的电压变为Vdata+Vth+Voled-Vinit，从而第十三晶体管BT3的输出电流I＝(μWCox/2L)(Vdata+Vth+Voled-Vinit-Voled-Vth)2＝(μWCox/2L)(Vdata-Vinit)2。

上述发光控制信号端EM提供的发光控制信号即为上述移位寄存器RS中扫描信号端Oput提供的扫描信号。可以理解为，图11中输出阶段t2对应图14中的复位阶段P1、阈值补偿阶段P2和缓冲阶段P3之和。

在一些示例中，第i行子像素中的像素电路的复位信号端RE(i)，可以与第i-1行子像素耦接的栅极驱动信号端Gate(i-1)耦接。即，将第i-1行子像素的栅极驱动信号作为第i行子像素的复位信号。

综上所述，本公开实施例提供的移位寄存器RS，能够通过改变扫描信号端Oput输出的低电位信号的时长，从而改变像素电路200中非发光阶段(即复位阶段P1、阈值补偿阶段P2和缓冲阶段P3之和)的时长。又由于一帧周期的时长是确定的，因此改变非发光阶段的时长的同时，也会改变发光阶段P4的时长。这样，通过调整移位寄存器中扫描信号端Oput输出的低电位信号的时长，能够调整像素电路200的发光阶段P4的时长，提高对像素发光控制的灵活性。

需要说明的是，本公开的实施例提供的移位寄存器中所采用的晶体管可以为薄膜晶体管、场效应晶体管或其他特性相同的开关器件，本公开中的晶体管可以为增强型晶体管，也可以为耗尽型晶体管，本公开对此并不设限。

在一些实施例中，移位寄存器中所采用的各晶体管的控制极为晶体管的栅极，第一极为晶体管的源极和漏极中一者，第二极为晶体管的源极和漏极中另一者。由于晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的，也就是说，本公开的实施例中的晶体管的第一极和第二极在结构上可以是没有区别的。示例性的，在晶体管为P型晶体管的情况下，晶体管的第一极为源极，第二极为漏极；示例性的，在晶体管为N型晶体管的情况下，晶体管的第一极为漏极，第二极为源极。

另外，在本公开的实施例提供的移位寄存器中，晶体管均以N型晶体管为例进行说明。需要说明的是，本公开的实施例包括但不限于此。例如，本公开的实施例提供的移位寄存器中的一个或多个晶体管也可以采用P型晶体管，只需将选定类型的晶体管的各极参照本公开的实施例中的相应晶体管的各极相应连接，并且使相应的电压端提供对应的高电压或低电压即可。

还需要说明的是，本公开中提高的高电位信号和低电位信号是相对而言的高低，即只代表高电位信号的电位比低电位信号的电位高，并不限定高电位和低电位的具体电位值。

以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。