信息存储

本发明公开了一种在eMMC测试中精准注入VDT的方法、存储介质即电子设备，将注入VDT的命令嵌入对eMMC芯片的读写命令的数据传输过程中执行。可以看出，本发明通过将注入VDT的命令嵌入对eMMC芯片的读写命令的数据传输过程中执行，从而能够保证电压波动发生在eMMC芯片读写的过程中，无需过多的循环测试，能够提高测试的效率。

本发明公开了一种基于供应链系统的大数据分析存储系统，其包括服务器、寄存器、存储器、存储接口、电源模块以及用于安装上述部件的存储盒，存储盒的前端及其内部设置有降温防尘系统，存储盒后端设置有用于排气和封尘的出气组件，存储盒内安装有温度传感器，存储盒的底面设置有可改变位置和高度的撑高系统和调高系统。本发明通过设置的存储盒用于集中集成的存储器等系统部件而携带便捷，同时在其内部设置的降温防尘系统用于感应其内部温度，以控制双头电机驱动一对置顶的螺旋杆组旋转，而经吸气口吸入热空气排出盒外，同时经吸水海绵增湿空气，利于快速降温，而保障存储器系统工作正常，具有实用价值。

本申请提供一种故障测试方法、装置、电子设备及存储介质。该方法包括：针对存储阵列的每个字线，执行测试处理，以确定字线下的故障存储单元；其中，测试处理包括：在设定的写入时长内，执行向字线下的存储单元写入测试数据；在设定的预充电操作时长内，执行对所有位线的预充电，并在预充电操作时长结束后，读取字线下的存储单元；通过比较测试数据和读取的数据，确定字线下的故障存储单元；根据存储阵列中所有字线下的故障存储单元，确定存储阵列中的故障单元。本申请通过对写入时长和预充电操作时长的卡控设定了较高的读写测试要求，有利于提高读写故障抓取率，有效筛选出线上不稳定的产品，进而提高产品质量。

本申请的实施方式提供了一种数据擦除方法、存储装置及存储系统。存储装置包括具有多个存储串的存储块，每个存储串连接于位线和源极之间，并包括串联连接的多个存储单元，同一存储层的存储单元连接于同一条字线。非易失性存储装置的数据擦除方法包括：向源极施加擦除电压，以及在施加擦除电压的时间内，向至少一个存储层的字线依次施加多个不同电压，其中，多个不同电压中至少包括第一偏置电压，以及电压值大于第一偏置电压的补偿电压。本申请的实施方式可减缓由于擦除操作导致的存储装置老化。

一种存储设备，该存储设备降低将经校正的数据回写到存储器中所需的功率。存储设备包括存储器和写入控制单元。存储器使用多个单元作为单位存储数据，每个单元表示预定值。写入控制单元接收：在与多个单元中的至少一个单元对应的位置具有特定值的回写数据；和对于特定值的回写指令。写入控制单元执行控制，使得将特定值仅写入到与回写数据表示特定值的位置对应的单元中。

本公开提供一种信号接收电路、存储器及控制方法，电路包括：接收单元和旁路单元；接收单元，用于在开启状态下，将输入信号传输至旁路单元；旁路单元，耦接于接收单元和内部电路，用于在接收单元开启时，基于输入信号和旁路信号，向内部电路输出和输入信号一致的最终信号；以及，在接收单元关闭时，基于旁路信号，向内部电路输出和输入信号一致的最终信号。本方案能够避免在老化测试过程中对接收单元产生影响。

本公开提供一种测试方法、测试机台及存储介质。测试方法包括：将灵敏放大电路中的位线、互补位线、放大位线和互补放大位线设置为第一连接状态；检测由灵敏放大电路的供电端流向公共端的第一电流；根据第一电流，确定灵敏放大电路中的偏移消除晶体管和隔离晶体管是否均正常；其中，偏移消除晶体管用于使位线与互补放大位线导通和断开以及使互补位线与放大位线导通和断开，隔离晶体管用于使位线与放大位线导通和断开以及使互补位线与互补放大位线导通和断开。在本公开中，通过以检测第一电流的方式确定偏移消除晶体管和隔离晶体管是否均正常，测试结果不受噪声的干扰而发生变化，从而提高了灵敏放大电路测试的可靠性。

本发明涉及唱片机领域，具体涉及一种唱片机的自停控制方法、系统及存储介质、控制电路。该方法包括获取唱片播放音频过程中的多个音频能量值，将多个音频能量值分成多组并获取每组的音频能量平均值；将每组的音频能量平均值与预设阈值进行比较；根据在预设时间内音频能量平均值超过预设阈值的累计数量，控制停止驱动唱片转动。本发明基于预设时间内音频能量平均值超过预设阈值的累计数量来控制停止驱动唱片转动，实现唱片机在唱片空轨处的自停控制，相比机械限位方式，本申请的控制方式能适用标准轨道与非标准轨道唱片的空轨自停控制，可靠性更高，且无需额外的机械部件，成本较低。

一种电阻式内存单元阻丝成型方法，包括：在第一阶段成型，以包括栅极与漏极电压的第一偏压施加多次到电阻式内存单元。当第一阶段成型进行至读取电流达到第一饱和状态，锁存第一饱和状态的读取电流为饱和读取电流，判断饱和读取电流的增加率是否低于第一阈值。当饱和读取电流的增加率未低于第一阈值时，执行第二阶段成型，施加第二偏压多次到内存单元，直到电阻式内存单元的读取电流达到第二饱和状态，锁存所述第二饱和状态的所述读取电流为所述饱和读取电流，并判断饱和读取电流的增加率是否低于第一阈值，第二偏压为增加栅极电压并且降低漏极电压。在饱和读取电流的增加率未低于第一阈值时，且在饱和读取电流达到目标电流值时，结束此方法。

本发明涉及存储芯片技术领域，具体公开了一种擦除干扰检测方法、修复方法、装置、芯片及电子设备，其中，检测方法包括步骤：在芯片完成上电后的首次擦除操作中，基于全地址检测进行擦除干扰检测；在芯片完成上电后的非首次擦除操作中，基于随机检测或轮询检测进行擦除干扰检测；该检测方法在芯片完成上电后的首次擦除操作中便进行擦除干扰的全地址检测以对存在擦除干扰问题的存储单元进行擦除干扰修复，能将芯片中因该擦除轮次及掉电前擦除行为产生的所有存在擦除干扰现象的存储单元检测出来以进行及时修复，能有效提高擦除干扰检测的可靠性、准确性。

一种具有非磁性支撑体和包含强磁性粉末的磁性层的磁记录介质、包含上述磁记录介质的磁带盒及磁记录再生装置。上述强磁性粉末为ε‑氧化铁粉末，以70atm的压力按压上述磁性层之后，通过使用In‑Plane法的上述磁性层的X射线衍射分析求出的衍射强度的强度比即Int1/Int2为1.0以上且6.5以下。

本申请涉及存储器系统中的动态链路差错保护。当数据通过两个实体之间(诸如在主机和存储器之间)的链路传递时，可能引入差错。可实现链路差错保护方案以检测和纠正链路上发生的差错，从而增强传输可靠性。然而，由于这些保护方案会增加等待时间和功耗两者，这些益处并非没有代价。在一个或多个方面，提议动态地调整所应用的链路差错保护级别以匹配操作环境中的任何变化。例如，链路差错的可能性与链路速度强相关。如果增加链路速度，则可以应用更高的链路差错保护级别来抵消链路差错的增加。如果降低链路速度，则可以降低保护级别，从而可使等待时间和功耗惩罚最小化。

本发明涉及静态存储技术领域，特别涉及一种存储芯片的测试系统及测试方法。测试系统包括：通用串口总线模块，用以与主机之间进行数据传输；存储模块，用以存储主机写入的测试系统映像文件；内存模块，用以运行测试系统映像文件中的测试程序；多个芯片测试座，用以安装待测芯片；中央处理模块，用以调节芯片测试座周围的环境温度，调节待测芯片输入时钟信号的延迟值，并向待测芯片写入测试数据，收集待测芯片上反应的响应数据，以检测待测芯片的兼容性能；以及电源模块，用以对芯片测试座和中央处理模块供电。本发明可快速高效的筛选出兼容性能良好的存储芯片。

实施方式涉及读出定时生成电路及半导体存储装置。实施方式的读出定时生成电路基于从输入端子输入的时钟信号，从输出端子输出使读出放大器为使能状态的读出放大器使能信号，读出定时生成电路具有：延迟电路部，具有延迟量伴随温度上升而变少的温度特性，且具有温度特性不同的多个种类的多个延迟电路，延迟电路部使时钟信号延迟后作为读出放大器使能信号进行输出；以及连接切换部，对从输入端子至输出端子的延迟电路部中的多个延迟电路的连接状态进行切换。

本发明公开一种存储器装置、存储器系统及操作方法。存储器装置，包含存储器阵列，存储器阵列包括多个存储块；及耦接在所述存储器阵列且用于控制存储器阵列的控制电路；控制电路被配置为：确定未使用过的存储块中底部虚设单元的阈值电压的第一平均值；确定第一平均值和第一参考值之间差值；基于差值判断是否对存储块中底部虚设单元进行编程，使第一平均值达到第一阈值；所述第一阈值用于使在对选定的非边缘字线耦接的存储单元进行编程时边缘字线与相邻的非边缘字线之间的电位差降低；边缘字线为所述多个字线中与源极线相邻的至少一个字线；非边缘字线为多个字线中除边缘字线之外的字线；选定的非边缘字线与边缘字线不相邻。

本发明公开一种存储器及其编程方法、存储器系统。其中，所述编程方法包括：根据编程顺序对选定存储单元串进行编程；在对所述选定存储单元串中与所述多个字线中选定的非边缘字线耦接的存储单元进行编程时，对所述多个字线中的边缘字线施加第一通过电压；对与所述边缘字线相邻的非边缘字线施加第二通过电压；其中，所述边缘字线为所述多个字线中与所述源极线相邻的至少一个字线，或者所述多个字线中与所述位线相邻的至少一个字线；所述非边缘字线为所述多个字线中除所述边缘字线之外的字线；所述选定的非边缘字线与所述边缘字线不相邻；所述第一通过电压小于所述第二通过电压。

本申请提供一种测量装置的校准方法、用于校准的标准样品及其制备方法，该校准方法包括：采用标准装置对多层待检测膜层的各层包含的目标元素的含量进行第一测量，其中，多层待检测膜层的各层包含的目标元素的含量在多层待检测膜层的厚度方向以相同趋势变化；采用测量装置对所述多层待检测膜层的各层包含的目标元素的含量进行第二测量；以及基于第一测量和所述第二测量的结果对测量装置进行校准。

本申请提供一种灵敏放大器，包括控制模块，其设有输入端和输出端，用于根据晶体管工艺角对输入端接收到的第一偏移消除信号进行脉冲宽度调整，生成并输出第二偏移消除信号，放大模块，与控制模块的输出端连接，其用于在第二偏移消除信号的控制下消除放大模块的偏移噪声。上述方案可以在读出位线和互补读出位线上形成大小合适的补偿电压，准确消除晶体管的制造差异引起噪声，提高灵敏放大器的准确性。

本申请涉及信息处理的领域，尤其是涉及一种NAND闪存芯片的信息记录方法、装置、电子设备及介质。其方法包括：当检测到测试指令后，获取测试数据信息以及UID信息，测试数据信息为NAND闪存测试板的NAND闪存芯片的RDT测试结果数据，UID信息为NAND闪存芯片的标识ID，然后对测试数据信息进行逻辑分析，生成NAND闪存测试板的测试结果信息，然后将测试结果信息与UID信息进行绑定，生成关联数据信息，然后对关联数据信息进行数据整理，生成并保存测试数据表，本申请具有提高信息的查询效率的效果。

本发明涉及数据存储技术领域，提供了一种NAND闪存的数据写入方法、装置、存储介质及存储设备，该方法包括：判断目标字线的目标存储单元的待写入存储态是否为NAND闪存的最高存储态，若目标字线的目标存储单元的待写入存储态为NAND闪存的最高存储态，则获取与目标字线相邻的前一个字线上与目标存储单元临近的存储单元的存储态；当与目标字线相邻的前一个字线上与目标存储单元临近的存储单元的存储态低于预设的存储态阈值时，采用预设的优化编写验证电压对目标存储单元进行最高存储态的写入，优化编写验证电压大于最高存储态对应的标准编写验证电压。本发明能够获得更长的数据保留时间，增大读取窗口，提高闪存数据可靠性，减少出错。

本申请实施例公开了一种刷新地址产生电路，包括刷新控制电路和地址产生器。其中，刷新控制电路用于依次接收多个第一刷新指令并对应进行多次第一刷新操作，当第一刷新操作的次数小于m时输出第一时钟信号，以及，当第一刷新操作的次数等于m时输出第二时钟信号。刷新控制电路还用于当第一刷新指令中出现重复指令时，屏蔽重复指令。地址产生器用于预存第一地址，并接收第一时钟信号或第二时钟信号，在每一次第一刷新操作期间响应于第一时钟信号输出待刷新地址，以及，响应于第二时钟信号改变第一地址。本申请可以保证刷新操作不遗漏地进行，又维持地址的完整性，并且可以节约电路的功耗。

本发明公开一种适用于芯片Fuse写入的控制电路，具体来说是适用于可编程FT(Final Test，FT）Trimming个数的写逻辑设计电路，FT Trimming电路包括电平移位及滤波电路，写逻辑电路，Poly Fuse电路，读逻辑电路，所述的电平移位及滤波电路用于将输入的数据信号DATA和时钟信号CLK转换为芯片内部电压即数据信号DATA_IN和时钟信号CLK_IN。所述的写逻辑电路给出一种可编程行列点阵即N行M列，可任意设计FT fuse的个数，自由度更高，本发明的Trim有效时间为整个CLK周期内，为了节省总Trim的时间，可将CLK的周期缩短，且本发明设计的写逻辑简单易懂，便于操作。

本发明涉及集成电路测试技术领域，提出一种全自动DRAM存储单元读写功能测试方法和系统，其中包括以下步骤：采集待测芯片的丝印图像，采用ResNet神经网络对所述丝印图像进行识别，得到丝印信息；根据所述丝印信息，从预设的数据库中读取与所述丝印信息匹配的读写功能测试方法，并将所述读写功能测试方法传输至ATE设备；将ATE设备与待测芯片电连接，所述ATE设备根据接收的读写功能测试方法对待测芯片进行读写功能测试。本发明实现DRAM存储单元读写功能测试工作的自动化，有效提高读写功能测试工作效率，同时保证较高的读写功能测试准确率。

本发明提供一种基于数据优先级的风险评估方法、存储器存储装置及存储器控制电路单元。所述方法包括：从主机系统接收查询指令；响应于所述查询指令，对可复写式非易失性存储器模块执行数据健康度检测，其中所述可复写式非易失性存储器模块存储有具有多种数据优先级的数据；根据检测结果产生风险评估信息，其中所述风险评估信息通过不同的风险等级来反映所述可复写式非易失性存储器模块中具有不同数据优先级的数据的健康程度；以及将所述风险评估信息传送给所述主机系统。藉此，可提高对可复写式非易失性存储器模块的风险评估效率。

本发明涉及存储器技术领域，公开了一种用于近似计算的磁性存储芯片、模组以及系统级封装芯片。所述磁性存储芯片包括若干存储区块，所述存储区块包括存储阵列、读电路、写电路和/或地址译码电路；所述磁性存储模组或系统级封装芯片包括若干所述磁性存储芯片、控制电路以及模组数据接口电路。所述磁性存储芯片中的每个存储区块配置的写电路和/或读电路相互独立，且各个写电路和/或读电路基于预设应用场景独立设置电流幅度和/或脉宽，使得不同存储区块具有不同的错码率，在不影响近似计算结果的情况下降低系统的计算功耗和成本，提高计算速度。

本申请提供一种计数器电路，包括：对应二进制位的多级计数模块；每级计数模块，用于根据加数信号和本级当前输出的本位值，获得进位信号和本次本位值；向下一级计数模块输出所述进位信号，以及响应于第一时钟锁存所述本次本位值，响应于第二时钟向所述计数模块的输出端输出所述本次本位值；每级计数模块输出的本位值组成所述计数器电路的输出，该输出为计数结果的二进制表示；其中，首级计数模块的加数信号为高电平信号，非首级计数模块的加数信号为上一级计数模块输出的进位信号；所述第一时钟和所述第二时钟基于系统时钟划分得到。本方案能够实现计数功能。

本申请提供一种计数器电路，包括：加法模块、减法模块和多个控制模块；加法模块，包括对应二进制位的多级计数模块；每级计数模块，用于根据加数信号和本级当前输出的本位值，获得进位信号和本次本位值；向下一级计数模块输出进位信号，以及响应于第一时钟锁存本次本位值，响应于第二时钟向计数模块的输出端输出本次本位值；减法模块，与多级计数模块连接，用于根据当前的加计数结果和减数信号，计算获得当前的减计数结果；以及，响应于第一刷新指令，输出减计数结果；多个控制模块与多级计数模块一一对应，用于响应于第二刷新指令，向对应的计数模块输出减计数结果的对应位，作为该计数模块当前输出的本位值。本方案能够实现加减计数功能。

本发明提供一种芯片位置识别方法及基于该方法的芯片时序设定方法，其先根据芯片的预设堆叠数量为每级芯片配置至少一个特征信号电路，以及与特征信号电路一一对应的特征信号，芯片堆叠上电后，特征信号电路根据前级芯片的输出信号，对本级芯片的特征信号进行赋值，从而使得每一芯片的特征信号构成的特征信号标识位形成有序数列，这样，芯片根据自身的特征信号标识位即可识别其在堆叠中的位置，以及相对堆叠中其他芯片的位置，另外，再此基础上，芯片可以根据其在堆叠中的位置，自动地为本级芯片设置时序，解决了堆叠芯片位置无法识别以及堆叠后芯片时序设定复杂的技术问题。

本发明涉及一种基于10T‑SRAM单元的电路结构、芯片及模块。10T‑SRAM单元包括NMOS晶体管N0~N7和PMOS晶体管P0~P1，P0和N0构成一个反相器，P1和N1构成另一个反相器，两个反相器形成交叉耦合结构；N2和N3作为传输管，各自位于交叉耦合结构左右两侧作为左右两个写通路；N4和N6构成左通路，N5和N7构成右通路。本发明能实现同一个周期读取两列数据，还能够同时进行横纵双向存内逻辑运算和BCAM数据搜索操作，并且保证了操作时数据独立性，提高了单元的抗干扰能力和计算效率。

本公开提供一种内存条的安装方法及相关的车载服务器和计算设备，该安装方法包括：将内存条安装在主板的内存插槽内；将减震件和第一导热件贴合在保护外壳上，并将保护外壳安装到主板上以使得第一导热件和减震件抵接在内存条上；将第二导热件贴合在保护壳盖上，将保护壳盖安装到主板上且扣合在保护外壳上，以使得第二导热件抵接在内存条上。该安装方法由于在安装过程中将内存条安装在保护外壳和保护壳盖限定的空间内，且内存条与保护外壳之间设有吸收振动的减震件，较好地实现了内存条的密封且能够避免内存条振动，避免了内存插槽内沉积粉尘的现象发生，确保了连接可靠性。

本发明提供一种闪存错误注入系统、固态存储设备及测试系统，闪存错误注入系统包括：错误注入接口，用于接收上位机下发的与测试用例匹配的插错信息，插错信息包括闪存错误类型、错误位置信息、错误发生次数、错误发生频率以及错误触发条件；错误信息存储模块，用于存储插错信息；错误触发模块，用于在固态存储设备根据上位机测试请求进行闪存操作过程中监测闪存的操作状态，并在闪存的操作状态满足某一插错信息的错误触发条件时，按照当前插错信息的闪存错误类型、错误位置信息、错误发生次数和错误发生频率触发相应的闪存错误消息。本发明能够根据测试用例的具体需求，灵活地完成错误注入，达到充分测试闪存异常处理模块的目的。

一种存储设备包括控制器和存储器设备，该控制器包括第一引脚和第二引脚，并被配置为通过第二引脚输出多级芯片使能信号。该存储器设备包括分别连接到第一引脚和第二引脚的第三引脚和第四引脚，以及共同连接到第四引脚的多个存储器芯片。多个存储器芯片分别包括在第三引脚和第一电压端子之间以菊花链结构彼此连接的多个电阻器。多个存储器芯片被配置为基于多个电阻器分别生成在第三引脚的电压电平和第一电压端子的电压电平之间划分的多个参考电压区间。

本公开涉及页缓冲器、半导体存储器装置及其操作方法。本文提供了一种页缓冲器、具有该页缓冲器的半导体存储器装置以及操作该半导体存储器装置的方法。该页缓冲器包括：多个数据锁存器组件，其联接到感测节点；位线控制器，其联接在位线和感测节点之间，该位线控制器被配置为在编程验证操作期间基于联接到位线的存储器单元的编程状态来控制感测节点的节点值；以及子锁存器组件，其被配置为在编程验证操作期间基于节点值来锁存验证数据，其中，在编程验证操作期间当与编程数据对应的编程状态具有高于目标编程状态的阈值电压分布时，各个数据锁存器组件将节点值设定为第一逻辑值。

一种灵敏放大器，包括：第一晶体管，第一晶体管的栅极与存储单元的第一位线连接；第二晶体管，第二晶体管的栅极与存储单元的第二位线连接，第二晶体管的源极与第一晶体管的源极连接；第三晶体管，第三晶体管的栅极与存储单元的第二位线连接，第三晶体管的源极与第二晶体管的源极连接，第一晶体管、第二晶体管和第三晶体管的阈值电压不同；镜像单元，包括被镜像端、第一镜像端和第二镜像端，被镜像端与第一晶体管的漏极连接，第一镜像端与第二晶体管的漏极连接，第二镜像端与第三晶体管的漏极连接；检测单元，检测单元与镜像单元的第一镜像端以及镜像单元的第二镜像端连接。所述灵敏放大器电路提升了存储器的整体读写速度。

本公开实施例提供了一种硅通孔测试方法、装置和计算机可读存储介质，应用于芯片堆叠结构，该芯片堆叠结构包括堆叠形成的多个芯片，且多个芯片之间通过硅通孔连接；该方法包括：基于第一预设阵列，向第一芯片写入第一测试数据；基于第二预设阵列，向第二芯片写入第二测试数据；对第一芯片和第二芯片进行数据读取处理，得到第一目标数据和第二目标数据；比较第一目标数据和对应的第一测试数据，以及比较第二目标数据和对应的第二测试数据，根据比较结果判断芯片堆叠结构中的硅通孔是否存在失效风险。这样，本公开实施例提供了针对硅通孔的测试方法，能够测试硅通孔是否存在失效风险，且不影响器件的性能。

本申请公开了磁阻非对称性补偿。公开了使用混合模拟和数字补偿方案的用于磁阻非对称性补偿的系统和方法。在某些实施方案中，方法可包括在连续时间前端(CTFE)电路处接收模拟信号，以及经由CTFE电路对模拟信号执行第一磁阻非对称性(MRA)补偿以基于模数转换器(ADC)的输入范围来调整模拟信号的动态范围。所述方法还可包括经由ADC将模拟信号转换为数字样本序列，以及经由数字MRA补偿电路执行第二MRA补偿以校正数字样本序列中的残余MRA。偏移补偿也可以在模拟域和数字域两者中执行。

本文提供了一种存储器装置，其包括：存储块，其具有连接至字线和位线的存储器单元；页缓冲器，其通过位线连接至存储块，在编程操作期间，被配置为将从外部装置接收的原始数据转换为根据特定数据的数量划分为组的可变数据，并被配置为根据可变数据向位线施加编程使能电压或编程禁止电压；以及数据模式管理器，其被配置为控制页缓冲器在编程操作期间将原始数据转换为可变数据。

电阻式随机存取存储器(ReRAM)的电阻元件由于例如在设置编程期间的高电场而易受故障风险的影响。当多个位元进行设置编程并且一些位元已到达其期望电阻水平而其它位元仍处于设置的进程中时，这尤其为一个问题。因此，ReRAM的电阻器设置编程电路包括电流限制电路、电流终止电路和电压限制电路。这些电路协同操作，以在设置编程时限制横穿ReRAM电阻器的所述电场，并且从而减少电阻丝的损坏风险，降低电力消耗并增加编程速度。

一种存储设备包括多个存储器芯片和芯片。多个存储器芯片包括被配置成基于第一时钟信号产生第一信号的第一存储器芯片，以及被配置成基于第二时钟信号产生第二信号的第二存储器芯片。该芯片被配置成接收第一和第二信号并且基于第一和第二信号的占空比产生并输出第一和第二比较信号。第一存储器芯片还被配置成基于第一比较信号通过调节第一时钟信号的占空比来产生第一经校正信号，并且第二存储器芯片还被配置成基于第二比较信号通过调节第二时钟信号的占空比来产生第二经校正信号。

本申请针对存储器裸片的电压谐振缓解。可监测例如控制线、数据线或电压供应线路等与存储器裸片相关联的导电线的电压。可分析所述电压的频率响应以确定是否所述导电线可在例如谐振频率等特定频率下或附近操作。如果所述导电线正在所述特定频率下或附近操作，则可执行例如存储器操作等动作以缓解所述导电线的谐振。可利用所述存储器裸片的电路系统实现所述监测、分析和动作执行。

本发明实施例提供一种刷新电路及存储器，刷新电路包括：刷新控制模块，用于接收刷新命令，以输出行地址刷新信号，每接收一所述刷新命令，输出预设值次数的所述行地址刷新信号；还用于接收温度信号，以调整所述预设值，所述温度信号表征的温度越高，调整后的所述预设值越大；行寻址器，用于接收所述行地址刷新信号，并输出待刷新的单行地址；阵列刷新装置，用于根据所述单行地址进行单行刷新操作，且在单行刷新结束后输出单行刷新结束信号。本发明实施例有利于减少刷新电流的消耗。

本申请针对高速缓存中的便笺式存储器。一种装置可在具有用于满足主机装置的请求的非确定性时延的高速缓存模式中操作易失性存储器的一部分。所述装置可监测具有与所述部分相关联且指示所述部分的操作模式的输出引脚的寄存器。基于或响应于监测所述输出引脚，所述装置可确定是否将所述部分的所述操作模式从所述高速缓存模式变成具有用于满足所述主机装置的请求的确定性时延的便笺模式。

本申请案是针对使用多种类型的写入操作清除存储器块。每当接收到写入命令时可使计数器递增。响应于所述计数器达到阈值，所述计数器可重置且旗标可经设置。每当将要发生存储器块的清除时，可检查所述旗标。如果所述旗标经设置，那么可使用第二类型的清除操作清除所述存储器块，所述第二类型的清除操作例如使用强制写入方法的清除操作。否则，可使用第一类型的清除操作清除所述存储器块，所述第一类型的清除操作例如使用正常写入方法的清除操作。一旦经设置，便可在使用所述第二类型的清除操作清除一或多个存储器块之后重置所述旗标。

本申请涉及集中式错误校正电路。一种设备可包含安置在第一裸片上的非易失性存储器和安置在第二裸片(不同于所述第一裸片)上的易失性存储器。所述设备还可包含安置在第三裸片(不同于所述第一裸片和所述第二裸片)上的接口控制器。所述接口控制器可与所述非易失性存储器和所述易失性存储器耦合，且可包含经配置以对从所述易失性存储器接收的一或多个码字进行操作的错误校正电路。

本申请涉及有效数据感知媒体可靠性扫描。一种设备可以包含包括多个块的存储器阵列和与所述存储器阵列耦合的控制器。所述控制器可配置成选择所述多个块中的一个块进行扫描操作，以确定存储在所述块中的第一数据集的可靠性裕度。所述控制器可识别与所述块中的所述第一数据集的子块的有效性的状态相关联的信息。所述控制器可基于识别所述信息而确定存储所述第一数据集的有效数据的所述子块的第一子集和为无效的子块的第二子集。所述控制器可对所述块中的子块的所述第一子集而不是对子块的所述第二子集执行所述扫描操作。

本申请案涉及失败比较程序。一种设备可包含与存储器装置耦合的主机装置。与所述主机装置相关联(例如，包含在其中、与其耦合)的专用集成电路ASIC可包含输出第一位信息的一组比较器，所述第一位信息包含从所述存储器装置读取的至少两个数据位的相应状态。所述主机装置可(例如，在所述ASIC处)将所述第一位信息与包含所述至少两个位的相应预期状态的第二位信息进行比较。基于所述比较，所述主机装置可确定所述第一位信息的至少一个位的状态是否不同于所述第二位信息的对应位的状态，并且可将包含失败的指示的一或多个信号输出到所述ASIC的计数器。

本发明公开了一种存储器装置的操作方法，其中包括：在一预导通期间，一相邻字线电压上升至一第一相邻字线电压；以及在该预导通期间结束后，该相邻字线电压从该第一相邻字线电压上升至一第二相邻字线电压。该第一相邻字线电压低于该第二相邻字线电压。该相邻字线电压施加到至少一相邻字线，该至少一相邻字线系相邻于一被选字线。

本发明提供一种3D NAND存储器擦除时的电压控制方法，在真存储单元的字线的偏置电压处于擦除控制电压时，将阱掺杂区的偏置电压上升至擦除工作电压并保持所述擦除工作电压，在阱掺杂区的偏置电压上升至第一中间电压期间，将伪存储单元的字线的偏置电压保持在第一预设电压，而后，将伪存储单元的字线设置为浮置状态，其中，第一预设电压小于第一中间电压，这样，减小伪存储单元所在的字线的电压与相邻的真存储单元所在的字线的电压差，避免在真存储器单元所在的字线和伪存储器所在的字线之间产生隧穿，从而避免伪存储器单元阈值电压漂移，避免存储器单元串电流的降低，进而避免真存储器单元的读错误。

一种操作存储设备的方法，该存储设备包括连接到单个通道的第一存储器设备和第二存储器设备以及存储器控制器，该方法包括：通过单个通道中的数据信号线将从第一存储器设备输出的第一数据发送到存储器控制器；以及在存储器控制器接收第一数据的同时通过数据信号线向第二存储器设备发送命令，其中，数据信号线的电压电平是基于该命令的，并且第一存储器设备的第一数据被加载到数据信号线上，并且第一数据和命令在数据信号线的两个方向上被发送。

本揭示文件提供一种半导体排列及其形成方法。半导体排列包含：包含数个位元格的一记忆体阵列，及用于存取该些位元格的一周边逻辑区块。该周边逻辑区块包含：具有一第一宽度的一第一纳米结构，该第一纳米结构用于提供电力至该周边逻辑区块的一第一逻辑单元；及一第二纳米结构，该第二纳米结构与该第一纳米结构轴向对准且具有小于该第一宽度的一第二宽度、用于提供电力至该周边逻辑区块的一第二逻辑单元。