三维互补式金属氧化物半导体影像传感器结构及制作方法

技术领域

本发明涉及一种互补式金属氧化物半导体影像传感器(CMOS image sensor,CIS)结构，更具体言之，其涉及一种三维晶体管架构的互补式金属氧化物半导体固态影像传感器及其制作方法。

背景技术

具有半导体元件的电子设备对现代人而言已是不可或缺的装置。具有感光、摄像功能的电子设备普遍都会涉及到固态(半导体)影像传感器等部件，其中，互补式金属氧化物半导体影像传感器(CMOS image sensor,CIS，后文简称为CMOS影像传感器)被广泛地应用在多种领域，诸如数字相机以及移动电话的摄像头。CMOS影像传感器一般会包含排列成阵列型态的图像元件(像素)，每个像素会含有晶体管、电容以及光电二极管等，其中光电二极管暴露在光环境下会诱发电能，其所产生的电子与落在像素单元上的光量呈一定比例。这些电子在像素中会被转换成电压信号的形式并再进一步转换为数字信号。

CMOS影像传感器被分为前照式(front side illuminated,FSI)与背照式(backside illuminated,BSI)两大类，视其光路径而定。现今背照式影像传感器日益普及，其光是从传感器的基底背面入射，不会受到基底上介电层与互连层的阻挡直接打到光电二极管上。这样的直接入射使得背照式影像传感器具有更高的光敏度。

然而，对现今一般平面背照式的CMOS影像传感器而言，其结构中的光电二极管区域与CMOS晶体管的源极/漏极等主动区域都会占用基底同一平面上的布局面积，如此不利于像素尺寸的微缩。为了在元件尺寸微缩的同时维持传感器所需的满阱电容量(full wellcapacity,FWC)以及填充因子(fill factor,FF)，本领域的技术人士需要对现有一般的背照式CMOS影像传感器架构进行改良，以期能进一步提升传感器的元件密度与感光性能。

发明内容

有鉴于前述现有平面背照式CMOS影像(图像)传感器的限制，本发明提出了一种新颖的三维CMOS影像传感器结构，其特点在于将光电二极管的一侧制作成从基底表面垂直向上延伸突出的态样并与晶体管的源极节点相连，如此可以将晶体管之间的沟道以及隔离结构设置在与光电二极管重叠的布局区域上，大幅减少像素单元所需的布局区域。此设计下的光电二极管可以完全地被隔离结构所围绕，进一步降低光电信号的串扰。

本发明的面向之一在于提出一种三维互补式金属氧化物半导体影像传感器结构，包含一半导体基底，具有正面与背面、一光电二极管，形成在该半导体基底中、一阱区，形成在该半导体基底中，该阱区在垂直该正面的方向上与该光电二极管部分重叠、一浅沟槽隔离层，位于该正面上、一鳍部，从该半导体基底向上穿过该浅沟槽隔离层而凸出于该正面上，其中该鳍部由该光电二极管与该阱区共同构成、一第一栅极，位于该浅沟槽隔离层上且跨越该鳍部的该光电二极管部位以及与该光电二极管邻接的该阱区部位，如此构成一转移晶体管、一第二栅极，位于该浅沟槽隔离层上且跨越该鳍部的该阱区中段部位，如此构成一重置晶体管、以及一浮置扩散区，位于该第一栅极与该第二栅极之间的该鳍部的该阱区部位中，其中该转移晶体管通过该浮置扩散区与该重置晶体管电连接。

本发明的另一面向在于提出一种三维互补式金属氧化物半导体影像传感器结构的制作方法，其步骤包含提供一半导体基底，该半导体基底具有正面与背面、从该正面进行第一掺杂制作工艺在该半导体基底中形成一光电二极管以及一阱区，该阱区在垂直该正面的方向上与该光电二极管部分重叠、对该半导体基底进行一光刻制作工艺形成一鳍部且该鳍部由该光电二极管与该阱区共同构成、在该半导体基底的该正面上形成一浅沟槽隔离层，该鳍部穿过该浅沟槽隔离层凸出于该正面上、在该正面上形成第一栅极与第二栅极，其中该第一栅极跨越该鳍部的该光电二极管部位以及与该光电二极管邻接的该阱区部位，该第二栅极跨越该鳍部的该阱区中段部位，该第一栅极与该第二栅极分别构成该互补式金属氧化物半导体影像传感器的转移晶体管与重置晶体管、以及进行第二掺杂制作工艺在未被该第一栅极与该第二栅极所遮盖的该鳍部中形成漏极与浮置扩散区，其中该浮置扩散区位于该第一栅极与该第二栅极之间并电连接该转移晶体管与该重置晶体管。

本发明的这类目的与其他目的在阅者读过下文中以多种图示与绘图来描述的优选实施例的细节说明后应可变得更为明了显见。

附图说明

本说明书含有附图并于文中构成了本说明书的一部分，使阅者对本发明实施例有进一步的了解。该些图示描绘了本发明一些实施例并连同本文描述一起说明了其原理。在该些图示中：

图1为本发明优选实施例中三维互补式金属氧化物半导体影像传感器结构的截面示意图；

图2A、图3A、图4A、图5A、图6A、图7A、图8A以及图9A为本发明优选实施例中三维互补式金属氧化物半导体影像传感器结构的制作方法流程的立体示意图；

图2B、图3B、图4B、图5B、图6B、图7B、图8B以及图9B为本发明优选实施例中三维互补式金属氧化物半导体影像传感器结构的制作方法流程的截面示意图；

图10为本发明另一实施例中三维互补式金属氧化物半导体影像传感器结构的立体示意图；以及

图11为本发明另一实施例中三维互补式金属氧化物半导体影像传感器结构的立体示意图。

需注意本说明书中的所有图示都为图例性质，为了清楚与方便图示说明之故，图示中的各部件在尺寸与比例上可能会被夸大或缩小地呈现，一般而言，图中相同的参考符号会用来标示修改后或不同实施例中对应或类似的元件特征。

符号说明

100 半导体基底

100a 正面

100b 背面

100c 侧面

102 表面掺杂层

104 深沟槽隔离结构

106 浅沟槽隔离层

108 鳍部

108a 第一鳍部

108b 第二鳍部

110 栅极阻绝层

112 接触件

114 导线

116 承载基板

118 抗反射层

120 彩色滤光层

122 遮光层

124 微透镜

126 屏蔽氧化层

128 硬掩模层

130 屏蔽氧化层

132 介电层

D 漏极

FD

FD

G

G

PD 光电二极管

RST 重置晶体管

Tx 转移晶体管

W 阱区

W

W

具体实施方式

现在下文将详细说明本发明的示例性实施例，其会参照附图示出所描述的特征以便阅者理解并实现技术效果。阅者将可理解文中的描述仅通过例示的方式来进行，而非意欲要限制本案。本案的各种实施例和实施例中彼此不冲突的各种特征可以以各种方式来加以组合或重新设置。在不脱离本发明的精神与范畴的情况下，对本案的修改、等同物或改进对于本领域技术人员来说是可以理解的，并且旨在包含在本案的范围内。

阅者应能容易理解，本案中的「在…上」、「在…之上」和「在…上方」的含义应当以广义的方式被解读，以使得「在…上」不仅表示「直接在」某物「上」而且还包括在某物「上」且其间有居间特征或层的含义，并且「在…之上」或「在…上方」不仅表示「在」某物「之上」或「上方」的含义，而且还可以包括其「在」某物「之上」或「上方」且其间没有居间特征或层(即，直接在某物上)的含义。

此外，诸如「在…之下」、「在…下方」、「下部」、「在…之上」、「上部」等空间相关术语在本文中为了描述方便可以用于描述一个元件或特征与另一个或多个元件或特征的关系，如在附图中示出的。

如本文中使用的，术语「基底」是指向其上增加后续材料的材料。可以对基底自身进行图案化。增加在基底的顶部上的材料可以被图案化或可以保持不被图案化。此外，基底可以包括广泛的半导体材料，例如硅、锗、砷化镓、磷化铟等。

如本文中使用的，术语「层」是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或在顶表面和底表面处的任何水平面对之间。层可以水准、竖直和/或沿倾斜表面延伸。基底可以是层，其中可以包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成触点、互连线和/或通孔)和一个或多个介电层。

文中描述会使用「N」与「P」等称号，一般以「N型」与「P型」的方式，来指称会促发电子与空穴作为主要载体的施体与受体类掺质。一个掺质类型后缀有「++」符号代表了其掺杂浓度是高于那些后缀为「+」符号的掺质的掺杂浓度。反之，后缀为「-」符号的掺质类型代表了其掺质的掺杂浓度是低于那些没有后缀符号的掺质的掺杂浓度。

「像素」(pixel)一词指的是含有光传感器与元件的图像单元，例如将电磁辐射转换为电子信号的晶体管等。一个成像装置会含有以多条行与列的形式排成二维阵列型态的多个像素，像素阵列的四周会具有周边电路与其他部件，其可能包含达成影像传感器运作与处理的各种电路。为了描述的目的，图中与文中的描述都会以一个代表性的像素为主，阅者需了解整体的结构与制作工艺是以同样的方式含括成像装置中的所有像素的，且发明中的像素单元可以任何设置与位向与半导体装置的其他部件整合。

现在下文的实施例将根据图1的立体结构来说明本发明的三维(3D)互补式金属氧化物半导体影像传感器(CMOS image sensor,CIS，后文简称为CMOS影像传感器)结构。需注意，尽管说明书所提供的附图中都仅绘示出了单一像素单元，阅者应能理解实际的CMOS影像传感器结构可能包含了多个排成二维阵列形态的像素，像素阵列的四周会具有周边电路，其可能包含达成影像传感器运作与处理的各种电路。

请参照图1，其为根据本发明优选实施例中三维互补式金属氧化物半导体影像传感器结构的截面示意图。本发明所提出的3D CMOS影像传感器是一种背照式(back sideilluminated,BSI)的CMOS影像传感器结构，其光线是从相对于像素晶体管所在正面的半导体基底背面进入，可以避免前照式影像传感器设计中受光容易受到中间的线路层所干扰的问题。整个CMOS影像传感器建构在一半导体基底100上，如一P型轻掺杂硅基底，其上界定有像素区域与周边区域等区域，其中像素区域是用来设置像素单元，其可能呈二维阵列形态均匀地排列设置在像素区域上。周边区域则用来设置与像素单元共作的各种周边电路，如计时电路、控制电路、多工器、A/D转换电路、影像压缩电路、电脑界面模块等。本发明所提供的图示仅着重在像素区域上单一像素单元的结构与特征的说明。

仍参照图1。半导体基底100具有一正面(图中朝上)100a与一背面(图中朝下)100b，其中正面100a为非受光面，其上用以形成影像传感器所需的各种晶体管元件与电路等结构，背面100b则为受光面，其上用以形成各类光学膜层或结构，如抗反射层或微透镜等。半导体基底100内部形成有一光电二极管PD以及一阱区W等掺杂区，如N型光电二极管与P型阱等，其中光电二极管PD是一种半导体P-N结或PIN结元件，影像光进入光电二极管PD中会被吸收而产生电流，如此即可将光信号转换成光电子型态的电信号进行储存或处理。阱区W则是可于其上形成后续所要制作的晶体管的主动(有源)区域，如重置晶体管的源极与漏极等。在本发明实施例中，光电二极管PD与阱区W在垂直基底正面100a的方向上会有部分重叠，其有别于传统平面型CMOS影像传感器光电二极管PD与阱区W占用不同的平面布局面积的设计，可减少所需的布局空间。例如，如图中所示，光电二极管PD较佳占据了整个像素单元区域的半导体基底100，以尽可能地接收入射的影像光来进行光电转换，阱区W则形成在正面100a(非受光面)一侧的半导体基底100中并可完全与光电二极管PD重叠，不影响影像光的接收，其所界定出的像素晶体管区域可为部分的像素单元区域，例如六分之一的像素单元区域。此外，例中的N型光电二极管与P型阱仅是例示。在其他实施例中，CMOS影像传感器也可能是使用P型光电二极管与N型阱。

仍参照图1。半导体基底100中形成有深沟槽隔离结构(deep trench isolation,DTI)104，其分隔界定出像素区域中各个像素单元。由于深沟槽隔离结构104在影像传感器中的作用是阻挡光线离开光电转换部位，其材料可选用折射率小于半导体基底100的氧化物来达到全反射效果，或者是使用无掺杂的多晶硅材料。深沟槽隔离结构104的深度可贯穿整个半导体基底100。此外，在本发明实施例中，整个半导体基底100的正面100a、背面100b以及侧面(介于半导体基底100与深沟槽隔离结构104之间)的表层中都可形成有表面掺杂层102，如一P+型重掺杂层，其完全围住像素单元中的光电二极管PD与阱区W。表面掺杂层102的作用在于防止半导体基底100与周遭氧化硅材质结构(如深沟槽隔离结构104与浅沟槽隔离层106)的界面缺陷处产生的电子和空穴的生成(generation)或复合(recombination)效应，进而造成暗电流(dark current)或是噪声(noise)的形成。

仍参照图1。半导体基底100的正面100a上形成有一浅沟槽隔离层106，其材料可为氧化硅，是用来隔离后续所要形成的各种晶体管元件。有别于传统平面型CMOS影像传感器中的浅沟槽隔离层仅能隔离不同的像素晶体管元件，需注意本发明的浅沟槽隔离层106是形成在整个半导体基底100的正面100a上，其与前述形成在半导体基底100中的深沟槽隔离结构104可一起将像素单元中的光电二极管PD围住(除了用以受光的背面100b)，如此可以大幅降低光电信号对周遭元件的串扰，例如所产生的电信号经由邻接的阱区W对源随(source follower)晶体管(未绘示)产生串扰。

本发明的另一特点在于，半导体基底100正面100a的像素晶体管都制作成三维晶体管态样，如此可进一步缩减所需的布局空间。如图1所示，CMOS影像传感器结构中具有一鳍部108从半导体基底100的正面100a向上垂直穿过浅沟槽隔离层106而凸出于正面100a上。在本发明实施例中，鳍部108是由光电二极管PD与阱区W所共同构成，意即鳍部108为该两掺杂区域自基底平面向上的延伸，具有N型与P型两种不同掺杂类型的部位。其中，一第一栅极G

对于传统的平面式CMOS影像传感器而言，因为不具备鳍部108结构，其晶体管的沟道、漏极、源极以及浮置扩散区都设置在半导体基底中，与光电二极管PD一起占用有限的布局空间。相较之下，本发明三维的CMOS影像传感器设计将原本晶体管的沟道、漏极、源极以及浮置扩散区等部位形成在基底上的鳍部中，大幅缩减了所需的布局空间，可在元件尺寸微缩的同时维持传感器所需的满阱电容量(full well capacity,FWC)以及填充因子(fillfactor,FF)，是其优点所在。此外，上述凸出于基底表面外的三维晶体管设计也使得晶体管与基底的各种掺杂区之间可用覆盖整个基底表面的浅沟槽隔离层106来隔离，大幅改善串扰问题。

仍参照图1。浅沟槽隔离层106上形成有一介电层132覆盖上述第一栅极G

仍参照图1，接下来说明半导体基底100背面100b的部件。半导体基底100背面100b上形成有一抗反射层118，以增加背面100b的入光量。抗反射层118的折射率较佳小于其所接触的硅质表面掺杂层102的折射率，如使用氧化硅(SiO

现在请参照图10，其为根据本发明另一实施例中三维互补式金属氧化物半导体影像传感器结构的立体示意图。图10所示的实施例与图1实施例大同小异，其差别在于图10的CMOS影像传感器结构包含有多个鳍部108自每个光电二极管PD与每个阱区W向上延伸穿过浅沟槽隔离层106而凸出于正面100a之上，而非只有单一鳍部108。该些鳍部108彼此平行间隔排列并为一个第一栅极G

现在请参照图11，其为根据本发明又一实施例中三维互补式金属氧化物半导体影像传感器结构的立体示意图。图11所示的实施例与图1实施例大同小异，其差别在于图11的CMOS影像传感器结构中的鳍部包含了彼此分隔的第一鳍部108a与第二鳍部108b，第一栅极G

现在下文的实施例将依序根据图2A至图9A所示的立体结构以及图2B至图9B所示的截面结构来说明本发明的三维(3D)互补式金属氧化物半导体影像传感器结构，各截面图即为以其对应的立体图中的截线A-A'与截线B-B'作截面而得。需注意，尽管说明书所提供的附图中都仅绘示出了单一像素单元中的部件与特征，阅者应能理解实际的CMOS影像传感器结构可能包含了多个排成二维阵列形态的像素，像素阵列的四周会具有周边电路，其可能包含达成影像传感器运作与处理的各种电路。

首先请参照图2A与图2B。提供一半导体基底100，如一P型轻掺杂硅基底，其正面(图中朝上)100a预定为非受光面，背面(图中朝下)100b预定为受光面。先在半导体基底100的正面100a上形成一屏蔽氧化层126，如一氧化硅层，其可通过热氧化制作工艺或是沉积制作工艺形成。屏蔽氧化层126的作用在于避免后续离子注入制作工艺所要使用的光致抗蚀剂污染到硅质的半导体基底100以及避免离子注入制作工艺伤害基底表面。接着，进行离子注入制作工艺在半导体基底100中分别形成光电二极管PD与阱区W等掺杂区，如N型光电二极管与P型阱。离子注入制作工艺的具体步骤可包含在屏蔽氧化层126上形成界定光电二极管PD或阱区W的光致抗蚀剂，接着进行离子注入在所界定出的区域中掺杂不同掺杂类型的掺质，如P型的硼原子或是N型的磷(P)、砷(As)等原子，之后再进行回火制作工艺活化掺质而形成该些掺杂区。在本发明实施例中，所形成的光电二极管PD与阱区W在垂直基底正面100a的方向上会有部分重叠，如此一个像素单元的表面会分别具有光电二极管PD与阱区W两种不同的掺杂区。

请参照图3A与图3B。在光电二极管PD与阱区W形成后会进行一蚀刻制作工艺移除屏蔽氧化层126。接着进行一光刻制作工艺移除一定厚度的半导体基底100，如此形成一凸出的鳍部108。此光刻制作工艺可包含先在半导体基底100上形成一硬掩模层128，如一氮化硅层。接着通过光致抗蚀剂与蚀刻制作工艺图案化该硬掩模层128。如图3A所示，在本发明实施例中，图案化后的硬掩模层128会延伸经过光电二极管PD与阱区W两种不同区域。之后，以该图案化硬掩模层128为蚀刻掩模进行蚀刻制作工艺移除一定厚度的半导体基底100，如此形成凸出的鳍部108。从图中可以看到，在本发明实施例中，鳍部108是由光电二极管PD与阱区W延伸部位所共同构成。需注意此步骤可以同时形成CMOS影像传感器中其他晶体管元件(未图示)的鳍部，如源随晶体管与选择晶体管等。

请参照图4A与图4B。鳍部108形成后，接着在整个基底表面包含鳍部108上形成另一屏蔽氧化层130，如一氧化硅层，其同样可通过热氧化制作工艺或是沉积制作工艺形成。之后，进行离子注入制作工艺在半导体基底100的整个表面形成一表面掺杂层102，如一P+型重掺杂层。表面掺杂层102中的掺质类型与光电二极管PD相反但与阱区W相同，但是其掺杂浓度远高于阱区W。例如，当光电二极管PD为N型光电二极管而阱区W为P型阱时，表面掺杂层102为P+型重掺杂层，其可防止半导体基底100与周遭氧化硅材质结构的界面缺陷处产生的电子和空穴的生成(generation)或复合(recombination)效应，进而造成暗电流(darkcurrent)或是噪声(noise)的形成。需注意表面掺杂层102所分布的范围仅限于基底表面，不会分布到鳍部108中。

请参照图5A与图5B。表面掺杂层102形成后，接着进行蚀刻制作工艺移除屏蔽氧化层130。之后，在表面掺杂层102上形成一浅沟槽隔离层106。在本发明实施例中，浅沟槽隔离层106会覆盖在整个基底正面100a上，鳍部108则从正面100a向上垂直穿过浅沟槽隔离层106而凸出于正面100a之上。浅沟槽隔离层106可以通过化学气相沉积(CVD)方式先在整个基底正面100a(包含鳍部108)上毯覆一层厚的氧化硅层，之后再对所形成的氧化硅层进行化学机械平坦化(CMP)与回蚀刻方式而形成，并且同时移除鳍部108上的硬掩模层128。浅沟槽隔离层106在本发明中的作用在于完整地将像素单元中的多个晶体管与下方的光电二极管PD等掺杂区隔离，大幅降低其间光电信号的串扰。

请参照图6A与图6B。浅沟槽隔离层106形成后，接着在裸露出的鳍部108表面形成一栅极阻绝层110，如一氧化硅层或是高介电系数材料层，其可通过原子层沉积法(ALD)形成，栅极阻绝层110也可以覆盖到浅沟槽隔离层106上。接着，在浅沟槽隔离层106上形成第一栅极G

复参照图6A与图6B。第一栅极G

请参照图7A与图7B。栅极G

现在本发明后续的制作工艺都将以半导体基底100的背面100b(图中朝下)为制作工艺面来进行，然而为了图示简明以及方便阅者理解之故，后续图示中的结构并未加以翻转。

请参照图8A与图8B。在晶背薄化后，接着进行表面掺杂制作工艺在半导体基底100的整个背面100b与侧面(介于半导体基底100与深沟槽隔离结构104之间)100c形成另一表面掺杂层102，如一P+型重掺杂层。在本发明实施例中，表面掺杂可以利用离子注入或是等离子体掺杂技术达成。与正面100a的表面掺杂层102相同，背面的表面掺杂层102中的掺质类型与光电二极管PD相反但与阱区W相同，但是其掺杂浓度远高于阱区W，可防止半导体基底100与周遭氧化硅材质结构的界面缺陷处产生的电子和空穴的生成(generation)或复合(recombination)效应，进而造成暗电流(dark current)或是噪声(noise)的形成。位于半导体基底100背面100b与侧面100c的表面掺杂层102可以通过从背面100b在半导体基底100中挖出深沟槽，之后再进行表面掺杂制作工艺在背面100b与深沟槽侧面100c的表层部位中掺杂而形成。可以看到在本发明实施例中，半导体基底100的正面100a、背面100b以及侧面100c都被所形成的表面掺杂层102所覆盖，其完全围住光电二极管PD与阱区W，如此进一步加强阻绝界面缺陷处电荷的作用。在表面掺杂层102形成后，深沟槽隔离结构104可以通过在深沟槽中填入隔离材料而形成，如折射率较半导体基底为小的氧化物和/或无掺杂的多晶硅，来达到全反射入射光的效果。在本发明实施例中，深沟槽隔离结构104的深度可贯穿整个半导体基底100直达正面100a上的浅沟槽隔离层106。如此，浅沟槽隔离层106与深沟槽隔离结构104可以一起将像素单元中的光电二极管PD围住(除了用来受光的背面100b)，如此可以大幅降低光电信号对周遭元件的串扰。

请参照图9A与图9B。在基底背面100b上形成表面掺杂层102与深沟槽隔离结构104之后，接着在背面100b上依序形成抗反射层118、遮光层122、彩色滤光层120以及微透镜124等结构。抗反射层118的材料可使用氧化硅(SiO

综合上述实施例，本发明所提出的三维互补式金属氧化物半导体影像传感器结构通过鳍部特征实现了像素晶体管元件与光电二极管共用同样的布局面积的设计，大幅缩减了所需的布局空间，可在元件尺寸微缩的同时维持传感器所需的满阱电容量以及填充因子。此外，三维的像素晶体管结构对于栅极也有更佳的控制性，可降低元件的次临界摆幅。再者，从基底凸出的三维晶体管设计也使得晶体管与基底的掺杂区之间可用覆盖整个基底面的浅沟槽隔离层搭配深沟槽隔离结构来完整隔离，大幅改善串扰问题。以上是本发明结构与方法的优点所在。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。