半导体结构及其形成方法

技术领域

本申请的实施例涉及半导体结构及其形成方法。

背景技术

随着半导体技术中的进步，对更高的存储容量、更快的处理系统、更高的性能和更低的成本的需求不断增加。为了满足这些需求，半导体工业继续缩小诸如三维晶体管(例如，全环栅场效应晶体管(GAAFET)和鳍式场效应晶体管(finFET))的电路元件和电容器的尺寸。随着电路元件数量的增加，将这些元件彼此连接的互连结构变得越来越复杂。

发明内容

本申请的一些实施例提供了一种半导体结构，包括：衬底，包括形成在其上的电路元件；第一金属化层，设置在所述衬底上方，并且包括：第一金属线，电连接至所述电路元件；以及多个第一伪金属线，沿第一方向延伸并且与所述第一金属线电隔离；以及第二金属化层，设置在所述第一金属化层正上方，并且包括：第二金属线，电连接至所述第一金属线；以及多个第二伪金属线，沿第二方向延伸并且与所述第一金属线、所述第二金属线和所述多个第一伪金属线电隔离，其中，所述第二方向垂直于所述第一方向。

本申请的另一些实施例提供了一种半导体结构，包括：衬底，包括形成在其上的电路元件；第一金属化层，设置在所述衬底上方，并且包括：第一金属线，电连接至所述电路元件；以及多个第一伪金属线，沿第一方向延伸并且与所述第一金属线电隔离，其中，所述多个第一伪金属线中的一个或多个包括凹部分、空隙结构或它们的组合；以及第二金属化层，设置在所述第一金属化层正上方，并且包括：第二金属线，电连接至所述第一金属线；以及多个第二伪金属线，沿第二方向延伸并且与所述第二金属线电隔离，其中，所述多个第二伪金属线中的一个或多个包括所述凹部分、所述空隙结构或它们的组合，并且其中，所述第二方向垂直于所述第一方向。

本申请的又一些实施例提供了一种形成半导体结构的方法，包括：在衬底上形成电路元件；在所述衬底上方形成电连接至所述电路元件的第一金属线；在所述第一金属线正上方形成电连接至所述第一金属线的第二金属线；在所述第一金属线之间形成沿第一方向延伸的多个第一伪金属线；以及在所述第二金属线之间形成沿垂直于所述第一方向的第二方向延伸的多个第二伪金属线。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1是根据一些实施例的具有互连结构(具有金属线、伪金属线和通孔结构)的半导体结构的截面图的图示。

图2A和图2B分别是根据一些实施例的晶体管器件的立体图和电容器结构的截面图的图示。

图3A和图3B是根据一些实施例的用于半导体结构的互连结构的第一图案的顶部层级视图的图示。

图4A和图4B是根据一些实施例的用于半导体结构的互连结构的第二图案的顶部层级视图的图示。

图5A和图5B是根据一些实施例的用于半导体结构的互连结构的第三图案的顶部层级视图的图示。

图6A和图6B是根据一些实施例的用于半导体结构的互连结构的第四图案的顶部层级视图的图示。

图7A和图7B是根据一些实施例的用于半导体结构的互连结构的第五图案的顶部层级视图的图示。

图8A和图8B是根据一些实施例的用于半导体结构的互连结构的第六图案的顶部层级视图的图示。

图9A和图9B是根据一些实施例的用于半导体结构的互连结构的第七图案的顶部层级视图的图示。

图10A和图10B是根据一些实施例的用于半导体结构的互连结构的伪金属线的截面图的图示。

图11A和图11B是根据一些实施例的用于半导体结构的互连结构的第八图案的顶部层级视图的图示。

图12是根据一些实施例的生成用于半导体器件的互连结构布局图案的方法的图示。

图13A、图13B、图14A、图14B、图15A和图15B是根据一些实施例的用于生成用于半导体器件的集成布局图案的互连结构的图示。

图16是根据本发明的一些实施例的可以实现本发明的各个实施例的示例性计算机系统的图示。

图17是根据一些实施例的集成电路制造系统和相关集成电路制造流程的图示。

具体实施方式

以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。这些仅仅是实例，而不旨在限制本发明。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，除非另有说明，其本身不指示所讨论的各个实施例和/或配置之间的关系。为了便于描述，本文可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所描绘的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。

应该指出，说明书中对“一个实施例”、“实施例”、“示例性实施例”、“示例性”等的引用指示所描述的实施例可以包括特定部件、结构或特性，但是每个实施例不一定包括特定的部件、结构或特性。此外，这种短语不一定是指相同的实施例。此外，当结合实施例描述特定的功能、结构或特性时，结合其它实施例来实现这种部件、结构或特性都将在本领域技术人员的知识范围内，无论是否明确描述。

应该理解，本文中的措辞或术语是为了描述而非限制的目的，从而使得本说明书的术语或措辞将由相关领域的技术人员根据本文的教导来解释。

在一些实施例中，术语“约”和“基本上”可以指示在值的5％范围内变化的给定量的值(例如，值的±1％、±2％、±3％、±4％、±5％)。这些值仅仅是实例并且不旨在进行限制。术语“约”和“基本上”可以是指由相关领域技术人员根据本文的教导解释的值的百分比。

随着半导体技术中的进步，对更高的存储容量、更快的处理系统、更高的性能和更低的成本的需求不断增加。为了满足这些需求，半导体工业继续缩小诸如三维晶体管(例如，GAAFET和finFET)的电路元件和电容器的尺寸。随着电路元件数量的增加，将这些元件彼此连接的互连结构变得越来越复杂。例如，为了支持具有高封装密度的电路元件的半导体结构，互连结构中的金属化层的数量增加，以将较高数量的电路元件彼此连接。互连结构中的金属(例如，铜)的集成可能在后段制程(BEOL)制造工艺中引起应力。并且，在较高数量的金属化层数的情况下，诱发的应力可能使得晶圆翘曲。

本发明描述了半导体结构和方法，以减小由于由互连结构引起的应力而导致的晶圆翘曲。在一些实施例中，半导体结构可以包括衬底、位于衬底上方的第一金属化层以及位于第一金属化层正上方的第二金属化层。衬底可以包括形成在其上的一个或多个电路元件。第一金属化层可以包括电连接至一个或多个电路元件的第一金属线以及沿第一方向延伸的第一伪金属线，其中第一金属线与第一伪金属线电隔离。第二金属化层可以包括电连接至第一金属线的第二金属线以及沿第二方向延伸的第二伪金属线。第一方向和第二方向彼此垂直。第二伪金属线与第一金属线、第二金属线和第一伪金属线电隔离。

对于位于第二金属化层正上方的第三金属化层，该金属化层可以包括电连接至第二金属线的第三金属线以及遵循与第一伪金属线相同的图案的第三伪金属线。对于位于第三金属化层正上方的第四金属化层，该金属化层可以包括电连接至第三金属线的第四金属线以及遵循与第二伪金属线相同的图案的第四伪金属线。并且对于随后的奇数编号的金属化层(例如，第五金属化层和第七金属化层)，这些金属化层可以包括电连接至下方的金属线的金属线以及遵循与第一伪金属线和第三伪金属线相同的图案的伪金属线。对于随后的偶数编号的金属化层(例如，第六金属化层和第八金属化层)，这些金属化层可以包括电连接至下方的金属线的金属线以及遵循与第二伪金属线和第四伪金属线相同的图案的伪金属线。利用奇数编号的金属化层和偶数编号的金属化层中的伪金属线的定向布置，可以在BEOL制造工艺中减小张应力和拉伸力，从而减小晶圆翘曲(例如，超过50％)。

图1是根据一些实施例的具有互连结构(具有金属线、伪金属线和通孔结构)的半导体结构100的截面图的图示。半导体结构100包括衬底110、电路元件120、第一金属化层130、第二金属化层140、第三金属化层150、第四金属化层160和第五金属化层170。

衬底110可以是半导体材料，诸如硅(Si)、锗(Ge)、硅锗(SiGe)、绝缘体上硅(SOI)结构、其它合适的衬底材料和它们的组合。此外，衬底110可以掺杂有P型掺杂剂(诸如硼(B)、铟(In)、铝(Al)和镓(Ga))或n型掺杂剂(诸如磷(P)和砷(As))。

电路元件120是形成在衬底110上的半导体器件。在一些实施例中，电路元件120可以是晶体管器件，诸如GAAFET和finFET。电路元件120也可以是电子组合，诸如电容器和电阻器。图2A和图2B分别是根据一些实施例的可以实现为电路元件120的晶体管器件和电容器结构的图示。

图2A示出了根据一些实施例的可以实现为电路元件120的晶体管器件200(本文也称为“场效应晶体管(FET)200”)的等距视图。在一些实施例中，FET 200可以是GAAFET或finFET。FET 200可以是n型FET或p型FET。

FET 200可以形成在衬底110上，并且可以包括设置在鳍结构204上的栅极结构202以及设置在鳍结构204的未由栅极结构202覆盖的部分上的源极/漏极(S/D)区域206。在一些实施例中，鳍结构204可以包括类似于衬底110的材料，并且沿x方向延伸。在一些实施例中，FET 200还可以包括栅极间隔件208、浅沟槽隔离(STI)区域210、蚀刻停止层(ESL)212A-212C以及层间介电(ILD)层138、214和216。在一些实施例中，栅极间隔件208、STI区域210、ESL 212A-212C以及ILD层138、214和216可以包括绝缘材料，诸如氧化硅、氮化硅(SiN)、碳氮化硅(SiCN)、碳氮氧化硅(SiOCN)和氧化硅锗。

在一些实施例中，FET 200可以是GAAFET，并且可以包括:(i)S/D区域206，(ii)设置在S/D区域206的前侧上的接触结构218，(iii)设置在接触结构218上的通孔结构132，(iv)设置在鳍结构204上的纳米结构沟道区域(图2A中未显示)，以及(v)围绕纳米结构沟道区域的栅极结构202。如本文所用，术语“纳米结构”将结构、层和/或区域限定为具有小于约100nm的水平尺寸(例如，沿x方向和/或y方向)和/或垂直尺寸(例如，沿z方向)(例如，约90nm、约50nm或约10nm；小于约100nm的其它值也在本发明的范围内)。

在一些实施例中，纳米结构沟道区域可以包括与衬底110类似或不同的半导体材料。在一些实施例中，纳米结构沟道区域可以包括Si、SiAs、磷化硅(SiP)、SiC、SiCP、SiGe、硅锗硼(SiGeB)、锗硼(GeB)、硅锗锡硼(SiGeSnB)、III-V半导体化合物或其它合适的半导体材料。栅极结构202的围绕纳米结构沟道区域的栅极部分可以通过内部间隔件(图2A中未显示)与相邻的S/D区域206电隔离，该内部间隔件可以包括绝缘材料，诸如SiO

在一些实施例中，接触结构218的每个可以包括：(i)设置在S/D区域206的每个内的硅化物层，以及(ii)设置在硅化物层上的接触插塞。在一些实施例中，硅化物层可以包括金属硅化物。在一些实施例中，接触插塞可以包括导电材料，诸如钴(Co)、钨(W)、钌(Ru)、铱(Ir)、镍(Ni)、锇(Os)、铑(Rh)、铝(Al)、钼(Mo)、其它合适的导电材料和它们的组合。在一些实施例中，通孔结构132可以包括导电材料，诸如Ru、Co、Ni、Al、Mo、W、Ir、Os、Cu、Pt、任何其它合适的导电材料或它们的组合。接触结构218可以通过通孔结构132电连接至上面的金属线134。在一些实施例中，金属线134、通孔结构132、ESL 212C和ILD层138位于第一金属化层130中。在一些实施例中，通孔结构132的每个可以电连接至在第一金属化层130中彼此电隔离的不同金属线134。

图2B是根据一些实施例的可以实现为电路元件120的电容器结构250的截面图的图示。在一些实施例中，电容器结构250是包括第一电极252、介电层254、第二电极256和插塞结构258的深沟槽电容器(也称为“深沟槽电容器250”)。

第一电极252和第二电极256形成用于深沟槽电容器250的电极对，并且通过介电层254的厚度间隔开，介电层254在两个电极之间提供电绝缘。第一电极252和第二电极256可以包括半导体材料(例如，Si)、导电材料(例如，金、银、铜、铝、钨或它们的合金)或任何其它合适的材料。介电层254可以包括高k介电材料，诸如氧化铪(HfO

根据一些实施例，插塞结构258填充由第二电极256创建的凹槽，并且可以具有高高宽比。插塞结构258的高宽比可以由凹槽高度(例如，在y方向上)与凹槽宽度(例如，在x方向上)的比率来限定。高宽比可以为从约20至约80。插塞结构258可以包括半导体材料(例如，Si)、导电材料(例如，金、银、铜、铝、钨或它们的合金)或任何其它合适的材料。在一些实施例中，插塞结构258可以是与第二电极256相同的材料。

第一电极252、介电层254、第二电极256和插塞结构258的下部部分位于衬底110的顶面下方。根据一些实施例，第一电极252、介电层254、第二电极256和插塞结构258的上部部分位于衬底110的顶面之上以及第一金属化层130的ILD层138内。ILD层138可以包括绝缘材料，诸如氧化硅、SiN、SiCN、SiOCN和氧化硅锗。在第一金属化层130内，通孔结构132可以制成与第一电极252和第二电极256接触，以将这些电极连接至上面的金属线134。在一些实施例中，通孔结构132的每个可以电连接至在第一金属化层130中彼此电隔离的不同金属线134。

虽然在图2A和图2B中分别示出了用于电路元件120的晶体管器件和电容器结构，但是可以在半导体结构100中实现其它类型的半导体器件和其它数量的半导体器件。这些其它类型和数量的半导体器件在本发明的范围内。

参考图1，根据一些实施例，第一金属化层130、第二金属化层140、第三金属化层150、第四金属化层160和第五金属化层170形成半导体结构100的互连结构。这些金属化层将电路元件120电连接至半导体结构100中的其它电路元件(图1中未显示)。

半导体结构100中的金属化层的每个包括金属线、伪金属线和通孔结构，其中这些互连结构设置在ILD层中。例如，第一金属化层130包括设置在ILD层138中的金属线134、伪金属线136和通孔结构132。第二金属化层140包括设置在ILD层148中的金属线144、伪金属线146和通孔结构142。第三金属化层150包括设置在ILD层158中的金属线154、伪金属线156和通孔结构152。第四金属化层160包括设置在ILD层168中的金属线164、伪金属线166和通孔结构162。第五金属化层170包括设置在ILD层178中的金属线174、伪金属线176和通孔结构172。在一些实施例中，第一金属化层130、第二金属化层140、第三金属化层150、第四金属化层160和第五金属化层170中的金属线、伪金属线和通孔结构可以包括导电材料，诸如钌、钴、镍、铝、钼、钨、铱、锇、铜、铂、任何其它合适的导电材料或它们的组合。如上面所讨论，在一些实施例中，ILD层138可以包括绝缘材料，诸如氧化硅、SiN、SiCN、SiOCN和氧化硅锗。

基于本文的描述，可以在衬底110中形成多于一个的电路元件120，其中一个或多个电路元件120可以通过一个或多个通孔结构132电连接至半导体结构100的互连结构，例如，第一金属化层130、第二金属化层140、第三金属化层150、第四金属化层160和第五金属化层170。此外，可以在半导体结构100中实现多于或少于五个金属化层，以电连接至电路元件120，电连接至半导体结构100内的其它电路元件和/或电连接至一个或多个参考电源电压(例如，地或电源)。出于示例性的目的，本文的实施例使用半导体结构100的互连结构来描述。

在以下描述中，图3A、图3B、图4A、图4B、图5A、图5B、图6A、图6B、图7A、图7B、图8A、图8B、图9A、图9B、图11A和图11B示出了根据一些实施例的用于半导体结构100的互连结构的顶部层级视图。在一些实施例中，图3A、图4A、图5A、图6A、图7A、图8A、图9A和图11A示出了用于奇数编号的金属化层的互连结构的顶部层级视图，诸如图1的第一金属化层130、第三金属化层150和第五金属化层170。在一些实施例中，图3B、图4B、图5B、图6B、图7B、图8B、图9B和图11B示出了偶数编号的金属化层的互连结构的顶部层级视图，诸如图1的第二金属化层140和第四金属化层160。基于本文的描述，图3A、图4A、图5A、图6A、图7A、图8A、图9A和图11A中所示的互连结构可以在偶数编号的金属化层中实现，并且图3B、图4B、图5B、图6B、图7B、图8B、图9B和图11B中所示的互连结构可以在奇数编号的金属化层中实现。利用奇数编号的金属化层和偶数编号的金属化层之间的交替互连结构以及金属化层的每个中的伪金属线的定向布置，可以在半导体结构100的BEOL制造工艺中减小张应力和拉伸力，从而减小晶圆翘曲。

图3A和图3B分别是根据一些实施例的用于半导体结构100的互连结构300和互连结构350的第一图案的顶部层级视图的图示。在一些实施例中，互连结构300可以在半导体结构100的奇数编号的金属化层(例如，第一金属化层130、第三金属化层150和第五金属化层170)中实现，并且互连结构350可以在半导体结构100的偶数编号的金属化层(例如，第二金属化层140和第四金属化层160)中实现，反之亦然。

参考图3A，互连结构300包括金属线310和伪金属线320。在一些实施例中，金属线310可以代表半导体结构100的金属线134、154和174，并且伪金属线320可以代表半导体结构100的伪金属线136、156和176。金属线310可以在第一方向(诸如x方向)上具有伸长侧。在一些实施例中，伪金属线320与金属线310相邻设置，并且具有矩形形状，该矩形形状具有在与金属线310的伸长侧相同的方向上延伸的伸长侧，例如，在第一方向上延伸，诸如x方向。在一些实施例中，如果金属线310在不同方向上具有伸长侧(例如，在x方向和z方向上的伸长侧)，则伪金属线320可以具有矩形形状，该矩形形状在与金属线310的大多数伸长侧相同的方向上具有伸长侧。

参考图3B，互连结构350包括金属线360和伪金属线370。在一些实施例中，金属线360可以代表半导体结构100的金属线144和164，并且伪金属线370可以代表半导体结构100的伪金属线146和166。金属线360可以在垂直于第一方向的第二方向(诸如z方向)上具有伸长侧。在一些实施例中，伪金属线370与金属线360相邻设置，并且具有矩形形状，该矩形形状具有在与金属线360的伸长侧相同的方向上延伸的伸长侧，例如，在第二方向上延伸，诸如z方向。在一些实施例中，如果金属线360在不同方向上具有伸长侧(例如，在x方向和z方向上的伸长侧)，则伪金属线370可以具有矩形形状，该矩形形状在与金属线360的大多数伸长侧相同的方向上具有伸长侧。

参考图3A和图3B，根据一些实施例，伪金属线320和370的每个可以具有基本上相同或不同的尺寸。伪金属线320和370的形状可以是除了矩形之外的形状，诸如正方形。在一些实施例中，伪金属线320和370的伸长侧尺寸可以在约0.2μm和约10μm之间。金属线310和360的伸长侧尺寸可以在约0.2μm和约10μm之间。根据一些实施例，伪金属线320/370的伸长侧尺寸与金属线310/360的伸长侧尺寸的比率可以为约0.02至约1。

图4A和图4B分别是根据一些实施例的用于半导体结构100的互连结构400和互连结构450的第二图案的顶部层级视图的图示。在一些实施例中，互连结构400可以在半导体结构100的奇数编号的金属化层(例如，第一金属化层130、第三金属化层150和第五金属化层170)中实现，并且互连结构450可以在半导体结构100的偶数编号的金属化层(例如，第二金属化层140和第四金属化层160)中实现，反之亦然。

参考图4A，互连结构400包括金属线410以及伪金属线420和430。在一些实施例中，金属线410可以代表半导体结构100的金属线134、154和174，并且伪金属线420和430可以代表半导体结构100的伪金属线136、156和176。金属线410可以在第一方向(诸如x方向)上具有伸长侧。在一些实施例中，伪金属线420和430与金属线410相邻设置，并且具有矩形形状，该矩形形状具有在与金属线410的伸长侧相同的方向上延伸的伸长侧，例如，在第一方向上延伸，诸如x方向。在一些实施例中，如果金属线410在不同方向上具有伸长侧(例如，在x方向和z方向上的伸长侧)，则伪金属线420和430可以具有矩形形状，该矩形形状在与金属线410的大多数伸长侧相同的方向上具有伸长侧。在一些实施例中，伪金属线430中的一行或多行伪金属线在第一方向(例如，x方向)上相对于彼此偏移。在一些实施例中，第一方向上的偏移小于伪金属线430的长度。

参考图4B，互连结构450包括金属线460和伪金属线470。在一些实施例中，金属线460可以代表半导体结构100的金属线144和164，并且伪金属线470可以代表半导体结构100的伪金属线146和166。金属线460可以在垂直于第一方向的第二方向(诸如z方向)上具有伸长侧。在一些实施例中，伪金属线470与金属线460相邻设置，并且具有矩形形状，该矩形形状具有在与金属线460的伸长侧相同的方向上延伸的伸长侧，例如，在第二方向上延伸，诸如z方向。在一些实施例中，如果金属线460在不同方向上具有伸长侧(例如，在x方向和z方向上的伸长侧)，则伪金属线470可以具有矩形形状，该矩形形状在与金属线460的大多数伸长侧相同的方向上具有伸长侧。

参考图4A和图4B，根据一些实施例，伪金属线420、430和470的每个可以具有基本上相同或不同的尺寸。伪金属线420、430和470的形状可以是除了矩形之外的形状，诸如正方形。在一些实施例中，伪金属线420、430和470的伸长侧尺寸可以在约0.2μm和约10μm之间。金属线410和460的伸长侧尺寸可以在约0.2μm和约10μm之间。根据一些实施例，伪金属线420/430/470的伸长侧尺寸与金属线410/460的伸长侧尺寸的比率可以为约0.02至约1。

图5A和图5B分别是根据一些实施例的用于半导体结构100的互连结构500和互连结构550的第三图案的顶部层级视图的图示。在一些实施例中，互连结构500可以在半导体结构100的奇数编号的金属化层(例如，第一金属化层130、第三金属化层150和第五金属化层170)中实现，并且互连结构550可以在半导体结构100的偶数编号的金属化层(例如，第二金属化层140和第四金属化层160)中实现，反之亦然。

参考图5A，互连结构500包括金属线510和伪金属线520。在一些实施例中，金属线510可以代表半导体结构100的金属线134、154和174，并且伪金属线520可以代表半导体结构100的伪金属线136、156和176。金属线510可以在第一方向上具有伸长侧，诸如在相对于x轴成角度的方向上。根据一些实施例，相对于x轴的成角度方向可以是在约0度和约90度之间的非零角度。在一些实施例中，伪金属线520与金属线510相邻设置，并且具有矩形形状，该矩形形状具有在与金属线510的伸长侧相同的方向上延伸的伸长侧，例如，在第一方向上延伸，诸如在相对于x轴成角度的方向上。在一些实施例中，如果金属线510在不同方向上具有伸长侧(例如，相对于x轴成不同角度的伸长侧)，则伪金属线520可以具有矩形形状，该矩形形状在与金属线510的大多数伸长侧的成角度方向相同的方向上具有伸长侧。

参考图5B，互连结构550包括金属线560和伪金属线570。在一些实施例中，金属线560可以代表半导体结构100的金属线144和164，并且伪金属线570可以代表半导体结构100的伪金属线146和166。金属线560可以在垂直于第一方向的第二方向上具有伸长侧。在一些实施例中，伪金属线570与金属线560相邻设置，并且具有矩形形状，该矩形形状具有在与金属线560的伸长侧相同的方向上延伸的伸长侧，例如，在垂直于第一方向的第二方向上延伸。在一些实施例中，如果金属线560在不同方向上具有伸长侧(例如，相对于x轴成不同角度的伸长侧)，则伪金属线570可以具有矩形形状，该矩形形状在与金属线560的大多数伸长侧相同的方向上具有伸长侧。

参考图5A和图5B，根据一些实施例，伪金属线520和570的每个可以具有基本上相同或不同的尺寸。伪金属线520和570的形状可以是除了矩形之外的形状，诸如正方形。在一些实施例中，伪金属线520和570的伸长侧尺寸可以在约0.2μm和约10μm之间。金属线510和560的伸长侧尺寸可以在约0.2μm和约10μm之间。根据一些实施例，伪金属线520/570的伸长侧尺寸与金属线510/560的伸长侧尺寸的比率可以为约0.02至约1。

图6A和图6B分别是根据一些实施例的用于半导体结构100的互连结构600和互连结构650的第四图案的顶部层级视图的图示。在一些实施例中，互连结构600可以在半导体结构100的奇数编号的金属化层(例如，第一金属化层130、第三金属化层150和第五金属化层170)中实现，并且互连结构650可以在半导体结构100的偶数编号的金属化层(例如，第二金属化层140和第四金属化层160)中实现，反之亦然。

参考图6A，互连结构600包括金属线610和伪金属线620。在一些实施例中，金属线610可以代表半导体结构100的金属线134、154和174，并且伪金属线620可以代表半导体结构100的伪金属线136、156和176。金属线610可以在第一方向(诸如x方向)上具有伸长侧。在一些实施例中，伪金属线620与金属线610相邻设置，并且具有矩形形状，该矩形形状具有在垂直于金属线610的伸长侧的第二方向上延伸的伸长侧，例如，在z方向上延伸。在一些实施例中，如果金属线610在不同方向上具有伸长侧(例如，在x方向和z方向上的伸长侧)，则伪金属线620可以具有矩形形状，该矩形形状具有垂直于金属线610的大多数伸长侧的伸长侧。

参考图6B，互连结构650包括金属线660和伪金属线670。在一些实施例中，金属线660可以代表半导体结构100的金属线144和164，并且伪金属线670可以代表半导体结构100的伪金属线146和166。金属线660可以在第二方向(诸如z方向)上具有伸长侧。在一些实施例中，伪金属线670与金属线660相邻设置，并且具有矩形形状，该矩形形状具有垂直于金属线660的伸长侧延伸的伸长侧，例如，在x方向上延伸。在一些实施例中，如果金属线660在不同方向上具有伸长侧(例如，在x方向和z方向上的伸长侧)，则伪金属线670可以具有矩形形状，该矩形形状具有垂直于金属线660的大多数伸长侧的伸长侧。

参考图6A和图6B，根据一些实施例，伪金属线620和670的每个可以具有基本上相同或不同的尺寸。伪金属线620和670的形状可以是除了矩形之外的形状，诸如正方形。在一些实施例中，伪金属线620和670的伸长侧尺寸可以在约0.2μm和约10μm之间。金属线610和660的伸长侧尺寸可以在约0.2μm和约10μm之间。根据一些实施例，伪金属线620/670的伸长侧尺寸与金属线610/660的伸长侧尺寸的比率可以为约0.02至约1。

图7A和图7B分别是根据一些实施例的用于半导体结构100的互连结构700和互连结构750的第五图案的顶部层级视图的图示。在一些实施例中，互连结构700可以在半导体结构100的奇数编号的金属化层(例如，第一金属化层130、第三金属化层150和第五金属化层170)中实现，并且互连结构750可以在半导体结构100的偶数编号的金属化层(例如，第二金属化层140和第四金属化层160)中实现，反之亦然。

参考图7A，互连结构700包括金属线710以及伪金属线720和730。在一些实施例中，金属线710可以代表半导体结构100的金属线134、154和174，并且伪金属线720和730可以代表半导体结构100的伪金属线136、156和176。金属线710可以在第一方向(诸如x方向)上具有伸长侧。在一些实施例中，伪金属线720与金属线710相邻设置，并且具有矩形形状，该矩形形状具有在与金属线710的伸长侧相同的方向上延伸的伸长侧，例如，在x方向上延伸。在一些实施例中，如果金属线710在不同方向上具有伸长侧(例如，在x方向和z方向上的伸长侧)，则伪金属线720可以具有矩形形状，该矩形形状在与金属线710的大多数伸长侧相同的方向上具有伸长侧。

在一些实施例中，伪金属线730与金属线710相邻设置，并且具有矩形形状，该矩形形状具有在垂直于金属线710的伸长侧的方向上延伸的伸长侧，例如，在z方向上延伸。例如，如果金属线710的少数段在z方向上延伸(诸如金属线段715)，则伪金属线730可以邻近(或直接接近)金属线710的少数段的伸长侧设置。在一些实施例中，如果金属线710在不同方向上具有伸长侧(例如，在x方向和z方向上的伸长侧)，则伪金属线730可以具有矩形形状，该矩形形状具有垂直于金属线710的大多数伸长侧的伸长侧。

参考图7B，互连结构750包括金属线760以及伪金属线770和780。在一些实施例中，金属线760可以代表半导体结构100的金属线144和164，并且伪金属线770和780可以代表半导体结构100的伪金属线146和166。金属线760可以在第二方向(诸如z方向)上具有伸长侧。在一些实施例中，伪金属线770与金属线760相邻设置，并且具有矩形形状，该矩形形状具有在与金属线760的伸长侧相同的方向上延伸的伸长侧，例如，在z方向上延伸。在一些实施例中，如果金属线760在不同方向上具有伸长侧(例如，在x方向和z方向上的伸长侧)，则伪金属线770可以具有矩形形状，该矩形形状在与金属线760的大多数伸长侧相同的方向上具有伸长侧。

在一些实施例中，伪金属线780与金属线760相邻设置，并且具有矩形形状，该矩形形状具有在垂直于金属线760的伸长侧的方向上延伸的伸长侧，例如，在z方向上延伸。例如，如果金属线760的少数段在x方向上延伸(诸如金属线段765)，则伪金属线780可以邻近(或直接接近)金属线760的少数段的伸长侧设置。在一些实施例中，如果金属线760在不同方向上具有伸长侧(例如，在x方向和z方向上的伸长侧)，则伪金属线780可以具有矩形形状，该矩形形状具有垂直于金属线760的大多数伸长侧的伸长侧。

参考图7A和图7B，根据一些实施例，伪金属线720、730、770和780的每个可以具有基本上相同或不同的尺寸。伪金属线720、730、770和780的形状可以是除了矩形之外的形状，诸如正方形。在一些实施例中，伪金属线730和伪金属线780可以在它们的相应金属化层的每个上的伪金属线的总数量的约1％和约20％之间。换句话说，伪金属线720和伪金属线770可以在它们的相应金属化层的每个上的总的伪金属线的约80％和约99％之间。

在一些实施例中，伪金属线720、730、770和780的伸长侧尺寸可以在约0.2μm和约10μm之间。金属线710和760的伸长侧尺寸可以在约0.2μm和约10μm之间。根据一些实施例，伪金属线720/730/770/780的伸长侧尺寸与金属线710/760的伸长侧尺寸的比率可以为约0.02至约1。

图8A和图8B分别是根据一些实施例的用于半导体结构100的互连结构800和互连结构850的第六图案的顶部层级视图的图示。在一些实施例中，互连结构800可以在半导体结构100的奇数编号的金属化层(例如，第一金属化层130、第三金属化层150和第五金属化层170)中实现，并且互连结构850可以在半导体结构100的偶数编号的金属化层(例如，第二金属化层140和第四金属化层160)中实现，反之亦然。

参考图8A，互连结构800包括金属线810以及伪金属线820和830。在一些实施例中，金属线810可以代表半导体结构100的金属线134、154和174，并且伪金属线820和830可以代表半导体结构100的伪金属线136、156和176。金属线810可以在第一方向(诸如x方向)上具有伸长侧。在一些实施例中，伪金属线820和830与金属线810相邻设置，并且具有矩形形状，该矩形形状具有在与金属线810的伸长侧相同的方向上延伸的伸长侧，例如，在第一方向上延伸，诸如x方向。在一些实施例中，如果金属线810在不同方向上具有伸长侧(例如，在x方向和z方向上的伸长侧)，则伪金属线820和830可以具有矩形形状，该矩形形状在与金属线810的大多数伸长侧相同的方向上具有伸长侧。

参考图8B，互连结构850包括金属线860以及伪金属线870和880。在一些实施例中，金属线860可以代表半导体结构100的金属线144和164，并且伪金属线870和880可以代表半导体结构100的伪金属线146和166。金属线860可以在垂直于第一方向的第二方向(诸如z方向)上具有伸长侧。在一些实施例中，伪金属线870和880与金属线860相邻设置，并且具有矩形形状，该矩形形状具有在与金属线860的伸长侧相同的方向上延伸的伸长侧，例如，在第二方向上延伸，诸如z方向。在一些实施例中，如果金属线860在不同方向上具有伸长侧(例如，在x方向和z方向上的伸长侧)，则伪金属线870和880可以具有矩形形状，该矩形形状在与金属线860的大多数伸长侧相同的方向上具有伸长侧。

参考图8A和图8B，根据一些实施例，伪金属线820、830、870和880的每个可以具有基本上相同或不同的尺寸。伪金属线820、830、870和880的形状可以是除了矩形之外的形状，诸如正方形。在一些实施例中，伪金属线820、830、870和880的伸长侧尺寸可以在约0.2μm和约10μm之间。金属线810和860的伸长侧尺寸可以在约0.2μm和约10μm之间。根据一些实施例，伪金属线820/830/870/880的伸长侧尺寸与金属线810/860的伸长侧尺寸的比率可以为约0.02至约1。

在一些实施例中，伪金属线820、830、870和880的宽度可以基于伪金属线与金属线810和860的接近度而变化。例如，更靠近金属线810的伪金属线(例如，伪金属线820)可以具有小于远离金属线810的伪金属线(例如，伪金属线830)的宽度的宽度。类似地，更靠近金属线860的伪金属线(例如，伪金属线870)可以具有小于远离金属线860的伪金属线(例如，伪金属线880)的宽度的宽度。根据一些实施例，伪金属线820和830的最宽宽度可以小于金属线810的宽度，并且伪金属线870和880的最宽宽度可以小于金属线860的宽度。

图9A和图9B分别是根据一些实施例的用于半导体结构100的互连结构900和互连结构950的第七图案的顶部层级视图的图示。在一些实施例中，互连结构900可以在半导体结构100的奇数编号的金属化层(例如，第一金属化层130、第三金属化层150和第五金属化层170)中实现，并且互连结构950可以在半导体结构100的偶数编号的金属化层(例如，第二金属化层140和第四金属化层160)中实现，反之亦然。

参考图9A，互连结构900包括金属线910以及伪金属线920和930。在一些实施例中，金属线910可以代表半导体结构100的金属线134、154和174，并且伪金属线920和930可以代表半导体结构100的伪金属线136、156和176。金属线910可以在第一方向(诸如x方向)上具有伸长侧。在一些实施例中，伪金属线920和930与金属线910相邻设置，并且具有矩形形状，该矩形形状具有在与金属线910的伸长侧相同的方向上延伸的伸长侧，例如，在第一方向上延伸，诸如x方向。在一些实施例中，如果金属线910在不同方向上具有伸长侧(例如，在x方向和z方向上的伸长侧)，则伪金属线920和930可以具有矩形形状，该矩形形状在与金属线910的大多数伸长侧相同的方向上具有伸长侧。

参考图9B，互连结构950包括金属线960以及伪金属线970和980。在一些实施例中，金属线960可以代表半导体结构100的金属线144和164，并且伪金属线970和980可以代表半导体结构100的伪金属线146和166。金属线960可以在垂直于第一方向的第二方向(诸如z方向)上具有伸长侧。在一些实施例中，伪金属线970和980与金属线960相邻设置，并且具有矩形形状，该矩形形状具有在与金属线960的伸长侧相同的方向上延伸的伸长侧，例如，在第二方向上延伸，诸如z方向。在一些实施例中，如果金属线960在不同方向上具有伸长侧(例如，在x方向和z方向上的伸长侧)，则伪金属线970和980可以具有矩形形状，该矩形形状在与金属线960的大多数伸长侧相同的方向上具有伸长侧。

参考图9A和图9B，根据一些实施例，伪金属线920、930、970和980的每个可以具有基本上相同或不同的尺寸。根据一些实施例，伪金属线920和970可以具有类似的形状和结构。图10A是根据一些实施例的伪金属线920和970的截面图。在一些实施例中，伪金属线920和970可以具有梯形截面，该梯形截面具有顶部宽度W1、底部宽度W2和高度H1。顶部宽度W1的尺寸可以在约0.5μm和约0.8μm之间。底部宽度W2的尺寸可以在约0.3μm和约0.6μm之间。高度H1的尺寸可以在约0.3μm和约0.6μm之间。在一些实施例中，伪金属线920和970可以包括空隙结构1010，空隙结构1010可以包围介电材料或空气。介电材料可以是绝缘材料，诸如氧化硅、SiN、SiCN、SiOCN和氧化硅锗。

根据一些实施例，伪金属线930和980可以具有类似的形状和结构。图10B是根据一些实施例的伪金属线930和980的截面图。在一些实施例中，伪金属线930和980可以具有梯形截面，该梯形截面具有凹中心部分1060。伪金属线930和980可以具有顶部宽度W1、底部宽度W2、凹中心部分宽度W3、高度H1和凹中心部分高度H2。顶部宽度W1、底部宽度W2和高度H1可以具有与它们在(图10A的)伪金属线920和970中的对应尺寸基本上相同的尺寸。凹中心部分宽度W3可以在约0.1μm和约0.4μm之间。凹中心部分高度H2可以在约0.1μm和约0.3μm之间。

参考图9A和图9B，根据一些实施例，伪金属线920、930、970和980的伸长侧尺寸可以长于金属线910和960的伸长侧尺寸。根据一些实施例，伪金属线920/930/970/980的伸长侧尺寸与金属线910/960的伸长侧尺寸的比率可以为约1至约3。

图11A和图11B分别是根据一些实施例的用于半导体结构100的互连结构1100和互连结构1150的第八图案的顶部层级视图的图示。在一些实施例中，互连结构1100可以在半导体结构100的奇数编号的金属化层(例如，第一金属化层130、第三金属化层150和第五金属化层170)中实现，并且互连结构1150可以在半导体结构100的偶数编号的金属化层(例如，第二金属化层140和第四金属化层160)中实现，反之亦然。

参考图11A，互连结构1100包括金属线1110以及伪金属线1120和1130。在一些实施例中，金属线1110可以代表半导体结构100的金属线134、154和174，并且伪金属线1120和1130可以代表半导体结构100的伪金属线136、156和176。金属线1110可以在第一方向(诸如x方向)上具有伸长侧。在一些实施例中，伪金属线1120和1130与金属线1110相邻设置，并且具有矩形形状，该矩形形状具有在与金属线1110的伸长侧相同的方向上延伸的伸长侧，例如，在第一方向上延伸，诸如x方向。在一些实施例中，如果金属线1110在不同方向上具有伸长侧(例如，在x方向和z方向上的伸长侧)，则伪金属线1120和1130可以具有矩形形状，该矩形形状在与金属线1110的大多数伸长侧相同的方向上具有伸长侧。

参考图11B，互连结构1150包括金属线1160以及伪金属线1170和1180。在一些实施例中，金属线1160可以代表半导体结构100的金属线144和164，并且伪金属线1170和1180可以代表半导体结构100的伪金属线146和166。金属线1160可以在垂直于第一方向的第二方向(诸如z方向)上具有伸长侧。在一些实施例中，伪金属线1170和1180与金属线1160相邻设置，并且具有矩形形状，该矩形形状具有在与金属线1160的伸长侧相同的方向上延伸的伸长侧，例如，在第二方向上延伸，诸如z方向。在一些实施例中，如果金属线1160在不同方向上具有伸长侧(例如，在x方向和z方向上的伸长侧)，则伪金属线1170和1180可以具有矩形形状，该矩形形状在与金属线1160的大多数伸长侧相同的方向上具有伸长侧。

参考图11A和图11B，根据一些实施例，伪金属线1120、1130、1170和1180的每个可以具有基本上相同或不同的尺寸。根据一些实施例，伪金属线1120和1170可以具有类似的形状和结构。在一些实施例中，伪金属线1120和1170可以具有与图10A中所示的伪金属线920和970相同的形状和结构。此外，根据一些实施例，伪金属线1130和1180可以具有类似的形状和结构。在一些实施例中，伪金属线1130和1180可以具有与图10B中所示的伪金属线930和980相同的形状和结构。

参考图11A和图11B，根据一些实施例，伪金属线1120、1130、1170和1180的伸长侧尺寸可以短于、基本上等于或长于金属线1110和1160的伸长侧尺寸。根据一些实施例，伪金属线1120/1130/1170/1180的伸长侧尺寸与金属线1110/1160的伸长侧尺寸的比率可以为约0.5至约1.5。

图3A、图3B、图4A、图4B、图5A、图5B、图6A、图6B、图7A、图7B、图8A、图8B、图9A、图9B、图11A和图11B中所示的互连结构是显示(除了其他方面)连续金属化层之间的伪金属线的定向布置的实例。例如，第一金属化层中的伪金属线可以具有在第一方向上延伸的伸长侧。位于第一金属化层正上方的第二金属化层中的伪金属线可以具有在垂直于第一方向的第二方向上延伸的伸长侧。金属化层之间的伪金属线的这种定向布置可以应用于两个或多个金属化层，从而减小半导体结构的BEOL制造工艺中的张应力和拉伸力。因此，晶圆翘曲可以减小(例如，超过50％)。

图12是根据一些实施例的生成用于半导体器件的互连结构布局图案的方法1200的图示。方法1200中描绘的操作可以由例如在计算机系统上运行的电子设计自动化(EDA)工具来实施，诸如下面关于图16描述的示例性计算机系统1600。应该理解，不是所有操作都需要实施本文提供的公开内容，并且可以实施一个或多个额外操作。此外，一些操作可以同时实施或者以与方法1200中所示不同的顺序实施。

可以实施方法1200来实现图1、图3A、图3B、图4A、图4B、图5A、图5B、图6A、图6B、图7A、图7B、图8A、图8B、图9A、图9B、图11A和图11B中所示的互连结构。基于本文的描述，方法1200可以用于实现其它互连结构，这在本发明的范围内。为了便于描述方法1200，图13A、图13B、图14A、图14B、图15A和图15B是用于生成用于半导体器件的集成布局图案的互连结构的图示。

参考图12，在操作1210中，在衬底上形成电路元件。参考图1，电路元件可以是电路元件120，其是形成在衬底110上的半导体器件。在一些实施例中，电路元件120可以是晶体管器件，诸如GAAFET和finFET。电路元件120也可以是电子组件，诸如电容器和电阻器。可以在衬底110中形成其它类型的半导体器件。此外，可以在衬底110中形成多于一个半导体器件(例如，电路元件120)。这些其它类型和数量的半导体器件在本发明的范围内。

参考图12，在操作1220中，在衬底上方形成电连接至电路元件的第一金属线。参考图1，第一金属线可以是第一金属化层130中的金属线134，金属线134通过通孔结构132电连接至电路元件120。第一金属线也可以是第三金属化层150中的金属线154和第五金属化层170中的金属线174。

图13A是根据一些实施例的用于第一金属线的金属线图案1300的顶部层级视图的图示。金属线图案1300包括通过一个或多个通孔结构(图13A中未显示)电连接至一个或多个下面的电路元件的金属线1310。由于金属线1310的布线图案(例如，基于通过EDA工具的互连布线)，在金属线1310之间存在间隔1320。在一些实施例中，金属线1310可以代表图3A的金属线310、图4A的金属线410、图5A的金属线510、图6A的金属线610、图7A的金属线710、图8A的金属线810、图9A的金属线910和图11A的金属线1110。

参考图12，在操作1230中，在第一金属线正上方形成第二金属线。参考图1，第二金属线可以是第二金属化层140中的金属线144，金属线144通过通孔结构142电连接至第一金属化层130。第二金属线也可以是第四金属化层160中的金属线164。

图13B是根据一些实施例的用于第二金属线的金属线图案1350的顶部层级视图的图示。金属线图案1350包括通过一个或多个通孔结构(图13B中未显示)电连接至下面的金属化层的金属线1360。由于金属线1360的布线图案(例如，基于通过EDA工具的互连布线)，在金属线1360之间存在间隔1370。在一些实施例中，金属线1360可以代表图3B的金属线360、图4B的金属线460、图5B的金属线560、图6B的金属线660、图7B的金属线760、图8B的金属线860、图9B的金属线960和图11B的金属线1160。

参考图12，在操作1240中，根据一些实施例，在第一金属线之间形成伪金属线。参考图1，伪金属线可以是第一金属化层130中的伪金属线136，伪金属线136通过ILD层138与金属线134电隔离。伪金属线也可以是第三金属化层150中的伪金属线156和第五金属化层170中的伪金属线176。

图14A是根据一些实施例的用于形成在第一金属线之间的伪金属线的伪金属线图案1400的顶部层级视图的图示。伪金属线图案1400包括设置在金属线1310之间的(图13A的)间隔1320中的伪金属线1420。伪金属线1420可以在第一方向(诸如z方向)上具有矩形形状和伸长侧。在一些实施例中，伪金属线1420的伸长侧在与金属线1310的伸长侧相同的方向上延伸，例如，在第一方向上延伸，诸如z方向。根据一些实施例，由于伪金属线1420的布线图案和尺寸(例如，基于通过EDA工具的互连布线)，在伪金属线1420和金属线1310之间可能存在间隔1430。在一些实施例中，间隔1430的宽度小于伪金属线1420的宽度。

根据一些实施例，伪金属线1420的每个可以具有基本上相同或不同的尺寸。伪金属线1420的形状可以是除了矩形之外的形状，诸如正方形。在一些实施例中，伪金属线1420的伸长侧尺寸可以在约0.2μm和约10μm之间。金属线1310的伸长侧尺寸可以在约0.2μm和约10μm之间。根据一些实施例，伪金属线1420的伸长侧尺寸与金属线1310的伸长侧尺寸的比率可以为约0.02至约1。在一些实施例中，伪金属线1420可以代表图3A的伪金属线320、图4A的伪金属线420和430、图5A的伪金属线520、图6A的伪金属线620、图7A的伪金属线720和730、图8A的伪金属线820和830、图9A的伪金属线920和930以及图11A的伪金属线1120和1130。

参考图12，在操作1250中，根据一些实施例，在第二金属线之间形成伪金属线。参考图1，伪金属线可以是第二金属化层140中的伪金属线146，伪金属线146通过ILD层148与金属线144电隔离。伪金属线也可以是第四金属化层160中的伪金属线166。

图14B是根据一些实施例的用于形成在第二金属线之间的伪金属线的伪金属线图案1450的顶部层级视图的图示。伪金属线图案1450包括设置在金属线1360之间的(图13B的)间隔1370中的伪金属线1470。伪金属线1470可以在垂直于第一方向的第二方向(诸如x方向)上具有矩形形状和伸长侧。在一些实施例中，伪金属线1470的伸长侧在与金属线1360的伸长侧相同的方向上延伸，例如，在第二方向上延伸，诸如x方向。根据一些实施例，由于伪金属线1470的布线图案和尺寸(例如，基于通过EDA工具的互连布线)，在伪金属线1470和金属线1360之间可能存在间隔1480。在一些实施例中，间隔1480的宽度小于伪金属线1470的宽度。

根据一些实施例，伪金属线1470的每个可以具有基本上相同或不同的尺寸。伪金属线1470的形状可以是除了矩形之外的形状，诸如正方形。在一些实施例中，伪金属线1470的伸长侧尺寸可以在约0.2μm和约10μm之间。金属线1360的伸长侧尺寸可以在约0.2μm和约10μm之间。根据一些实施例，伪金属线1470的伸长侧尺寸与金属线1360的伸长侧尺寸的比率可以为约0.02至约1。在一些实施例中，伪金属线1470可以代表图3B的伪金属线370、图4B的伪金属线470、图5B的伪金属线570、图6B的伪金属线670、图7B的伪金属线770和780、图8B的伪金属线870和880、图9B的伪金属线970和980以及图11B的伪金属线1170和1180。

参考图12，在操作1260中，在伪金属线和第一金属线之间、在伪金属线和第二金属线之间或者在伪金属线和第一金属线和第二金属线之间形成额外伪金属线。图15A是根据一些实施例的形成在伪金属线1420和金属线1310之间的额外伪金属线图案1500的顶部层级视图的图示。额外伪金属线图案1500包括设置在(图14A的)间隔1430中的伪金属线1530。伪金属线1530可以在第一方向(诸如z方向)上具有矩形形状和伸长侧。在一些实施例中，伪金属线1530的伸长侧在与伪金属线1420的伸长侧相同的方向上延伸，例如，在第一方向上延伸，诸如z方向。根据一些实施例，伪金属线1530可以具有与伪金属线1420的长度基本上相同的长度(例如，在z方向上)以及小于伪金属线1420的宽度的宽度(例如，在x方向上)。

图15B是根据一些实施例的形成在伪金属线和第二金属线之间的额外伪金属线图案1550的顶部层级视图的图示。额外伪金属线图案1550包括设置在(图14B的)间隔1480中的伪金属线1580。伪金属线1580可以在垂直于第一方向的第二方向(诸如x方向)上具有矩形形状和伸长侧。在一些实施例中，伪金属线1580的伸长侧在与伪金属线1470的伸长侧相同的方向上延伸，例如，在第二方向上延伸，诸如x方向。根据一些实施例，伪金属线1580可以具有与伪金属线1470的长度基本上相同的长度(例如，在z方向上)以及小于伪金属线1470的宽度的宽度(例如，在x方向上)。

在一些实施例中，操作1260可以是可选的。例如，如果(分别为图14A和图14B的)间隔1430和间隔1480的宽度小于伪金属线1530和1580的宽度，则伪金属线1530和1580可以不设置在间隔中。

在操作1260之后，对于额外金属化层，可以重复方法1200。此外，基于本文的描述，方法1200的操作可以应用于图1的半导体结构100中的两个或多个连续的金属化层。例如，方法1200可以应用于第一金属化层130和第二金属化层140，应用于第二金属化层140和第三金属化层150，应用于第三金属化层150和第四金属化层160，应用于第四金属化层160和第五金属化层170，或者应用于半导体结构100中任何数量的连续金属化层。本发明的实施例也适用于具有多于或少于五个金属化层的互连结构的半导体结构。这些半导体结构在本发明的范围内。

图16是根据一些实施例的可以实现本发明的各个实施例的示例性计算机系统1600的图示。计算机系统1600可以是能够实施本文描述的功能和操作的任何众所周知的计算机。例如，计算机系统1600能够使用例如EDA工具生成用于半导体器件的互连结构布局图案。计算机系统1600可以用于例如执行图12的方法1200中的一个或多个操作，方法1200描述了用于生成用于半导体器件的互连结构布局图案的示例性方法。

计算机系统1600包括一个或多个处理器(也称为中央处理单元或CPU)，诸如处理器1604。处理器1604连接至通信基础设施或总线1606。计算机系统1600也包括通过输入/输出接口1602与通信基础设施或总线1606通信的输入/输出器件1603，诸如监视器、键盘、定点器件等。EDA工具可以经由输入/输出器件1603接收指令来实现本文描述的功能和操作，例如，图12的方法1200。计算机系统1600也包括主存储器或主要存储器1608，诸如随机存取存储器(RAM)。主存储器1608可以包括一级或多级高速缓存。主存储器1608已经在其中存储了控制逻辑(例如，计算机软件)和/或数据。在一些实施例中，控制逻辑(例如，计算机软件)和/或数据可以包括上面关于图12的方法1200描述的一个或多个操作。

计算机系统1600也可以包括一个或多个辅助存储器件或存储器1610。辅助存储器1610可以包括例如硬盘驱动器1612和/或可移动存储器件或驱动器1614。可移动存储驱动器1614可以是软盘驱动器、磁带驱动器、光盘驱动器、光存储器件、磁带备份器件和/或任何其它存储器件/驱动器。

可移动存储驱动器1614可以与可移动存储单元1618交互。可移动存储单元1618包括其上存储有计算机软件(控制逻辑)和/或数据的计算机可用或可读存储器件。可移动存储单元1618可以是软盘、磁带、光盘、DVD、光存储盘和/或任何其它计算机数据存储器件。可移动存储驱动器1614以众所周知的方式从可移动存储单元1618读取和/或向可移动存储单元1618写入。

根据一些实施例，辅助存储器1610可以包括用于允许由计算机系统1600访问计算机程序和/或其它指令和/或数据的其它手段、工具或其它方法。这种手段、工具或其它方法可以包括例如可移动存储单元1622和接口1620。可移动存储单元1622和接口1620的实例可以包括程序盒式存储器和盒式存储器接口(诸如在视频游戏器件中发现)、可移动存储器芯片(诸如EPROM或PROM)和相关插座、记忆棒和USB端口、存储器卡和相关存储器卡插槽和/或任何其它可移动存储单元和相关接口。在一些实施例中，辅助存储器1610、可移动存储单元1618和/或可移动存储单元1622可以包括上面关于图12的方法1200描述的一个或多个操作。

计算机系统1600还可以包括通信或网络接口1624。通信接口1624使得计算机系统1600能够与远程器件、远程网络、远程实体等的任何组合(单独和共同由参考编号1628引用)进行通信和交互。例如，通信接口1624可以允许计算机系统1600通过通信路径1626与远程器件1628通信，通信路径1626可以是有线和/或无线的，并且通信路径1626可以包括LAN、WAN、互联网等的任何组合。控制逻辑和/或数据可以经由通信路径1626传输至计算机系统1600和从计算机系统1600传输。

图17是根据一些实施例的集成电路(IC)制造系统1700和相关集成电路制造流程的图示。在一些实施例中，基于布局图，使用IC制造系统1700制造半导体集成电路的层中的一个或多个半导体掩模中的至少一个或至少一个组件(例如，图3A、图3B、图4A、图4B、图5A、图5B、图6A、图6B、图7A、图7B、图8A、图8B、图9A、图9B、图11A和图11B的互连结构图案)。

在图17中，IC制造系统1700包括在与制造IC器件1760(例如，图1的半导体结构100)相关的设计、开发和制造周期和/或服务中彼此交互的实体，诸如设计室1720、掩模室1730和IC制造商/制造厂(“fab”)1750。IC制造系统1700中的实体通过通信网络连接。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是各种不同的网络，诸如内联网和互联网。通信网络包括有线和/或无线通信信道。每个实体与一个或多个其它实体交互，并且向一个或多个其它实体提供服务和/或从一个或多个其它实体接收服务。在一些实施例中，设计室1720、掩模室1730和IC制造厂1750中的两个或多个由单个实体拥有。在一些实施例中，设计室1720、掩模室1730和IC制造厂1750中的两个或多个共存在公共设施中并且使用公共资源。

设计室(或设计团队)1720生成IC设计布局图1722。IC设计布局图1722包括为IC器件1760(诸如图1的半导体结构100)设计的各种几何图案，例如，图3A、图3B、图4A、图4B、图5A、图5B、图6A、图6B、图7A、图7B、图8A、图8B、图9A、图9B、图11A和图11B的互连结构图案。几何图案对应于构成要制造的IC器件1760的各个组件的金属、氧化物或半导体层的图案。各个层组合起来形成各个IC部件。例如，IC设计布局图1722的部分包括要形成在半导体衬底(诸如硅晶圆)中的各个IC部件(诸如有源区域、栅电极、源极和漏极、层间互连的导电段或通孔)以及设置在半导体衬底上的各个材料层。设计室1720实现适当的设计程序以形成IC设计布局图1722。设计程序包括逻辑设计、物理设计或布局和布线中的一个或多个。IC设计布局图1722呈现在具有几何图案信息的一个或多个数据文件中。例如，IC设计布局图1722可以以GDSII文件格式或DFII文件格式来表达。

掩模室1730包括数据准备1732和掩模制造1744。掩模室1730使用IC设计布局图1722来制造一个或多个掩模1745以用于根据IC设计布局图1722制造IC器件1760的各个层。掩模室1730实施掩模数据准备1732，其中IC设计布局图1722转换成代表性数据文件(“RDF”)。掩模数据准备1732向掩模制造1744提供RDF。掩模制造1744包括掩模写入器。掩模写入器将RDF转换成衬底上的图像，诸如掩模(中间掩模)1745或半导体晶圆1753。IC设计布局图1722由掩模数据准备1732操纵，以符合掩模写入器的特定特性和/或IC制造厂1750的要求。在图17中，数据准备1732和掩模制造1744示出为单独的元件。在一些实施例中，数据准备1732和掩模制造1744可以统称为“掩模数据准备”

在一些实施例中，数据准备1732包括光学邻近校正(OPC)，OPC使用光刻增强技术来补偿图像误差，诸如可能由衍射、干涉和其它工艺效应引起的那些。OPC调整IC设计布局图1722。在一些实施例中，数据准备1732还包括分辨率增强技术(RET)，诸如离轴照明、次分辨率辅助部件、相移掩模、其它合适的技术或它们的组合。在一些实施例中，也可以使用逆光刻技术(ILT)，其将OPC视为逆成像问题。

在一些实施例中，数据准备1732包括掩模规则检查器(MRC)，MRC利用掩模创建规则组来检查经历OPC中的处理的IC设计布局图1722，掩模创建规则组包含某些几何和/或连通性限制，以确保足够的裕度并且考虑半导体制造工艺中的可变性。在一些实施例中，MRC修改IC设计布局图1722以补偿掩模制造1744期间的限制，这可以撤销由OPC实施的修改的一部分，以便满足掩模创建规则。

在一些实施例中，数据准备1732包括光刻工艺检查(LPC)，LPC模拟将由IC制造厂1750实现以制造IC器件1760的处理。LPC基于IC设计布局图1722模拟该处理，以创建模拟制造的器件，诸如IC器件1760。LPC模拟中的处理参数可以包括与IC制造周期的各种工艺相关的参数、与用于制造IC的工具相关的参数和/或制造工艺的其它方面。LPC考虑各种因素，诸如空间图像对比度、焦深(“DOF”)、掩模误差增强因子(“MEEF”)、其它合适的因素或它们的组合。在一些实施例中，在通过LPC已经创建了模拟制造的器件之后，如果模拟器件在形状上不够接近以满足设计规则，则可以重复OPC和/或MRC以进一步细化IC设计布局图1722。

应该理解，为了清楚的目的，已经简化了数据准备1732的上述描述。在一些实施例中，数据准备1732包括额外特征，诸如根据制造规则修改IC设计布局图1722的逻辑操作(LOP)。此外，在数据准备1732期间应用于IC设计布局图1722的工艺可以以各种不同的顺序执行。

在数据准备1732之后和掩模制造1744期间，基于修改的IC设计布局图1722制造掩模1745或掩模组1745。在一些实施例中，掩模制造1744包括基于IC设计布局图1722实施一次或多次光刻曝光。在一些实施例中，基于修改的IC设计布局图1722，使用电子束(e束)或多个e束的机制来在掩模(光掩模或中间掩模)1745上形成图案。掩模1745可以以各种技术形成。在一些实施例中，掩模1745使用二元技术来形成。在一些实施例中，掩模图案包括不透明区域和透明区域。用于曝光已经涂覆在晶圆上的图像敏感材料层(例如，光刻胶)的辐射束(诸如紫外(UV)束)由不透明区域阻挡并且透过透明区域。在一个实例中，掩模1745的二元掩模版本包括透明衬底(例如，熔融石英)和涂覆在二元掩模的不透明区域中的不透明材料(例如，铬)。在另一实例中，掩模1745使用相移技术来形成。在掩模1745的相移掩模(PSM)版本中，形成在相移掩模上的图案中的各个部件配置为具有适当的相位差，以增强分辨率和成像质量。在各个实例中，相移掩模可以是衰减型PSM或交替型PSM。由掩模制造1744生成的掩模用于各种工艺。例如，这种掩模用于离子注入工艺以在半导体晶圆1753中形成各个掺杂区域，用于蚀刻工艺以在半导体晶圆1773中形成各个蚀刻区域和/或用于其它合适的工艺。

IC制造厂1750包括晶圆制造1752。IC制造厂1750是IC制造企业，其包括用于制造各种不同IC产品的一个或多个制造设施。在一些实施例中，IC制造厂1750是半导体代工厂。例如，可能存在用于多个IC产品的前段制造(前段制程(FEOL)制造)的制造设施，而第二制造设施可以提供用于IC产品的互连和封装的后段制造(后段制程(BEOL)制造)，并且第三制造设施可以为代工企业提供其它服务。

IC制造厂1750使用由掩模室1730制造的掩模1745来制造IC器件1760。因此，IC制造厂1750至少间接地使用IC设计布局图1722来制造IC器件1770。在一些实施例中，半导体晶圆1753由IC制造厂1750使用掩模1745来制造，以形成IC器件1760。在一些实施例中，IC制造包括至少间接地基于IC设计布局图1722实施一次或多次光刻曝光。半导体晶圆1753包括硅衬底或其上形成有材料层的其它适当的衬底。半导体晶圆1753还包括各个掺杂区域、介电部件和多层级互连结构(在随后制造步骤中形成)中的一个或多个。

本发明描述了半导体结构和方法，以减小由于由互连结构引起的应力而导致的晶圆翘曲。本文描述的互连结构包括在连续金属化层之间以特定定向布置来布置的伪金属线。例如，第一金属化层中的伪金属线可以具有在第一方向上延伸的伸长侧。位于第一金属化层正上方的第二金属化层中的伪金属线可以具有在垂直于第一方向的第二方向上延伸的伸长侧。金属化层之间的伪金属线的这种定向布置可以应用于两个或多个金属化层，从而减小半导体结构的BEOL制造工艺中的张应力和拉伸力。因此，晶圆翘曲可以减小(例如，超过50％)。

本发明的实施例包括具有衬底、电路元件、第一金属化层和第二金属化层的半导体结构。电路元件形成在衬底上。第一金属化层设置在衬底上，并且包括电连接至电路元件的第一金属线以及沿第一方向延伸并且与第一金属线电隔离的第一伪金属线。第二金属化层设置在第一金属化层正上方，并且包括电连接至第一金属线的第二金属线以及沿第二方向延伸并且与第一金属线、第二金属线和第一伪金属线电隔离的第二伪金属线。第二方向垂直于第一方向。

本发明的实施例包括具有衬底、电路元件、第一金属化层和第二金属化层的半导体结构。电路元件形成在衬底上。第一金属化层设置在衬底上方，并且包括电连接至电路元件的第一金属线以及沿第一方向延伸并且与第一金属线电隔离的第一伪金属线。第一伪金属线中的一个或多个包括凹部分、空隙结构或它们的组合。第二金属化层设置在第一金属化层正上方，并且包括电连接至第一金属线的第二金属线以及沿第二方向延伸并且与第二金属线电隔离的第二伪金属线。第二伪金属线中的一个或多个包括凹部分、空隙结构或它们的组合。第二方向垂直于第一方向。

本发明的实施例包括生成用于半导体器件的互连结构布局图案的方法。方法包括：在衬底上形成电路元件；在衬底上方形成电连接至电路元件的第一金属线；在第一金属线正上方形成电连接至第一金属线的第二金属线；在第一金属线之间形成沿第一方向延伸的第一伪金属线；以及在第二金属线之间形成沿垂直于第一方向的第二方向延伸的第二伪金属线。

本申请的一些实施例提供了一种半导体结构，包括：衬底，包括形成在其上的电路元件；第一金属化层，设置在所述衬底上方，并且包括：第一金属线，电连接至所述电路元件；以及多个第一伪金属线，沿第一方向延伸并且与所述第一金属线电隔离；以及第二金属化层，设置在所述第一金属化层正上方，并且包括：第二金属线，电连接至所述第一金属线；以及多个第二伪金属线，沿第二方向延伸并且与所述第一金属线、所述第二金属线和所述多个第一伪金属线电隔离，其中，所述第二方向垂直于所述第一方向。在一些实施例中，所述第一金属线的伸长侧沿所述第一方向延伸，并且所述第二金属线的伸长侧沿所述第二方向延伸。在一些实施例中，所述多个第一伪金属线的伪金属线和另一伪金属线沿所述第一方向相对于彼此偏移。在一些实施例中，所述偏移小于所述伪金属线沿所述第一方向的长度。在一些实施例中，所述第一方向相对于水平方向在沿非零角度的方向上。在一些实施例中，所述第一金属线的伸长侧沿所述第二方向延伸，并且所述第二金属线的伸长侧沿所述第一方向延伸。在一些实施例中，所述第一金属化层还包括沿所述第二方向延伸的另一多个第一伪金属线。在一些实施例中，所述多个第一伪金属线的伪金属线和所述多个第一伪金属线的另一伪金属线具有不同的宽度。

本申请的另一些实施例提供了一种半导体结构，包括：衬底，包括形成在其上的电路元件；第一金属化层，设置在所述衬底上方，并且包括：第一金属线，电连接至所述电路元件；以及多个第一伪金属线，沿第一方向延伸并且与所述第一金属线电隔离，其中，所述多个第一伪金属线中的一个或多个包括凹部分、空隙结构或它们的组合；以及第二金属化层，设置在所述第一金属化层正上方，并且包括：第二金属线，电连接至所述第一金属线；以及多个第二伪金属线，沿第二方向延伸并且与所述第二金属线电隔离，其中，所述多个第二伪金属线中的一个或多个包括所述凹部分、所述空隙结构或它们的组合，并且其中，所述第二方向垂直于所述第一方向。在一些实施例中，所述多个第一伪金属线的伸长侧的长度和所述多个第二伪金属线的伸长侧的长度分别大于所述第一金属线的伸长侧的长度和所述第二金属线的长度。在一些实施例中，所述多个第一伪金属线的伸长侧的长度和所述多个第二伪金属线的伸长侧的长度分别小于所述第一金属线的伸长侧的长度和所述第二金属线的伸长侧的长度。在一些实施例中，所述空隙结构包括介电材料或空气。

本申请的又一些实施例提供了一种方法，包括：在衬底上形成电路元件；在所述衬底上方形成电连接至所述电路元件的第一金属线；在所述第一金属线正上方形成电连接至所述第一金属线的第二金属线；在所述第一金属线之间形成沿第一方向延伸的多个第一伪金属线；以及在所述第二金属线之间形成沿垂直于所述第一方向的第二方向延伸的多个第二伪金属线。在一些实施例中，方法还包括：在所述第一金属线和所述多个第一伪金属线之间、在所述第二金属线和所述多个第二伪金属线之间或它们的组合形成额外伪金属线。在一些实施例中，形成所述电路元件包括在所述衬底上形成晶体管器件、电容器或它们的组合。在一些实施例中，形成所述第一金属线包括用所述第一金属线中的两个或多个之间的间隔来布线所述第一金属线。在一些实施例中，形成所述多个第一伪金属线包括在所述间隔中形成所述多个第一伪金属线。在一些实施例中，形成所述第二金属线包括用所述第二金属线中的两个或多个之间的间隔来布线所述第二金属线。在一些实施例中，形成所述多个第二伪金属线包括在所述间隔中形成所述多个第二伪金属线。在一些实施例中，形成所述多个第一伪金属线和所述多个第二伪金属线包括形成所述多个第一伪金属线，所述多个第一伪金属线具有垂直于所述多个第二伪金属线的伸长侧的伸长侧。

应该理解，详细描述部分，而不是公开部分的摘要，旨在用于解释权利要求。公开部分的摘要可以阐述发明人所设想的本发明的一个或多个但不是所有可能的实施例，并且因此，并不旨在以任何方式限制所附权利要求。

上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各个方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于执行与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。