半导体结构的制备方法及半导体结构

技术领域

本公开涉及半导体制造技术领域，特别是涉及一种半导体结构的制备方法及半导体结构。

背景技术

在集成电路制造中，随着基本器件尺寸不断缩小后，电阻电容造成的信号延迟对器件性能的影响越来越大，如何以低电阻材料制造半导体器件，从而保持或者降低信号延迟成为人们关注的焦点。

在半导体制造技术中，半导体工艺的特征尺寸不断缩小，晶体管的栅、源和漏有源区的尺寸也会相应缩小，而它们的等效串联电阻会相应变大，从而影响电路的速度。为了改善等效串联电阻，半导体业界发展出金属硅化物工艺，由于镍硅化物的低阻特性，在28nm的半导体结构制备中被选为金属硅化物（silicide）材料。但由于镍比较活泼，容易造成刺穿缺陷（piping defect），导致栅极与源区/漏区连通，出现泄漏电流，一般会通过掺杂铂（Pt）来抑制其作用，但作用有限。

发明内容

基于此，有必要针对上述背景技术中的问题，提供一种半导体结构的制备方法及半导体结构，以避免镍硅化物出现刺穿缺陷，防止栅极与源区/漏区之间出现泄漏电流，提高栅极的阈值电压，提高半导体结构的良率及可靠性。

为实现上述目的及其他相关目的，本公开的一方面提供一种半导体结构的制备方法，包括如下步骤：

提供衬底，衬底内包括沿平行于衬底的第一方向依次分布的源区、沟道区及漏区，沟道区的正上方包括栅极；

于源区及漏区内形成凹槽；

在反应腔室内通过控制射频偏压功率及含有目标元素的反应流体的流量，使得反应流体与衬底在预设温度下反应，至少在凹槽的内表面形成预设厚度的含有目标元素的初始阻挡层；

在反应腔室内退火处理初始阻挡层，去除初始阻挡层中金属态目标元素，得到目标阻挡层；

于凹槽内形成至少填满凹槽的电极，电极的厚度大于目标阻挡层的厚度。

上述实施例中的半导体结构的制备方法，首先提供衬底，衬底内包括沿平行于衬底的第一方向依次分布的源区、沟道区及漏区，沟道区的正上方包括栅极；然后于源区及漏区内形成凹槽；在反应腔室内通过控制射频偏压功率及含有目标元素的反应流体的流量，使得反应流体与衬底在预设温度下反应，至少在凹槽的内表面形成预设厚度的含有目标元素的初始阻挡层；在反应腔室内退火处理初始阻挡层，去除初始阻挡层中金属态目标元素，得到目标阻挡层，防止镍硅化物生成刺穿缺陷；于凹槽内形成至少填满凹槽的电极，电极的厚度大于目标阻挡层的厚度，目标阻挡层可以避免镍硅化物中，由于镍性质归于活泼生成的刺穿缺陷，从而避免刺穿缺陷对半导体器件造成影响。相关的半导体结构的制备方法中，为了降低电阻对半导体材料的影响，选取金属硅化物来制备半导体结构，由于镍硅化物的低阻特性，被用来制备半导体结构，但是由于镍性质活泼，容易产生刺穿缺陷。本公开实施例提供的半导体结构的制备方法，通过在源区及漏区内形成凹槽，在预设温度及射频电压下在凹槽的内表面形成预设厚度的含有目标元素的初始阻挡层，并在同一反应腔室内通过退火处理初始阻挡层去除初始阻挡层中金属态目标元素，得到目标阻挡层，由目标阻挡层阻止镍硅化物产生刺穿缺陷，防止栅极与源区/漏区之间出现泄漏电流，提高栅极的阈值电压，提高半导体结构的良率和可靠性的同时降低工艺的时间成本。

在其中一个实施例中，退火处理初始阻挡层的时间与形成初始阻挡层的时间的比值为[2，6]。

在其中一个实施例中，目标元素包括钛。

在其中一个实施例中，反应流体包括氯化钛液体及氢气，其中，氯化钛液体的流量为10sccm-40sccm；氢气的流量为2400sccm-1000sccm。

在其中一个实施例中，在反应腔室内退火处理初始阻挡层期间，停止向反应腔室内提供氢气。

在其中一个实施例中，形成初始阻挡层的工艺参数包括射频偏压功率为100w-400w；预设温度为350℃-550℃。

在其中一个实施例中，其特征在于，退火处理初始阻挡层的温度等于预设温度，且时间为20s-60s。

在其中一个实施例中，预设厚度为2nm-10nm。

在其中一个实施例中，栅极包括叠层结构及位于叠层结构沿第一方向相对两侧的侧墙；叠层结构包括沿背离衬底顶面的方向依次层叠的栅介质层、栅导电层及盖层。

本公开的另一方面提供了一种半导体结构，采用本公开上述任一项实施例中的方法制成。

上述实施例中的半导体结构，包括衬底、源区、漏区、栅极、沟道区、目标阻挡层以及电极，通过形成的目标阻挡层，将金属硅化物电极与源区、漏区间隔开，避免半导体结构出现刺穿缺陷影响器件的正常运转，提高半导体结构的良率。相关的半导体结构，选取低阻特性的镍硅化物来制备半导体结构，但是由于镍性质活泼，相关半导体结构容易产生刺穿缺陷。本公开实施例提供的半导体结构，由目标阻挡层阻止镍硅化物产生刺穿缺陷，防止栅极与源区/漏区之间出现泄漏电流，提高栅极的阈值电压，提高半导体结构的良率和可靠性的同时降低工艺的时间成本。

附图说明

为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本公开一实施例中提供的相关半导体结构中产生刺穿缺陷的截面结构示意图；

图2为本公开一实施例中提供的半导体结构的制备方法的流程示意图；

图3为本公开一实施例中提供的半导体结构的截面结构示意图；

图4为本公开另一实施例中提供的半导体结构的截面结构示意图。

附图标记说明：

10、衬底；11、源区电极；12、漏区电极；13、栅极；131、叠层结构；1311、栅介质层；1312、栅导电层；1313、隔离层；1314、盖层；132、侧墙；1321、第一绝缘侧墙；1322、第一导电侧墙；1323、第二绝缘侧墙；1324、第二导电侧墙；14、沟道区；15、刺穿缺陷；16、目标阻挡层。

具体实施方式

为了便于理解本公开，下面将参照相关附图对本公开进行更全面的描述。附图中给出了本公开的首选实施例。但是，本公开可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本公开的公开内容更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中在本公开的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本公开。本文所使用的术语“及／或”包括一个或多个相关的所列项目的任意的和所有的组合。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、 第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

这里参考作为本公开的理想实施例(和中间结构)的示意图的横截面图来描述申请的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本公开的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本公开的范围。

需要说明的是，本实施例中所提供的图示仅以示意方式说明本公开的基本构想，虽图示中仅显示与本公开中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

请参考图1，在半导体制造技术中，半导体工艺的特征尺寸不断缩小，晶体管的栅、源和漏有源区的尺寸也会相应缩小，而它们的等效串联电阻会相应变大，从而影响电路的速度。为了改善等效串联电阻，半导体业界发展出金属硅化物工艺，由于镍硅化物的低阻特性，在28nm的半导体结构制备中被选为金属硅化物（silicide）材料。但由于镍比较活泼，容易造成刺穿缺陷15，一般会通过掺杂铂（Pt）来抑制其作用，但作用有限。

基于此，请参考图2，在本公开的一个实施例中，提供了一种半导体结构的制备方法，包括如下步骤：

步骤S201：提供衬底，衬底内包括沿平行于衬底的第一方向依次分布的源区、沟道区及漏区，沟道区的正上方包括栅极；

步骤S202：于源区及漏区内形成凹槽；

步骤S203：在反应腔室内通过控制射频偏压功率及含有目标元素的反应流体的流量，使得反应流体与衬底在预设温度下反应，至少在凹槽的内表面形成预设厚度的含有目标元素的初始阻挡层；

步骤S204：在反应腔室内退火处理初始阻挡层，去除初始阻挡层中金属态目标元素，得到目标阻挡层；

步骤S205：于凹槽内形成至少填满凹槽的电极，电极的厚度大于目标阻挡层的厚度。

需要说明的是，第一方向可以为OX方向。

在其中一个实施例中，请继续参考图2，上述半导体结构的制备方法，首先提供衬底，衬底内包括沿平行于衬底的第一方向依次分布的源区、沟道区及漏区，沟道区的正上方包括栅极；然后于源区及漏区内形成凹槽；在反应腔室内通过控制射频偏压功率及含有目标元素的反应流体的流量，使得反应流体与衬底在预设温度下反应，至少在凹槽的内表面形成预设厚度的含有目标元素的初始阻挡层；在反应腔室内退火处理初始阻挡层，去除初始阻挡层中金属态目标元素，得到目标阻挡层，防止镍硅化物生成刺穿缺陷；于凹槽内形成至少填满凹槽的电极，电极的厚度大于目标阻挡层的厚度，目标阻挡层可以避免镍硅化物中，由于镍性质归于活泼生成的刺穿缺陷，从而避免刺穿缺陷对半导体器件造成影响。相关的半导体结构的制备方法中，为了降低电阻对半导体材料的影响，选取金属硅化物来制备半导体结构，由于镍硅化物的低阻特性，被用来制备半导体结构，但是由于镍性质活泼，容易产生刺穿缺陷。本公开实施例提供的半导体结构的制备方法，通过在源区及漏区内形成凹槽，在凹槽的内表面形成预设厚度的含有目标元素的初始阻挡层，并在同一反应腔室中通过退火处理初始阻挡层去除初始阻挡层中金属态目标元素，得到目标阻挡层，由目标阻挡层阻止镍硅化物产生刺穿缺陷，防止栅极与源区/漏区之间出现泄漏电流，提高栅极的阈值电压，提高半导体结构的良率和可靠性的同时降低工艺的时间成本。

在其中一个实施例中，请参考图3，衬底10可以采用半导体材料、绝缘材料、导体材料或者它们的任意组合构成。衬底10可以为单层结构，也可以为多层结构。例如，衬底10可以是诸如硅（Si）衬底、硅锗（SiGe）衬底、硅锗碳（SiGeC）衬底、碳化硅（SiC）衬底、砷化镓（GaAs）衬底、砷化铟（InAs）衬底、磷化铟（InP）衬底或其它的III/V半导体衬底或II/VI半导体衬底。或者，还例如，衬底10可以是包括诸如Si/SiGe、Si/SiC、绝缘体上硅(SOI)或绝缘体上硅锗的层状衬底。因此衬底10的类型不应限制本公开的保护范围。衬底10可以包括其他电气元件等，由于与本方案发明点关系不大，故省略。

在其中一个实施例中，请继续参考图3，衬底10的导电类型与源区和漏区的导电类型相反，从而构成P-N结。例如，衬底10是P型，则源区和漏区是N型；衬底10是N型，则源区和漏区是P型。具体地，P型是指P型掺杂，执行离子注入工艺中的离子包括可以包括但不限于硼(B)离子、镓(Ga)离子、氟化硼(BF

在其中一个实施例中，步骤S202中于源区及漏区内形成凹槽（未图示），可以通过刻蚀源区及漏区，以形成凹槽，刻蚀源区及漏区的方法包括湿法刻蚀及/或干法刻蚀，例如，刻蚀源区及漏区可以采用等离子刻蚀工艺，等离子体刻蚀指利用高频辉光放电反应，将反应气体激活成活性粒子，例如源子或游离基，这些活性粒子扩散到刻蚀的部位与被刻蚀材料进行反应，形成挥发性生成物而被去除，达到刻蚀的目的，刻蚀气体可以包括CL

在一些实施例中，凹槽的深度为4-14nm，例如4nm、7nm、10nm或14nm，凹槽的宽度可以根据工艺的实际需要自由选择，可以通过控制干法刻蚀隔离结构的刻蚀速率及刻蚀时间来控制刻蚀的深度，以形成目标厚度的凹槽。

在一些实施例中，请继续参考图3，为降低半导体结构中的电阻，源区电极11和漏区电极12材料选用金属硅化物，金属硅化物是由金属和硅经过化学反应形成的一种金属化合物，导电性介于金属和硅之间，可以降低有源区之间的电阻，进而减小信号延迟对半导体器件的影响。

在其中一个实施例中，退火处理初始阻挡层的时间与形成初始阻挡层的时间的比值为[2，6]，退火处理初始阻挡层的时间与形成初始阻挡层的时间的比值可以为2、3、4、5或6。例如，衬底为单晶硅衬底，退火处理初始阻挡层的时间为60s，则形成初始阻挡层的时间为30s；又例如，退火处理初始阻挡层的时间为240s，则形成初始阻挡层的时间为40s，通过控制退火时间以及控制反应腔内反应流体与衬底的反应时间，可以形成目标材料，进而形成目标阻挡层，避免产生刺穿缺陷。

在其中一个实施例中，目标元素包括钛，钛元素用于制备钛硅化物，钛硅化物具有高的导电性，高的选择性，好的热稳定性，对硅好的吸附性，好的工艺适应性和对硅连接参数的低干扰，钛硅化物形成的阻挡层，可以改善半导体结构中的刺穿缺陷，提高器件的导电性能，降低电阻，从而提高器件的速度和功耗。

在其中一个实施例中，反应流体包括氯化钛液体及氢气，其中，氯化钛液体的流量为10sccm-40sccm；氢气的流量为2400sccm-1000sccm，例如，氯化钛液体的流量可以为10sccm、20 sccm、30 sccm或40 sccm；氢气的流量可以为2400 sccm、2000 sccm、1800 sccm、1400 sccm或1000 sccm。在反应腔室内，通过控制氯化钛液体以及氢气的流量与衬底进行反应，在预设温度以及预设射频偏压下，形成预设材料的初始阻挡层。

在其中一个实施例中，在反应腔室内退火处理初始阻挡层期间，停止向反应腔室内提供氢气，具体地，在形成初始阻挡层期间，在预设温度以及预设射频偏压下，除了形成初始阻挡层，还会产生金属态元素，因此，在同一反应腔室内，停止供应氢气，并通过退火处理初始阻挡层，去除金属态元素，降低工艺的时间成本。

在其中一个实施例中，形成初始阻挡层的工艺参数包括射频偏压功率为100w-400w；预设温度为350℃-550℃。

在其中一个实施例中，预设厚度为2nm-10nm。

例如，可以设置射频偏压功率为100w、150w、200w、250w、300w或400w；设置温度为350℃、375℃、400℃、500℃或550℃；形成的初始阻挡层的厚度可以为2 nm、3 nm、4 nm、6nm、8 nm、9 nm或10 nm。例如，控制射频偏压功率为150w，反应温度为375℃，以形成厚度为3nm的初始阻挡层，通过控制射频偏压功率以及温度，以形成预设厚度的初始阻挡层，为后续目标阻挡层的形成做好准备。

在其中一个实施例中，请参考图4，栅极13包括叠层结构131及位于叠层结构沿第一方向（例如OX方向）相对两侧的侧墙132；叠层结构131包括沿背离衬底顶面的方向依次层叠的栅介质层1311、栅导电层1312及盖层1314。

在一些实施例中，请继续参考图4，形成叠层结构131包括在衬底10的顶面形成一层介质层（未图示），在介质层的顶面形成第一图形化光刻胶层（未图示），以第一图形化光刻胶层为掩膜板刻蚀介质层，得到栅介质层1311，去除剩余的第一图形化光刻胶层。

例如，在衬底10的顶面形成一层介质层可以采用沉积工艺形成介质层，沉积工艺可以包括但不限于化学气相沉积工艺（Chemical Vapor Deposition，CVD）、原子层沉积工艺（Atomic Layer Deposition，ALD）、高密度等离子沉积（High Density Plasma，HDP)工艺、等离子体增强沉积工艺及旋涂介质层（Spin-on Dielectric，SOD）等工艺中的一种或多种。

具体地，在介质层的顶面形成第一图形化光刻胶层，包括于介质层的顶面形成第一光刻胶层，经曝光、显影等一系列步骤，得到图形化光刻胶层，图形化光刻胶层具有用于限定介质层的位置及形状等参数的开口图形。光刻胶可以是正光刻胶或负光刻胶，显影方式可以是正性显影或负性显影。

在一些实施例中，刻蚀介质层的方法可以为湿法刻蚀及/或干法刻蚀。

在一些实施例中，请继续参考图4，形成叠层结构131还包括在栅介质层1311的顶面形成一层导电层（未图示），通过在导电层的顶面形成第二图形化光刻胶层（未图示），以第二图形化光刻胶层为掩膜板刻蚀导电层，得到栅导电层1312，去除剩余的第二图形化光刻胶层。

具体地，导电层可以使用电镀制程、化学镀(chemical plating)制程、放置(placement)制程、印刷制程、物理气相沉积(physical vapor deposition，PVD)制程、化学气相沉积(chemical vapor deposition，CVD)制程、原子层沉积、制程（Atomic LayerDeposition，ALD）、高密度等离子沉积（High Density Plasma，HDP)制程、等离子体增强沉积（Plasma Enhanced Chemical Vapor Deposition，PECVD）制程、旋涂介质层（Spin-onDielectric，SOD）、光微影制程等中至少一种方法形成。

具体地，在栅介质层1311的顶面形成第二图形化光刻胶层（未图示），包括在导电层的顶面形成第二光刻胶层（未图示），经曝光、显影等一系列步骤，得到第二图形化光刻胶层，第二图形化光刻胶层具有用于限定导电层的位置及形状等参数的开口图形。

在一些实施例中，请继续参考图4，形成叠层结构131还包括在栅导电层1312的顶面形成初始盖层（未图示），通过在初始盖层的顶面形成第三图形化光刻胶层（未图示），以第三图形化光刻胶层为掩膜板刻蚀初始盖层，得到预设的盖层1314，去除剩余的第三图形化光刻胶层；其中，盖层1314与栅导电层1312之间还有一层隔离层1313，以隔离层1313为刻蚀停止层，避免进行刻蚀操作形成盖层1314时栅导电层1312受到损伤。

具体地，在初始盖层的顶面形成第三图形化光刻胶层（未图示），包括在初始盖层的顶面形成第三光刻胶层（未图示），经曝光、显影等一系列步骤，得到第三图形化光刻胶层，第三图形化光刻胶层具有用于限定盖层的位置及形状等参数的开口图形。

具体地，可以通过化学气相沉积工艺（Chemical Vapor Deposition，CVD）、原子层沉积工艺（Atomic Layer Deposition，ALD）、高密度等离子沉积（High Density Plasma，HDP)工艺、等离子体增强沉积工艺及旋涂介质层（Spin-on Dielectric，SOD）等工艺中的一种或多种沉积工艺，在栅导电层1312的顶面沉积一层初始盖层。

在一些实施例中，请继续参考图4，位于叠层结构131沿第一方向相对两侧的侧墙132包括绝缘侧墙和导电侧墙，可以通过沉积工艺和刻蚀工艺，在叠层结构131沿第一方向的相对两侧依次形成第一绝缘侧墙1321、第一导电侧墙1322和第二绝缘侧墙1323；其中，沉积工艺可以采用常压化学气相沉积（Atmospheric Pressure Chemical VaporDeposition，APCVD），反应压力为1.01325Pa，温度为400℃-800℃，反应结构简单、沉积速率快，并且沉积的薄膜均匀度良好；刻蚀工艺可以采用干法刻蚀，利用干法刻蚀既可以实现各向同性，又能实现各向异性的刻蚀功能，通过利用外电场将刻蚀气体（如氯或氟气体，CF

需要说明的是，在形成第一绝缘侧墙1321的同时，形成位于栅导电层1312与盖层1314之间的隔离层1313；在刻蚀初始盖层时，会在第二绝缘侧墙1323的外表面形成一层第二导电侧墙1324；第一绝缘侧墙1321、第一导电侧墙1322、第二绝缘侧墙1323以及第二导电侧墙1324共同构成栅极13的侧墙132。

在一些实施例中，请继续参考图4，栅介质层1311、第一绝缘侧墙1321以及第二绝缘侧墙1323可以选自二氧化硅（SiO

在一些实施例中，请继续参考图4，第一绝缘侧墙1321与第二绝缘侧墙1323可以为二氧化硅材料，第一导电侧墙1322与第二导电侧墙1324可以为氮化硅材料，以形成一层二氧化硅、一层氮化硅、一层二氧化硅和一层氮化硅模式的侧墙132结构，增大了叠层结构131与源区/漏区的间距，可以有效控制寄生电容的影响，也可以在形成凹槽、源区或漏区期间，避免叠层结构131损伤。

请参考继续图4，在本公开的一个实施例中提供了一种半导体结构100，采用本公开上述任一项实施例中的方法制成。

其中一个实施例中，请继续参考图4，上述实施例中的半导体结构100，包括衬底10、源区电极11、漏区电极12、栅极13、沟道区14、目标阻挡层16，通过形成的目标阻挡层16，避免半导体结构100出现刺穿缺陷影响器件的正常运转，提高半导体结构的良率。相关的半导体结构，选取低阻特性的镍硅化物来制备半导体结构，但是由于镍性质活泼，相关半导体结构容易产生刺穿缺陷。本公开实施例提供的半导体结构100，由目标阻挡层16阻止源区电极11或漏区电极12产生刺穿缺陷，防止栅极13与源区或漏区之间出现泄漏电流，提高栅极13的阈值电压，提高半导体结构的良率和可靠性的同时降低工艺的时间成本。

请注意，上述实施例仅出于说明性目的而不意味对本公开的限制。

应该理解的是，除非本文中有明确的说明，所述的步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，所述的步骤的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些子步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。

本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本公开的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本公开构思的前提下，还可以做出若干变形和改进，这些都属于本公开的保护范围。因此，本公开专利的保护范围应以所附权利要求为准。