半导体装置及半导体存储装置

[相关申请案的引用]

本申请案基于2021年09月17日提出申请的在先日本专利申请案第2021-152181号的优先权而主张优先权利益，通过引用将其全部内容并入本文中。

技术领域

本发明的实施方式涉及一种半导体装置及半导体存储装置。

背景技术

作为半导体装置之一，使用具有位线、字线、及连接于这些线的存储单元(晶体管及电容器)的半导体存储装置。通过选择位线与字线，施加电压，能够对存储单元写入数据或从存储单元读出数据。

发明内容

本发明的一实施方式是抑制半导体装置的动作不良。

实施方式的半导体装置具备：第1导电层；半导体层，在第1方向贯通第1导电层而设置，且包含氧化物半导体；第1绝缘层，在与第1方向交叉的第2方向上设置在第1导电层与半导体层之间；第2导电层，在第1方向上设置在半导体层的一侧，且电连接于半导体层；第3导电层，在第1方向上设置在半导体层的另一侧，且电连接于半导体层；电导体，在第1方向上从第3导电层朝向第2导电层延伸，且在第2方向上与半导体层重叠；以及电荷储存膜，在第2方向上设置在半导体层与电导体之间。

根据所述构成，能够抑制半导体装置的动作不良。

附图说明

图1是表示半导体存储装置的构成例的框图。

图2是表示存储单元阵列MCA的电路构成例的电路图。

图3是表示存储单元MC与感测放大器SA的连接方式的第1变化例的电路示意图。

图4是表示存储单元MC与感测放大器SA的连接方式的第2变化例的电路示意图。

图5是表示存储器晶体管MTR的构造例的立体示意图。

图6是表示存储器晶体管MTR的构造例的截面示意图。

图7是表示存储器晶体管MTR的第1变化例的截面示意图。

图8是表示存储器晶体管MTR的第2变化例的截面示意图。

图9是表示存储器晶体管MTR的第3变化例的截面示意图。

图10是表示存储器晶体管MTR的第4变化例的截面示意图。

图11是用来说明半导体存储装置的写入动作的第1例的时序图。

图12是表示时刻T5后的存储器晶体管MTR的状态的截面示意图。

图13是用来说明半导体存储装置的写入动作的第2例的时序图。

图14是用来说明半导体存储装置的写入动作的第3例的时序图。

图15是用来说明半导体存储装置的读出动作例的时序图。

图16是用来说明存储器晶体管MTR的制造方法例的截面示意图。

图17是用来说明存储器晶体管MTR的制造方法例的截面示意图。

图18是用来说明存储器晶体管MTR的制造方法例的截面示意图。

图19是用来说明存储器晶体管MTR的制造方法例的截面示意图。

图20是用来说明存储器晶体管MTR的制造方法例的截面示意图。

图21是用来说明存储器晶体管MTR的制造方法例的截面示意图。

图22是用来说明存储器晶体管MTR的制造方法例的截面示意图。

图23是用来说明存储器晶体管MTR的制造方法例的截面示意图。

具体实施方式

以下，参照附图，对实施方式进行说明。附图中所记载的各构成要素的厚度与平面尺寸的关系、各构成要素的厚度的比率等存在与实物不同的情况。另外，在实施方式中，对实质上相同的构成要素标注相同的符号而适当省略说明。

此外，在本说明书中，所谓“连接”，不仅是物理连接，而且也包含电连接。

图1是表示半导体存储装置的构成例的框图。半导体存储装置1是动态随机存取存储器(DRAM)，具备存储单元阵列MCA、行解码器RD、感测放大器SA、及列解码器CD。

图2是表示存储单元阵列MCA的电路构成例的电路图。图2中示出了多个存储单元MC、多个字线WL(字线WL

多个存储单元MC形成存储单元阵列MCA。各存储单元MC具备存储器晶体管MTR及存储器电容器MCP。多个存储单元MC的数量并不限定于图2所示的存储单元MC的数量。

存储器晶体管MTR是电场效应晶体管(FET)。存储器晶体管MTR的栅极连接于对应的字线WL。存储器晶体管MTR的源极或漏极的一者连接于对应的位线BL。字线WL连接于行解码器RD。位线BL经由感测放大器SA而连接于列解码器CD。存储单元MC与感测放大器SA的连接方式并不限定于图2所示的方式。

存储器晶体管MTR还具有背栅。存储器晶体管MTR的背栅连接于存储器晶体管MTR的源极或漏极的一者。

存储器电容器MCP的一个电极连接于存储器晶体管MTR的源极或漏极的另一者，另一个电极虽然未图示但连接于供给特定电位的电源线。另一个电极与一个电极对向配置。存储器电容器MCP也可以是所谓的柱型电容器、圆筒型电容器等三维电容器。

存储单元MC通过利用基于字线WL的存储器晶体管MTR的开关从位线BL供给电荷，能够将电荷储存到存储器电容器MCP中。位线BL在写入动作中，能够利用未图示的写入电路而设定为规定的电位。另外，位线BL在读出动作中，能够利用未图示的预充电电路或其它电路而设定为规定的电位。

行解码器RD基于行地址信号，选择对应的存储单元MC。行解码器RD例如将施加至与所选择的字线WL对应的信号线的电压传送到所选择的字线WL。

另外，感测放大器SA在读出动作中，基于位线BL的电位或在位线BL中流通的电流判定存储在存储单元MC中的数据，将判定结果作为读出数据传送到外部。

列解码器CD基于列地址信号，选择对应的存储单元MC。列解码器CD例如将来自连接于所选择的位线BL的感测放大器SA的输出作为数据信号传送到外部。

列解码器CD例如具有多个选择晶体管及主放大器。多个选择晶体管分别是电场效应晶体管。

各选择晶体管的栅极连接于对应的列选择线。各选择晶体管的源极或漏极的一者连接于对应的感测放大器SA的输出端子。

主放大器的输入端子连接于各选择晶体管的源极或漏极的另一者。主放大器的输出端子连接于未图示的外部配线。列解码器CD的构成并不限定于所述构成。

(存储单元MC与感测放大器SA的连接方式的第1变化例)图3是表示存储单元MC与感测放大器SA的连接方式的第1变化例的电路示意图。图3是开放位线方式的例子。

如图3所示，在开放位线方式中，对应的一对位线BL、/BL(位线BL

(存储单元MC与感测放大器SA的连接方式的第2变化例)图4是表示存储单元MC与感测放大器SA的连接方式的第2变化例的电路示意图。图4是折叠位线方式的例子。

如图4所示，在折叠位线方式中，对应的一对位线BL、/BL(位线BL

(存储器晶体管MTR的构造例)图5是表示存储器晶体管MTR的构造例的立体示意图。图6是表示存储器晶体管MTR的构造例的截面示意图。图5及图6中示出了导电层11、导电层12、导电层13、柱状体20、绝缘层40a、绝缘层40b、及绝缘层40c。图6表示柱状体20的Y-Z截面。X轴、Y轴、及Z轴相互交叉。

导电层11具有作为存储器晶体管MTR的源极电极或漏极电极的功能。导电层11也可以具有作为存储器电容器MCP的单元电极的功能。

导电层12例如沿Y轴方向延伸。导电层12具有作为存储器晶体管MTR的源极电极或漏极电极的功能。另外，导电层12也可以具有作为位线BL、位线/BL侧电极的功能。

导电层13例如沿X轴方向延伸。导电层13具有作为存储器晶体管MTR的栅极电极的功能。

导电层11或导电层12例如包含导电性氧化物、导电性氮化物、金属、金属化合物、或半导体。导电性氧化物的例子可列举包含铟与锡的氧化物(ITO)、包含铝与锌的氧化物(AZO)、包含铟与锌的氧化物(IZO)、包含硅与锌的氧化物(SZO)、包含氟与锌的氧化物(FZO)、包含氟与锡的氧化物(FTO)、包含锑与锡的氧化物(ATO)、包含磷与锡的氧化物(PTO)等。导电性氮化物材料的例子可列举氮化钛(TiN)、氮化铪(HfN)、氮化锆(ZrN)等。金属材料的例子可列举钨(W)、钛(Ti)、铜(Cu)、钼(Mo)、钴(Co)、钌(Ru)等。硅材料的例子可列举非晶硅(a-Si)等。

导电层13例如包含金属、金属化合物、或半导体。导电层13的例子包含选自由钨(W)、钛(Ti)、氮化钛(TiN)、钼(Mo)、铜(Cu)、钴(Co)、及钌(Ru)所组成的群中的至少一种材料。

柱状体20从导电层12延伸到导电层11为止，且在Z轴方向上贯通导电层13。柱状体20具有半导体层21、电导体22、及电荷储存膜(也称为电子俘获膜)23。

半导体层21连接于设置在半导体层21的一侧(在图6中为半导体层21的下方)的导电层11，并且连接于设置在半导体层21的另一侧(在图6中为半导体层21的上方)的导电层12。

半导体层21具有作为存储器晶体管MTR的通道的功能。半导体层21沿Z轴方向延伸。半导体层21在包含X轴方向及Y轴方向的X-Y平面中，被导电层13包围。半导体层21在Z轴方向上的电荷储存膜23与导电层11之间延伸。半导体层21包含氧化物半导体。氧化物半导体含有包含选自由铟、镓，锌、及锡所组成的群中的至少一种元素的氧化物。氧化物半导体的例子可列举包含铟与镓的氧化物、包含铟与锌的氧化物、或包含铟与锡的氧化物等。另外，作为氧化物半导体的一例，也可以使用包含铟、镓、及锌的氧化物(铟-镓-锌-氧化物)，所谓的IGZO(InGaZnO)。

电导体22具有作为存储器晶体管MTR的背栅电极的功能。电导体22在Z轴方向上从导电层12朝向导电层11延伸。电导体22在包含X轴方向及Y轴方向的X-Y平面中被半导体层21包围。此外，在本说明书中，电导体并不限定于导体，例如也包含含有施主或受主等杂质元素的半导体。

电导体22例如包含导电性氧化物材料、导电性氮化物材料、金属材料、或硅材料。

导电性氧化物材料的例子可列举包含铟与锡的氧化物(ITO)、包含铝与锌的氧化物(AZO)、包含铟与锌的氧化物(IZO)、包含硅与锌的氧化物(SZO)、包含氟与锌的氧化物(FZO)、包含氟与锡的氧化物(FTO)、包含锑与锡的氧化物(ATO)、包含磷与锡的氧化物(PTO)等。导电性氮化物材料的例子可列举氮化钛(TiN)、氮化铪(HfN)、氮化锆(ZrN)等。金属材料的例子可列举钨(W)、铜(Cu)、钼(Mo)等。硅材料的例子可列举非晶硅(a-Si)等。

电导体22有在Z轴方向上朝向导电层11前端变细的情况。在该情况下，有电场集中在电导体22的下端的情况。

电荷储存膜23在包含X轴方向及Y轴方向的X-Y平面中设置在半导体层21与电导体22之间。电荷储存膜23在Z轴方向上在导电层11与电导体22之间延伸。电荷储存膜23例如包含氧化铝(AlO)、氮化铝(AlN)、氮化硅(SiN)、或氧化铪(HfO)。

绝缘层40a在Z轴方向上设置在导电层11与导电层13之间。

绝缘层40b在Z轴方向上设置在导电层13与导电层12之间。

绝缘层40c在包含X轴方向及Y轴方向的X-Y平面中设置在导电层13与半导体层21之间。绝缘层40c具有作为存储器晶体管MTR的栅极绝缘膜的功能。

绝缘层40a、绝缘层40b、及绝缘层40c例如包含氧化硅。

存储器晶体管MTR是栅极电极包围通道层而配置的所谓环绕栅极晶体管(Surrounding Gate Transistor，SGT)。利用SGT能够使半导体存储装置的面积变小。

具有包含IGZO等氧化物半导体的通道层的电场效应晶体管与设置在半导体衬底的电场效应晶体管相比截止漏电流较低。因此，例如能够将保存在存储单元MC中的数据长时间保存，所以能够减少更新动作的次数。另外，具有包含氧化物半导体的通道层的电场效应晶体管由于能够以低温工艺形成，所以能够抑制对存储器电容器MCP赋予热应力。

然而，所述电场效应晶体管有因为通道层的氧缺陷而产生电子载流子，而截止漏电流增加的情况。这会导致半导体存储装置1的动作不良。

相对于此，实施方式的半导体存储装置通过使电荷储存膜23俘获因为通道层的氧缺陷而产生的电子载流子的动作(俘获动作)，能够减少半导体存储装置的动作不良。

(存储器晶体管MTR的第1变化例)图7是表示存储器晶体管MTR的第1变化例的截面示意图。图7表示柱状体20的Y-Z截面。

图7所示的柱状体20与图6所示的柱状体20相比，不同点在于，在Z轴方向上电荷储存膜23从导电层12延伸到导电层11为止。关于其它部分能够适当引用图6的说明。

电荷储存膜23在Z轴方向上与导电层11接触。

电荷储存膜23也可以具有p型的导电型。由此，能够使导电层11与电荷储存膜23的接触电阻变高。

(存储器晶体管MTR的第2变化例)图8是表示存储器晶体管MTR的第2变化例的截面示意图。图8表示柱状体20的Y-Z截面。

图8所示的柱状体20与图6所示的柱状体20相比，不同点在于，在包含X轴方向及Y轴方向的X-Y平面中在半导体层21与电荷储存膜23之间具有隧道绝缘膜24作为绝缘层。关于其它部分能够适当引用图6的说明。

隧道绝缘膜24例如包含氧化硅或氧化铝。

隧道绝缘膜24具有作为防止经由电导体22的导电层11与导电层12的电连接的绝缘膜的功能。通过形成隧道绝缘膜24，在使电荷储存膜23俘获电荷的情况下，能够抑制对半导体层22去俘获。

此外，在第2变化例中，半导体层21也可以在Z轴方向上的隧道绝缘膜24与导电层11之间延伸。

(存储器晶体管MTR的第3变化例)图9是表示存储器晶体管MTR的第3变化例的截面示意图。图9表示柱状体20的Y-Z截面。

图9所示的柱状体20与图6所示的柱状体20相比，不同点在于，在包含X轴方向及Y轴方向的X-Y平面中在电导体22与电荷储存膜23之间具有阻挡绝缘膜25作为绝缘层。关于其它部分能够适当引用图6的说明。

阻挡绝缘膜25例如包含氧化硅或氧化铝。

阻挡绝缘膜25具有作为防止电导体22与电场蓄积膜23的电连接的绝缘膜的功能。通过形成阻挡绝缘膜25，在使电荷储存膜23俘获电荷的情况下，能够抑制对电导体22去俘获。

此外，在第3变化例中，电荷储存膜23也可以不具有在Z轴方向上与电导体22对向的部分(图9的Z轴方向上的电导体22与导电层11之间的部分)。在该情况下，阻挡绝缘膜25也可以与导电层11相接。利用阻挡绝缘膜25来将电导体22与导电层11之间绝缘。

另外，半导体层21也可以在Z轴方向上的电导体22与导电层11之间延伸。此外，电荷储存膜23也可以不具有在Z轴方向上与电导体22对向的部分。在该情况下，阻挡绝缘膜25也可以与半导体层21相接。在该情况下，利用阻挡绝缘膜25来将电导体22与半导体层21之间绝缘。

(存储器晶体管MTR的第4变化例)图10是表示存储器晶体管MTR的第4变化例的截面示意图。图10表示柱状体20的Y-Z截面。

图10所示的柱状体20与图6所示的柱状体20相比，不同点在于，在包含X轴方向及Y轴方向的X-Y平面中，在半导体层21与电荷储存膜23之间具有隧道绝缘膜24，在电导体22与电荷储存膜23之间具有阻挡绝缘膜25。关于其它部分能够适当引用图6的说明。另外，隧道绝缘膜24及阻挡绝缘膜25的说明能够适当引用存储器晶体管MTR的第2变化例及第3变化例的说明。

此外，在第4变化例中，电荷储存膜23也可以不具有在Z轴方向上与电导体22对向的部分(图10的Z轴方向上的电导体22与导电层11之间的部分)。在该情况下，阻挡绝缘膜25也可以与隧道绝缘膜24相接，在将隧道绝缘膜24去除的情况下也可以与导电层11相接。利用阻挡绝缘膜25来将电导体22与导电层11之间绝缘。

另外，半导体层21也可以在Z轴方向上的电导体22与导电层11之间延伸。此外，电荷储存膜23也可以不具有在Z轴方向上与电导体22对向的部分。在该情况下，阻挡绝缘膜25也可以与隧道绝缘膜24相接，在将隧道绝缘膜24去除的情况下也可以与半导体层21相接。在该情况下，利用阻挡绝缘膜25来将电导体22与半导体层21之间绝缘。

(半导体存储装置的动作例)进而，以下对半导体存储装置的包含俘获动作的动作例进行说明。俘获动作例如优选在写入动作时、读出动作时、及更新动作时的至少一个动作时进行。以下对在各动作时进行俘获动作的例子进行说明。

[写入动作的第1例]图11是用来说明半导体存储装置的写入动作的第1例的时序图。首先，选择与要写入数据的存储单元MC对应的字线WL及位线BL。

在时刻T1，将各字线WL及位线BL设定为电位VSS。VSS是接地电位以下的电位，例如为0V。VSS也可以是负电位。

接下来，在时刻T2后，将所选择的字线WL(选择字线WL)的电位设定为大于电位VDD+Vth的值。另外，未选择的字线WL(非选择字线WL)及位线BL维持为电位VSS。VDD是高于接地电位的电位，例如是正电位。Vth是存储器晶体管MTR的阈值电压。

由此，在连接于选择字线WL的存储单元MC中，存储器晶体管MTR成为接通状态。当在存储器电容器MCP中储存着电荷的情况下，电荷从存储器电容器MCP释放到位线BL。

接下来，在时刻T3后，将选择字线WL设定为电位VSS或电位VP。另外，非选择字线WL及位线BL维持为电位VSS。电位VP是高于电位VSS的正电位。电位VP的值根据存储器晶体管MTR的材料或构造来设定。

接下来，在时刻T4后，将非选择字线WL设定为电位-VN。-VN是低于电位VSS的负电位。另外，选择字线WL维持为电位VP或电位VSS。位线BL维持为电位VSS。

通过将非选择字线WL设定为电位-VN，能够抑制非选择的存储单元MC的存储器晶体管MTR成为接通状态，所以能够抑制误写入。

接下来，在时刻T5后，将位线BL设定为电位VCH。另外，选择字线WL维持为电位VP或电位VSS。非选择字线WL维持为电位-VN。电位VCH是高于电位VDD的电位。电位VCH的值根据俘获动作所需要的电压来设定。

图12是表示时刻T5后的存储器晶体管MTR的状态的截面示意图。图12表示存储器晶体管MTR的Y-Z截面。通过将位线BL设定为电位VCH，在连接于选择字线WL的存储单元MC中，对存储器晶体管MTR的栅极(导电层13)与背栅(电导体22)之间施加负电压。由此，在半导体层21的与导电层13的重叠部(通道区域)中，因半导体层21内的氧缺陷而产生的电子载流子向电荷储存膜23移动而被俘获。半导体层21的与导电层13的重叠部与半导体层21的其它区域相比电子载流子密度降低。

接下来，在时刻T6后，将位线BL设定为电位VSS。另外，选择字线WL维持为电位VP或电位VSS。非选择字线WL维持为电位-VN。

接下来，在时刻T7后，将选择字线WL设定为电位VSS，将非选择字线WL设定为电位VSS。另外，位线BL维持为电位VSS。

接下来，在时刻T8后，将选择字线WL的电位设定为大于电位VDD+Vth的值。另外，非选择字线WL维持为电位VSS。位线BL维持为电位VSS。

由此，在连接于选择字线WL的存储单元MC中，存储器晶体管MTR成为接通状态。

接下来，在时刻T9后，将位线BL设定为电位VSS或电位VDD。在写入“0”数据的情况下，位线BL设定为电位VSS。在写入“1”数据的情况下，位线BL设定为电位VDD。另外，选择字线WL的电位维持为超过电位VDD+Vth的值。非选择字线WL维持为电位VSS。

由此，在连接于选择字线WL的存储单元MC中，存储器晶体管MTR保持接通状态，存储器电容器MCP的一个电极设定为位线BL的电位(电位VDD或电位VSS)。

接下来，在时刻T10后，将选择字线WL设定为电位VSS。另外，非选择字线WL维持为电位VSS。位线BL维持为电位VDD或电位VS。

由此，在连接于选择字线WL的存储单元MC中，存储器晶体管MTR成为断开状态，存储器电容器MCP的数据得以保存。

接下来，在时刻T11后，将位线BL设定为电位VSS。另外，选择字线WL维持为电位VSS。非选择字线WL维持为电位VSS。以上是写入动作的第1例的说明。

[写入动作的第2例]图13是用来说明半导体存储装置的写入动作的第2例的时序图。首先，选择与要写入数据的存储单元MC对应的字线WL及位线BL。此外，与第1例相同的部分能够适当引用第1例的说明。

在时刻T1，将各字线WL及位线BL设定为电位VSS。

接下来，在时刻T2后，将选择字线WL设定为电位VSS或电位VP。另外，非选择字线WL及位线BL维持为电位VSS。

接下来，在时刻T3后，将非选择字线WL设定为电位-VN。另外，选择字线WL维持为电位VP或电位VSS。位线BL维持为电位VSS。

通过将非选择字线WL设定为电位-VN，能够抑制非选择的存储单元MC的存储器晶体管MTR成为接通状态，所以能够抑制误写入。

接下来，在时刻T4后，将位线BL设定为电位VCH。另外，选择字线WL维持为电位VP或电位VSS。非选择字线WL维持为电位-VN。

通过将位线BL设定为电位VCH，在连接于选择字线WL的存储单元MC中，对存储器晶体管MTR的栅极(导电层13)与背栅(电导体22)之间施加负电压。由此，在半导体层21的与导电层13的重叠部(通道区域)中，因半导体层21内的氧缺陷而产生的电子载流子向电荷储存膜23移动而被俘获。半导体层21的与导电层13的重叠部与半导体层21的其它区域相比电子载流子密度降低。

接下来，在时刻T5后，将位线BL设定为电位VSS。另外，选择字线WL维持为电位VP或电位VSS。非选择字线WL维持为电位-VN。

接下来，在时刻T6后，将选择字线WL设定为电位VSS，将非选择字线WL设定为电位VSS。另外，位线BL维持为电位VSS。

接下来，在时刻T7后，将选择字线WL的电位设定为大于电位VDD+Vth的值。另外，非选择字线WL维持为电位VSS。位线BL维持为电位VSS。

由此，在连接于选择字线WL的存储单元MC中，存储器晶体管MTR成为接通状态。当在存储器电容器MCP中储存着电荷的情况下，电荷从存储器电容器MCP释放到位线BL。

接下来，在时刻T8后，将位线BL设定为电位VSS或电位VDD。在写入“0”数据的情况下，位线BL设定为电位VSS。在写入“1”数据的情况下，位线BL设定为电位VDD。另外，选择字线WL的电位维持为超过电位VDD+Vth的值。非选择字线WL维持为电位VSS。

由此，在连接于选择字线WL的存储单元MC中，存储器晶体管MTR保持接通状态，存储器电容器MCP的一个电极设定为位线BL的电位(电位VDD或电位VSS)。

接下来，在时刻T9后，将选择字线WL设定为电位VSS。另外，非选择字线WL维持为电位VSS。位线BL维持为电位VDD或电位VS。

由此，在连接于选择字线WL的存储单元MC中，存储器晶体管MTR成为断开状态，存储器电容器MCP的数据得以保存。

接下来，在时刻T10后，将位线BL设定为电位VSS。另外，选择字线WL维持为电位VSS。非选择字线WL维持为电位VSS。以上是写入动作的第2例的说明。

[写入动作的第3例]图14是用来说明半导体存储装置的写入动作的第3例的时序图。首先，选择与要写入数据的存储单元MC对应的字线WL及位线BL。此外，与第1例相同的部分能够适当引用第1例的说明。

在时刻T1，将各字线WL及位线BL设定为电位VSS。

接下来，在时刻T2后，将选择字线WL的电位设定为大于电位VDD+Vth的值。另外，非选择字线WL维持为电位VSS。位线BL维持为电位VSS。

由此，在连接于选择字线WL的存储单元MC中，存储器晶体管MTR成为接通状态。

接下来，在时刻T3后，将位线BL设定为电位VSS或电位VDD。在写入“0”数据的情况下，位线BL设定为电位VSS。在写入“1”数据的情况下，位线BL设定为电位VDD。另外，选择字线WL的电位维持为超过电位VDD+Vth的值。非选择字线WL维持为电位VSS。

由此，在连接于选择字线WL的存储单元MC中，存储器晶体管MTR保持接通状态，存储器电容器MCP的一个电极设定为位线BL的电位(电位VDD或电位VSS)。

接下来，在时刻T4后，将选择字线WL设定为电位VSS。另外，非选择字线WL维持为电位VSS。位线BL维持为电位VDD或电位VSS。

由此，在连接于选择字线WL的存储单元MC中，存储器晶体管MTR成为断开状态，存储器电容器MCP的数据得以保存。

接下来，在时刻T5后，将非选择字线WL设定为电位-VN。另外，选择字线WL维持为电位VSS。位线BL维持为电位VSS。

通过将非选择字线WL设定为电位-VN，能够抑制非选择的存储单元MC的存储器晶体管MTR成为接通状态，所以能够抑制误写入。

接下来，在时刻T6后，将位线BL设定为电位VCH。另外，选择字线WL维持为电位VSS。非选择字线WL维持为电位-VN。

通过将位线BL设定为电位VCH，在连接于选择字线WL的存储单元MC中，对存储器晶体管MTR的栅极(导电层13)与背栅(电导体22)之间施加负电压。由此，在半导体层21的与导电层13的重叠部(通道区域)中，因半导体层21内的氧缺陷而产生的电子载流子向电荷储存膜23移动而被俘获。半导体层21的与导电层13的重叠部与半导体层21的其它区域相比电子载流子密度降低。

接下来，在时刻T7后，将位线BL设定为电位VSS。另外，选择字线WL维持为电位VSS。非选择字线WL维持为电位-VN。

接下来，在时刻T8后，将非选择字线WL设定为电位VSS。另外，选择字线WL维持为电位VSS。位线BL维持为电位VSS。以上是写入动作的第3例的说明。

[读出动作]图15是用来说明半导体存储装置的读出动作例的时序图。此外，在图15中，位线BL的变化分为读出数据“0”的情况与读出数据“1”的情况来表示。此外，更新动作也与读出动作相同。

在时刻T1，将位线BL及感测放大器SA设定为电位VM。电位VM例如是电位VDD的一半的电位(VDD/2)。另外，各字线WL设定为电位VSS。

接下来，选择与要读出数据的存储单元MC对应的字线WL及位线BL。在时刻T2后，将选择字线WL的电位设定为超过电位VDD+Vth的值。另外，非选择字线WL维持为电位VSS。位线BL维持为电位VM。

由此，在连接于选择字线WL的存储单元MC中，存储器晶体管MTR成为接通状态，将根据存储器电容器MCP中储存的电荷而变化的电位经由各位线BL而输入到感测放大器SA。位线BL的电位在变化为电位VS之后，利用感测放大器SA变化为电位VDD或电位VSS。在读出数据“0”的情况下，电位VS是低于电位VM的值。在读出数据“1”的情况下，电位VS是高于电位VM的值。此外，像折叠位线方式一样，在使用位线/BL的情况下，位线/BL的电位设定为位线BL的电位的相反电位。例如，在将位线BL设定为电位VDD的情况下，位线/BL设定为电位VSS。

接下来，在时刻T3后，将选择字线WL设定为电位VSS。另外，非选择字线WL维持为电位VSS。位线BL维持为电位VDD或电位VSS。

由此，在连接于选择字线WL的存储单元MC中，存储器晶体管MTR成为断开状态。

接下来，在时刻T4后，将位线BL及感测放大器SA设定为电位VM。另外，选择字线WL维持为电位VSS。非选择字线WL维持为电位VSS。

接下来，在时刻T5后，将非选择字线WL设定为电位-VN。另外，选择字线WL维持为电位VSS。位线BL维持为电位VM。

通过将非选择字线WL设定为电位-VN，能够抑制非选择的存储单元MC的存储器晶体管MTR成为接通状态，所以能够抑制误写入。

接下来，在时刻T6后，将位线BL设定为电位VCH。另外，选择字线WL维持为电位VSS。另外，非选择字线WL维持为电位-VN。

由此，在连接于选择字线WL的存储单元MC中，对存储器晶体管MTR的栅极(导电层13)与背栅(电导体22)之间施加负电压。由此，因半导体层21内的氧缺陷而产生的电子载流子向电荷储存膜23移动而被俘获。

接下来，在时刻T7后，将位线BL设定为电位VM。另外，选择字线WL维持为电位VSS。另外，非选择字线WL维持为电位-VN。

接下来，在时刻T8后，将非选择字线WL设定为电位VSS。另外，选择字线WL维持为电位VSS。位线BL维持为电位VM。以上是读出动作例的说明。

如上所述，实施方式的半导体存储装置中，存储器晶体管MTR由SGT构成，且具有氧化物半导体层、电荷储存膜、及从源极电极或漏极电极沿Z轴方向延伸的电导体。由此，能够将位线BL的电位施加到背栅。另外，通过对电导体22及导电层12施加正电压，能够利用通道热载流子注入，将电荷注入到电荷储存膜23。因此，在写入动作、或读出及更新动作时，能够对存储器晶体管MTR的栅极与背栅之间施加负电压而使电荷储存膜俘获因通道层内的氧缺陷而产生的电子载流子。因此，利用通道区域的电子载流子密度的降低及俘获电子的电位，能够使存储器晶体管MTR的截止漏电流降低而抑制半导体存储装置的动作不良。

(半导体存储装置的制造方法例)接下来，在半导体存储装置的制造方法例中，参照图16至图23对存储器晶体管MTR的形成方法例进行说明。图16至图23是用来说明存储器晶体管MTR的制造方法例的截面示意图。图16至图23表示存储器晶体管MTR的Y-Z截面。

首先，如图16所示，依次形成导电层11、绝缘层40a、导电层13、及绝缘层40b。各层例如能够使用溅镀或化学气相沉积法(CVD)来形成。

接下来，如图17所示，对绝缘层40a、导电层13、及绝缘层40b的积层进行局部加工而形成开口H。开口H例如能够通过利用使用光刻技术形成的掩模局部蚀刻所述积层而形成。

接下来，如图18所示，在开口H的内壁面形成绝缘层40c。绝缘层40c例如能够通过在开口H的内底面及内壁面形成绝缘膜之后，利用使用反应性离子蚀刻(RIE)或干式蚀刻的回蚀局部去除绝缘膜而形成。

接下来，如图19所示，在绝缘层40c的表面及开口的内底面的表面形成半导体层21。半导体层21例如能够通过在使用溅镀或CVD形成半导体膜之后，利用使用RIE或干式蚀刻的回蚀局部去除半导体膜而形成。

在形成图6所示的第1变化例的存储器晶体管MTR的情况下，如图19所示，利用回蚀，使半导体膜中面向开口H的内底面的部分残存。

在形成图7所示的第2变化例的存储器晶体管MTR的情况下，如图20所示，利用回蚀，使导电层11的上表面在开口H处露出。

接下来，如图21所示，在半导体层21的表面形成电荷储存膜23。此外，在形成图8所示的构造的存储器晶体管MTR的情况下，在半导体层21的表面形成隧道绝缘膜24。在形成图9所示的构造的存储器晶体管MTR的情况下，在电荷储存膜23的表面形成阻挡绝缘膜25。在形成图10所示的构造的存储器晶体管MTR的情况下，在半导体层21的表面形成隧道绝缘膜24，在隧道绝缘膜24的表面形成电荷储存膜23，在电荷储存膜23的表面形成阻挡绝缘膜25。电荷储存膜23、隧道绝缘膜24、及阻挡绝缘膜25例如能够通过在使用CVD形成各膜之后，利用使用RIE或干式蚀刻的回蚀局部去除各膜而形成。

另外，在图9及图10所示的构造的存储器晶体管MTR中，在形成电荷储存膜23不具有在Z轴方向上与电导体22对向的部分(Z轴方向上的电导体22与导电层11之间的部分)的构造的情况下，能够通过如下操作来形成所述构造，即，在沿着开口H的内底面及内壁面形成电荷储存膜23之后，利用使用RIE或干式蚀刻的回蚀使沿着内壁面的部分残留，在这样的状态下将沿着内底面的部分去除。

接下来，如图22所示，以填埋开口H的方式形成电导体22。电导体22例如能够通过在使用CVD或溅镀形成电导体层之后，利用使用RIE或干式蚀刻的回蚀局部去除电导体层而形成。

接下来，如图23所示，在电导体22之上形成导电层12。导电层12例如能够使用溅镀来形成。以上是存储器晶体管MTR的制造方法例。

如上所述，在实施方式的半导体存储装置的制造方法中，即便在由SGT形成存储器晶体管MTR的情况下，也能够容易地形成电导体的背栅。

对本发明的几个实施方式进行了说明，但这些实施方式是作为示例而提出的，并不旨在限定发明的范围。这些新颖的实施方式能够以其它各种方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书中所记载的发明及与其均等的范围中。