一种基于交织架构的同步分频电路

文献发布时间：2023-06-19 18:37:28

技术领域

本发明属于集成电路技术领域，具体涉及一种时钟同步分频技术。

背景技术

随着微电子技术和通信技术的发展，高集成度的相控阵数字雷达变得可行和迫切。接收与发射通道是相控阵数字雷达的重要组成部分，一部相控阵数字雷达需要成千上万个接收与发射通道，它们的性能好坏直接决定了相控阵雷达的整体性能。

传统的低速率ADC时钟分频电路如图1所示，采用单通道实现，不需要多通道交织，也不需要高速串行接口电路。根据不同采样速率的应用需求，采用外部同步控制信号SYSREF对ADC芯片内的分频器复位，使不同分频器的初始相位保持一致。通过内部时钟MUX选择所需的分频时钟，分配给芯片内的延时电路，输出CLK_ANA给模拟电路，输出CLK_DIG给数字电路。根据ADC的输出信号ADC_DATAOUT的信号质量，调整延时电路中CLK_ANA和CLK_DIG的相位关系。测量不同芯片的ADC_DATAOUT之间的相位关系，调整不同芯片的SYSREF的相位，实现多芯片的同步。

高速高精度ADC中的时钟设计，涉及ADC模拟电路、ADC数字电路、高速串行接口的协议层电路、高速串行接口的物理层。同步时钟分频电路，对于多通道交织ADC通道间的数据路径的相位关系，以及不同时钟之间的数据同步至关重要。

相比于传统的MHz级别，超过GHz的高速高精度ADC芯片，是宽带雷达系统中收发链路的核心器件。受限于工艺水平，为了降低电路实现压力，在内核设计时采用多通道交织的方法，如图3所示。多通道交织需要与采样时钟电路同步的多相位分频时钟，还需要保证ADC模拟电路和ADC数字电路同步。设计数据传输时，传统的低速率CMOS并行接口无法满足芯片的低功耗、小型化的需求。采用JESD204B协议的高速串行SEDERS接口取而代之，需要在协议层和ADC数字电路之间、协议层和物理层之间，进行跨时钟域的同步信号处理，实现ADC的高速数据传输。

发明内容

本发明为了解决高速高精度ADC存在的同步分频设计问题，提出了一种基于交织架构的同步分频电路，为了实现上述目的，本发明采用了以下技术方案。

电路包括一个8分频器电路、一个8x1时钟选择器电路、三个同步取沿电路、三个2分频器电路、三个打拍扩展电路。

外部的采样时钟sclk和低速的同步控制信号sysref_in输入同步取沿电路1，产生同步脉冲信号sysref_pos。

进一步的，同步取沿电路1包括3级触发器，sysref_in输入第1、2、3级触发器，产生三级延迟信号sysref_r1、sysref_r2、sysref_r3，sysref_r2和sysref_r3输入异或门，产生sysref_pos，脉宽与sclk的周期相同。

sclk和sysref_pos输入8分频器电路，产生相位差固定的8个分频时钟sclk_div8_p0、sclk_div8_p1、sclk_div8_p2、sclk_div8_p3、sclk_div8_p4、sclk_div8_p5、sclk_div8_p6、sclk_div8_p7，输入8x1时钟选择器电路，8选1产生8分频时钟信号sysclk_div8，用于8通道交织架构ADC数字电路采样模拟电路的采样时钟。

进一步的，8分频器电路包括计数器电路和7个延时单元delay0、delay1、delay2、delay3、delay4、delay5、delay6，循环计数，产生8个分频时钟，相位差为45度，用于ADC模拟通道和ADC数字通道的工作时钟，sysref_pos保持初始相位的确定性。

sclk和sysref_pos输入2分频器电路1，产生相位固定的2分频同步时钟sclk_div2，sysref_pos输入打拍扩展电路1，将脉宽扩展为初始两倍，产生信号sysref_in_div2。

sclk_div2和sysref_in_div2输入同步取沿电路2，产生基于同步时钟sclk_div2的同步脉冲信号sclk_div2_pos。

sclk_div2和sclk_div2_pos输入2分频器电路2，产生相位固定的4分频同步时钟sclk_div4，sysref_div2_pos输入打拍扩展电路2，将脉宽扩展为初始四倍，产生信号sysref_in_div4。

sclk_div4和sysref_in_div4输入同步取沿电路3，产生基于同步时钟sclk_div4的同步脉冲信号sclk_div4_pos。

sclk_div4和sclk_div4_pos输入2分频器电路3，产生相位固定的8分频同步时钟sclk_div8，sysref _div4_pos输入打拍扩展电路3，将脉宽扩展为初始八倍，产生信号sysref_in_div8。

sclk和sclk_div2输入2x1时钟选择器电路1，根据204b协议的用户模式，2选1后，输入2x1时钟选择器电路3。

sclk_div4和sclk_div8输入2x1时钟选择器电路2，根据204b协议的用户模式，2选1后，输入2x1时钟选择器电路3。

2x1时钟选择器电路3根据204b协议传输层的用户模式，2选1产生204B协议的同步时钟pclk，用于高速接口电路的传输层和协议层。

sysref_in_div8和pclk输入sysref同步器，将sysref_in_div8和PCLK同步，产生204B协议链路层的本地多帧信号。

进一步的，打拍扩展电路1、2、3包括一级触发器延时电路和异或门电路，同步取沿电路2包括一级触发器延时电路和与门电路，同步取沿电路3包括两级触发器延时电路和与门电路，sysref同步器包括两级延时触发器电路。

本发明的有益效果：提供了一种基于同步取沿和打拍扩展电路，为JESD204B接口传输层和协议层的同步并行提供时钟PCLK，输入sysref_in同步控制信号，以及sysref_in的多相分频时钟，产生JESD204B本地多帧时钟，解决了交织架构的ADC 模拟通道、ADC数字通道、高速204B接口传输层、高速204B接口协议层、FIFO缓冲电路、高速 204B接口物理层的同步问题，应用到高速高精度ADC的同步设计中，可以提高ADC芯片的性能。

附图说明

图1是传统时钟分频电路结构，图2是8通道交织时钟分频电路结构，图3是高速数据转换时钟。

具体实施方式

以下结合附图对本发明的技术方案做具体的说明。

本电路的结构如图2所示，采样时钟sclk和低速的同步控制信号sysref_in，sclk和sysref_in输入同步取沿电路1，产生同步脉冲信号sysref_pos。

8分频器电路包括计数器电路和7个延时单元delay0、delay1、delay2、delay3、delay4、delay5、delay6，循环计数，产生8个分频时钟。