磁阻式随机存取存储器

技术领域

本发明涉及一种半导体元件，尤其是涉及一种磁阻式随机存取存储器(Magnetoresistive Random Access Memory,MRAM)。

背景技术

已知，磁阻(magnetoresistance,MR)效应是材料的电阻随着外加磁场的变化而改变的效应，其物理量的定义，是在有无磁场下的电阻差除上原先电阻，用以代表电阻变化率。目前，磁阻效应已被成功地运用在硬盘生产上，具有重要的商业应用价值。此外，利用巨磁电阻物质在不同的磁化状态下具有不同电阻值的特点，还可以制成磁性随机存储器(MRAM)，其优点是在不通电的情况下可以继续保留存储的数据。

上述磁阻效应还被应用在磁场感测(magnetic field sensor)领域，例如，移动电话中搭配全球定位系统(global positioning system,GPS)的电子罗盘(electroniccompass)零组件，用来提供使用者移动方位等资讯。目前，市场上已有各式的磁场感测技术，例如，各向异性磁阻(anisotropic magnetoresistance,AMR)感测元件、巨磁阻(GMR)感测元件、磁隧道结(magnetic tunneling junction,MTJ)感测元件等等。然而，上述现有技术的缺点通常包括：较占芯片面积、制作工艺较昂贵、较耗电、灵敏度不足，以及易受温度变化影响等等，而有必要进一步改进。

发明内容

本发明一实施例公开一种半导体元件，其主要包含第一磁性隧道结(magnetictunneling junction,MTJ)以及一第二MTJ设于一基底上以及一虚置MTJ设于该第一MTJ以及该第二MTJ之间，其中该虚置MTJ底部不连接任何金属。半导体元件另包含一第一金属内连线设于第一MTJ下方、一第二金属内连线设于第二MTJ下方以及一第一金属间介电层环绕第一金属内连线及第二金属内连线并设于虚置MTJ正下方。

本发明另一实施例公开一种半导体元件，其主要包含一第一磁性隧道结(magnetic tunneling junction,MTJ)以及一第二MTJ设于一基底上，该第一MTJ紧邻该第二MTJ；一第一虚置MTJ设于该第一MTJ一侧；以及一第二虚置MTJ设于该第二MTJ一侧，其中该第一虚置MTJ底部以及该第二虚置MTJ底部不连接任何金属。

附图说明

图1为本发明一实施例制作半导体元件的上视图；

图2为图1中沿着切线AA’制作半导体元件的剖面示意图；

图3为图1中沿着切线BB’制作半导体元件的剖面示意图；

图4为本发明一实施例沿着图1切线AA’方向的半导体元件的结构示意图；

图5为本发明一实施例沿着图1切线BB’方向的半导体元件的结构示意图。

主要元件符号说明

12 基底 14 MTJ区域

16 逻辑区域 18 层间介电层

20 栅极结构 22 源极区域

24 漏极区域 26 接触插塞

28 金属内连线结 30 金属内连线结

32 停止层 34 金属间介电层

36 金属内连线 38 停止层

40 金属间介电层 42 金属内连线

44 MTJ 46 虚置MTJ

48 MTJ 50 虚置MTJ

52 MTJ 54 虚置MTJ

56 虚置MTJ 58 MTJ

60 虚置MTJ 62 MTJ

64 MTJ 66 固定层

68 阻障层 70 自由层

72 下电极 74 上电极

76 气孔 78 遮盖层

80 金属间介电层 82 停止层

84 金属间介电层 86 金属内连线

88 金属内连线 90 停止层

具体实施方式

请参照图1至图3，图1为本发明一实施例制作半导体元件，或更具体而言一MRAM单元的上视图，图2为图1中沿着切线AA’制作半导体元件的剖面示意图，图3则为图1中沿着切线BB’制作半导体元件的剖面示意图。如图1至图3所示，首先提供一基底12，例如一由半导体材料所构成的基底12，其中半导体材料可选自由硅、锗、硅锗复合物、硅碳化物(siliconcarbide)、砷化镓(gallium arsenide)等所构成的群组，且基底12上较佳定义有一磁性隧道结(magnetic tunneling junction,MTJ)区域14以及一逻辑区域16。

基底12上可包含例如金属氧化物半导体(metal-oxide semiconductor,MOS)晶体管等主动(有源)元件、被动(无源)元件、导电层以及例如层间介电层(interlayerdielectric,ILD)18等介电层覆盖于其上。更具体而言，基底12上可包含平面型或非平面型(如鳍状结构晶体管)等MOS晶体管元件，其中MOS晶体管可包含栅极结构(例如金属栅极)20以及源极区域22、漏极区域24、间隙壁、外延层、接触洞蚀刻停止层等晶体管元件，层间介电层18可设于基底12上并覆盖MOS晶体管，且层间介电层18可具有多个接触插塞26电连接MOS晶体管的栅极结构20以及/或源极区域22与漏极区域24。由于平面型或非平面型晶体管与层间介电层18等相关制作工艺均为本领域所熟知技术，在此不另加赘述。

然后于MTJ区域14以及逻辑区域16的层间介电层18上依序形成金属内连线结构28、30电连接前述的接触插塞26，其中金属内连线结构28包含一停止层32设于层间介电层18上、一金属间介电层34以及金属内连线36镶嵌于金属间介电层34中，金属内连线结构30则包含一停止层38、一金属间介电层40以及多个金属内连线42镶嵌于停止层28与金属间介电层30中。

在本实施例中，金属内连线结构28中的各金属内连线36较佳包含一沟槽导体(trench conductor)，金属内连线结构30中设于MTJ区域14的金属内连线42则包含接触洞导体(via conductor)。另外各金属内连线结构28、30中的各金属内连线36、42均可依据单镶嵌制作工艺或双镶嵌制作工艺镶嵌于金属间介电层34、40以及/或停止层32、38中并彼此电连接。例如各金属内连线36、42可更细部包含一阻障层以及一金属层，其中阻障层可选自由钛(Ti)、氮化钛(TiN)、钽(Ta)以及氮化钽(TaN)所构成的群组，而金属层可选自由钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungsten phosphide，CoWP)等所构成的群组，但不局限于此。由于单镶嵌或双镶嵌制作工艺是本领域所熟知技术，在此不另加赘述。此外在本实例中金属内连线36较佳包含铜、金属内连线42较佳包含钨、金属间介电层34、40较佳包含氧化硅、而停止层32、38则包含氮掺杂碳化物层(nitrogen doped carbide,NDC)、氮化硅、或氮碳化硅(silicon carbon nitride,SiCN)，但不局限于此。

接着先形成一MTJ堆叠结构(图未示)于金属内连线结构30上，再进行一道或一道以上蚀刻制作工艺去除部分MTJ堆叠结构以形成多个MTJ例如MTJ 44、48、52、58、62、64以及多个虚置MTJ例如虚置MTJ 46、50、54、56、60于MTJ区域14，其中各MTJ 44、48、52、58、62、64较佳设于金属内连线42上而各虚置MTJ 46、50、54、56、60则直接设于金属间介电层40上。值得注意的是，本实施例于图案化MTJ堆叠结构所进行的蚀刻制作工艺可包含反应性离子蚀刻制作工艺(reactive ion etching,RIE)以及/或离子束蚀刻制作工艺(ion beametching,IBE)，且由于离子束蚀刻制作工艺的特性，剩余的金属间介电层40上表面较佳略低于金属内连线42上表面且金属间介电层40上表面较佳呈现一弧形或曲面。

另外在此阶段，所形成的MTJ 44、48、52、58、62、64以及虚置MTJ 46、50、54、56、60可依据所切换的剖面而呈现不同排列方式。举例来说，若沿着切线AA’剖面方向来看所形成的MTJ 44、48、52以及虚置MTJ 46、50、54较佳以一个虚置MTJ 46、50、54紧邻一个MTJ 44、48、52的方式重复排列，而沿着BB’剖面方向来看则是以一个虚置MTJ 56、60紧邻两个MTJ52、58、62、64的方式重复排列。

在本实施例中，各MTJ 44、48、52、58、62、64与虚置MTJ 46、50、54、56、60较佳包含一固定层(fixed layer)66、一阻障层(barrier layer)68以及一自由层(free layer)70，其中各MTJ 44、48、52、58、62、64与虚置MTJ 46、50、54、56、60下方设有一下电极72而上方则设有上电极74。在本实施例中，下电极72与上电极74较佳包含导电材料，例如但不局限于钽(Ta)、铂(Pt)、铜(Cu)、金(Au)、铝(Al)或氮化钛(TiN)。固定层66可以是由反铁磁性(antiferromagnetic,AFM)材料所构成者，例如铁锰(FeMn)、铂锰(PtMn)、铱锰(IrMn)、氧化镍(NiO)等，用以固定或限制邻近层的磁矩方向。阻障层68可由包含氧化物的绝缘材料所构成，例如氧化铝(AlOx)或氧化镁(MgO)，但均不局限于此。自由层70可以是由铁磁性材料所构成者，例如铁、钴、镍或其合金如钴铁硼(cobalt-iron-boron,CoFeB)，但不限于此。其中，自由层70的磁化方向会受外部磁场而「自由」改变。

然后先依序形成一遮盖层78以及一金属间介电层80于MTJ 44、48、52、58、62、64与虚置MTJ 46、50、54、56、60上并覆盖金属间介电层80表面，再进行一平坦化制作工艺，例如利用化学机械研磨(chemical mechanical polishing,CMP)制作工艺去除部分金属间介电层80，使剩余遮盖层78与金属间介电层80仍略高于上电极74顶部。在本实施例中，遮盖层78较佳包含氮化硅，但又可依据制作工艺需求选用其他介电材料，例如又可包含氧化硅、氮氧化硅或氮碳化硅。金属间介电层80则较佳包含一超低介电常数介电层，其可包含多孔性介电材料例如但不局限于氧碳化硅(silicon oxycarbide,SiOC)。

随后依序形成一停止层82以及另一金属间介电层84于MTJ 44、48、52、58、62、64以及虚置MTJ 46、50、54、56、60上并覆盖遮盖层78与金属间介电层80表面，再进行一道或一道以上光刻暨蚀刻制作工艺去除MTJ区域14及逻辑区域16的部分金属间介电层84与部分停止层82形成接触洞(图未示)。然后依序形成一阻障层以及一金属层于各接触洞中并填满接触洞，其中阻障层可包含例如钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)或其组合而金属层则可包含钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungstenphosphide，CoWP)或其组合等低电阻材料。接着进行一平坦化制作工艺，例如利用CMP去除部分金属层及部分阻障层以形成金属内连线86、88连接MTJ区域14内的上电极74以及逻辑区域16的其他金属内连线。最后再形成另一停止层90于金属间介电层84上并覆盖金属内连线86。至此即完成本发明一实施例的半导体元件的制作。

请再参照图2，图2揭露本发明一实施例沿着图1切线AA’方向的一半导体元件的结构示意图。如图2所示，半导体元件主要包含多个MTJ 44、48、52以及多个虚置MTJ 46、50、54设于基底12上，上电极74设于各MTJ 44、48、52与虚置MTJ 46、50、54上方，下电极72设于各MTJ 44、48、52与虚置MTJ 46、50、54下方，金属内连线42设于下电极72下方并连接更下层层间介电层18内的金属内连线或接触插塞26，金属间介电层40环绕金属内连线42，遮盖层78环绕MTJ 44、48、52与虚置MTJ 46、50、54并设于金属间介电层40上以及气孔76设于MTJ 44、48、52与虚置MTJ46、50、54之间的遮盖层78内。

从细部来看，MTJ的排列方式较佳以一个虚置MTJ 46、50、54紧邻一个MTJ 44、48、52的方式重复排列且各虚置MTJ 46、50、54是设于两个金属内连线36之间，其中各MTJ 44、48、52底部的下电极72较佳直接连接金属或金属内连线42但各虚置MTJ 46、50、54底部的下电极72均不连接任何金属而是直接接触金属间介电层40。另外各MTJ 44、48、52、上电极74以及/或下电极72较佳对准或切齐下层层间介电层18内的金属内连线或接触插塞26，其中所谓对准可包括各MTJ 44、48、52中心切齐接触插塞26的中心或各MTJ 44、48、52边缘切齐接触插塞26的边缘，这些变化型均属本发明所涵盖的范围。

此外在本实施例中由氮化硅所构成的遮盖层78较佳填满MTJ 44、48、52与虚置MTJ46、50、54之间的空间，MTJ 44、48、52与虚置MTJ 46、50、54之间较佳不设有任何金属间介电层，金属间介电层80仅设于最边缘两侧的MTJ以及/或虚置MTJ，例如MTJ 44左侧以及虚置MTJ 54右侧的遮盖层78上，且各气孔76被遮盖层78所环绕并设于MTJ 44、48、52与虚置MTJ46、50、54之间。

请继续参照图3，图3为本发明一实施例沿着图1切线BB’方向的一半导体元件的结构示意图。如图3所示，半导体元件主要包含多个MTJ 52、58、62、64以及多个虚置MTJ 56、60设于基底12上，上电极74设于各MTJ 52、58、62、64与虚置MTJ 56、60上方，下电极72设于各MTJ 52、58、62、64与虚置MTJ 56、60下方，金属内连线42设于下电极72下方并连接下层层间介电层18内的金属内连线或接触插塞26，金属间介电层40环绕金属内连线42，遮盖层78环绕MTJ 52、58、62、64与虚置MTJ 56、60并设于金属间介电层40上以及气孔76设于MTJ 52、58、62、64与虚置MTJ 56、60之间的遮盖层78内。

从细部来看，MTJ的排列方式较佳以一个虚置MTJ 56、60紧邻两个MTJ 52、58、62、64的方式重复排列且各虚置MTJ 56、60是设于两个金属内连线52、58、62、64之间，其中各MTJ 52、58、62、64底部的下电极72较佳直接连接金属或金属内连线42但各虚置MTJ 56、60底部的下电极72均不连接任何金属而是直接接触金属间介电层40。另外各MTJ 52、58、62、64、上电极74以及/或下电极72较佳对准或切齐下层层间介电层18内的金属内连线或接触插塞26，其中所谓对准可包括各MTJ 52、58、62、64中心切齐接触插塞26的中心或各MTJ 52、58、62、64边缘切齐接触插塞26的边缘，这些变化型均属本发明所涵盖的范围。

此外如同前述实施例，本实施例中由氮化硅所构成的遮盖层78较佳填满MTJ 52、58、62、64与虚置MTJ 56、60之间的空间，MTJ 52、58、62、64与虚置MTJ 56、60之间较佳不设有任何金属间介电层80，金属间介电层80仅设于最边缘两侧的MTJ以及/或虚置MTJ，例如MTJ 64右侧以及虚置MTJ 56左侧的遮盖层78上，且各气孔76系被遮盖层78所环绕并设于MTJ52、58、62、64与虚置MTJ 56、60之间。

请继续参照图4，图4为本发明一实施例沿着图1切线AA’方向的一半导体元件的结构示意图。如图4所示，半导体元件主要包含多个MTJ 44、48、52以及多个虚置MTJ 46、50、54设于基底12上，上电极74设于各MTJ 44、48、52与虚置MTJ 46、50、54上方，下电极72设于各MTJ 44、48、52与虚置MTJ 46、50、54下方，金属内连线42设于下电极72下方并连接更下层层间介电层18内的金属内连线或接触插塞26，金属间介电层40环绕金属内连线42以及遮盖层78环绕MTJ 44、48、52与虚置MTJ 46、50、54并设于金属间介电层40上。

如同图2的实施例，MTJ的排列方式较佳以一个虚置MTJ 46、50、54紧邻一个MTJ44、48、52的方式重复排列且各虚置MTJ 46、50、54是设于两个金属内连线36之间。但相较于图2的MTJ 44、48、52与虚置MTJ 46、50、54之间不设置任何金属间介电层，本实施例的MTJ44、48、52与虚置MTJ 46、50、54之间除了遮盖层78之外又包含金属间介电层80设于遮盖层78上。

请继续参照图5，图5为本发明一实施例沿着图1切线BB’方向的一半导体元件的结构示意图。如图5所示，半导体元件主要包含多个MTJ 52、58、62、64以及多个虚置MTJ 56、60设于基底12上，上电极74设于各MTJ 52、58、62、64与虚置MTJ 56、60上方，下电极72设于各MTJ 52、58、62、64与虚置MTJ 56、60下方，金属内连线42设于下电极72下方并连接下层层间介电层18内的金属内连线或接触插塞26，金属间介电层40环绕金属内连线42以及遮盖层78环绕MTJ 52、58、62、64与虚置MTJ 56、60并设于金属间介电层40上。

如同图3的实施例，MTJ的排列方式较佳以一个虚置MTJ 56、60紧邻两个MTJ 52、58、62、64的方式重复排列且各虚置MTJ 56、60是设于两个金属内连线36之间。但相较于图3的MTJ 52、58、62、64与虚置MTJ 56、60之间不设置任何金属间介电层，本实施例的MTJ 52、58、62、64与虚置MTJ 56、60之间除了遮盖层78之外又包含金属间介电层80设于遮盖层78上。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，，都应属本发明的涵盖范围。