信息存储

公开了各种装置、系统、方法和介质以提供热辅助磁记录(HAMR)介质。该HAMR介质包括基板、该基板上的散热层以及该散热层上的多个磁记录层。该多个磁记录层包括第一磁层和设置在该第一磁层上的第二磁层。该第二磁层包含FePt‑Ag‑Cu‑X，其中X是包含BN的隔离物。该HAMR介质可以使用基于BN的隔离物来改善该HAMR介质的热梯度以获得更好的面密度能力(ADC)并且使得能够使用具有减小的厚度的MgO底层。

本发明公开了一种对存储器设备编程的方法，该存储器设备包括多个存储器单元群组，其中该存储器单元群组中的每一者包括N个非易失性存储器单元，其中N为大于或等于2的整数。对于每个存储器单元群组，该方法包括：将该存储器单元群组中的该非易失性存储器单元中的每一者编程到特定编程状态；对该存储器单元群组中的该非易失性存储器单元中的每一者执行多个读取操作；标识该存储器单元群组中的该非易失性存储器单元中在该多个读取操作期间展现最低读取变化的一者；对该存储器单元群组中除所标识的非易失性存储器单元之外的所有该非易失性存储器单元进行深度编程；以及用用户数据对该存储器单元群组中的所标识的该非易失性存储器单元进行编程。

本公开涉及切换用于读取存储器装置中的存储器单元的已知模式。用于存储器装置的系统、方法及设备。在一种方法中，已知的参考模式被存储在存储器阵列中。所述模式与存储在所述存储器阵列中的码字相关联。第一模式将所有存储器单元写入到第一逻辑状态(例如，全逻辑1)，且第二模式将所有存储器单元写入到相反的第二逻辑状态(例如，全逻辑0)。当控制器读取码字时，所述控制器首先读取所述相关联的参考模式的存储器单元，以确定用于估计所述码字中的存储器单元的阈值电压分布的数据。基于在读取所述第一及第二模式时瞬变的所述参考模式的存储器单元的数量，所述控制器选择用于读取所述相关联码字的读取电压。

本发明提供一种存储器装置。存储器装置包括至少一存储单元区块、第一边界区块、第二边界区块、多个第一感测放大器以及多个第二感测放大器。第一边界区块耦接至多条第一字线，其中第一字线中的至少其中之一接收被使能的第一字线信号。第二边界区块耦接至多条第二字线，其中第二字线中的至少其中之一维持接收被使能的第二字线信号。第一感测放大器设置在第一边界区块与存储单元区块间。第二感测放大器设置在第二边界区块与存储单元区块间。

本公开的实施例涉及存储器设备和操作该存储器设备的方法。存储器设备和该存储器设备的操作方法，包括：电压生成器，用于生成操作电压；以及行解码器，用于通过局部线而将操作电压发送到存储器块。存储器设备还包括通过位线被连接到存储器块的页缓冲器，该页缓冲器响应于页缓冲器控制信号而向位线施加电压。存储器设备还包括用于通过根据位线离行解码器的距离而调整电压的电平和电压被施加到位线的时间来输出页缓冲器控制信号的页缓冲器控制电路。

本发明涉及用于读取及写入存储器操作的时钟信号驱动器。描述用于存储器阵列读取及写入操作的驱动器。在一个方面中，存储器装置可包含输入/输出I/O电路，其有利于所述存储器装置的读取及写入操作。一个驱动器可产生用于命令电路的时钟信号以帮助所述写入操作的执行。另一驱动器可产生用于所述I/O电路的时钟信号以帮助所述读取操作的执行。

本公开实施例涉及半导体电路设计领域，提供一种数据接收电路及存储器，数据接收电路包括：比较电路被配置为，放大输入数据以及初始参考电压之间的压差，并输出双端信号作为放大的结果；多条数据路径，每条数据路径均接收双端信号，其中，第i数据路径被配置为，基于第i时钟采样，以获取第i比特数据，第i数据路径包括：调整电路被配置为，基于前第2比特数据至前第N比特数据调节双端信号之间的压差，以生成双端调节信号；采样电路被配置为，在第i时钟的有效期间，基于前第1比特数据，比较放大双端调节信号之间的电压差，并输出第i比特数据。

本申请公开了一种信息验证方法，该方法中，可以获取荧光信号，荧光信号为基于多个荧光光斑而生成的电信号，荧光信号中包含多个脉冲信号；基于预设幅度阈值以及每个脉冲信号的幅度，确定每个脉冲信号对应的信息符；根据每个脉冲信号对应的信息符，获得信息序列；根据多个脉冲信号中任意两个脉冲信号之间的脉冲信号的第一数量，以及任意两个脉冲信号之间的时间间隔，获得关于信息序列的验证结果。通过该方法，可以解决目前在光盘等技术领域，传统的信息读出方式很容易由于时序上的不稳定或抖动而导致读出信号出现偏差，从而导致读出信号对应的信息内容出现错误的问题。

本公开提供一种存储器阵列，包括：多个存储区块，包括多个数据存储区；以及多组字线。各组字线横越多个存储区块中的一者，且多组字线由多个存储区块中的多组第一字线接点区以及多个存储区块之间的多个第二字线接点区连接至上方的多条信号线。

本发明涉及数据储存领域，更具体的说是一种数据储存系统，包括控制单元、阻燃单元、储存单元和温控单元，其特征在于：所述控制单元控制温控单元，阻燃单元、温控单元和控制单元均设置于储存单元上，储存单元用于安装储存器，阻燃单元中含有阻燃材料，温控单元用于控制储存单元内部温度，所述控制单元为工控机，通过工控机控制温控单元，所述阻燃单元包括阻燃机构和防护机构，所述阻燃材料选用有机硅液体阻燃剂，所述温控单元包括风力机构和温控机构，该系统具备对储存器进行阻燃保存的功能，防止其受到高温而损坏。

本发明提供了一种宇航用SRAM抗干扰能力测试方法，通过改变被测引脚、噪声信号、电源条件，对比SRAM的数据，实现包括SRAM抗地址信号干扰能力、地弹及抗电源信号干扰能力测试。本发明还提供一套宇航用SRAM抗干扰能力测试装置，装置主要包括PC机、单片机、控制FPGA、示波器、可控电压源与信号发生器，为测试方法提供硬件方案。

本发明涉及电子技术领域，尤其是涉及一种NAND闪存最佳读取电压区间的定位方法、装置及电子设备、存储介质，该方法包括：根据NAND闪存的型号确定基准电压区间；将所述基准电压区间向右偏移得到第一电压区间，并，将基准电压区间向左偏移得到第二电压区间。本申请先确定基准电压区间，并之后将该基准电压区间向右偏移或向左偏移，并读取这三个区间内的soft bit的个数，基于这三个区间的soft bit的个数之间的比较关系，确定NAND闪存最佳读取电压区间，这样可以有效的减小确定最佳读取电压区间所需尝试测量的次数，以快速的确定最佳读取电压区间，以提高便于程序纠错的效率。

本公开提供了一种芯片组件的信息处理的方法，所述芯片组件包括芯片、信息存储器、一次性可编程存储器eFUSE，其中，所述方法包括：根据信息加密算法加密保密信息的明文得到保密信息的密文；将所述保密信息的密文写入所述信息存储器，将配置信息写入所述eFUSE；所述配置信息表征所述保密信息的密文在所述信息存储器中的存储情况。本公开还提供了一种芯片组件、计算机可读介质。

本发明公开了一种适用于铁电存储器的灵敏放大器电路结构，属于电压灵敏放大器领域，包括第一级预放大电路和第二级预放大电路；第一级预放大电路包括PMOS晶体管P1和PMOS晶体管P2；PMOS晶体管P5、NMOS晶体管N5构成的反相器与PMOS晶体管P56、NMOS晶体管N6构成的反相器交叉耦合形成具有正反馈的放大电路；NMOS晶体管N1、NMOS晶体管N2与NMOS晶体管N7、NMOS晶体管N8用于控制第一级预放大电路与第二级放大电路的连接与断开。本发明减少了器件失配对其放大效果的影响，利用锁存型灵敏放大器作为基础放大器的前提下，通过增加一级交叉耦合的上拉晶体管来实现预放大功能，有效的避免灵敏放大器失配带来的负面影响，以及提高铁电存储器的使用寿命，节约硬件资源节约成本。

本发明涉及高温测试技术领域，特别是一种用于SSD硬盘的高温测试方法，包括机箱以及高温产生机构，所述机箱包括主机位、操作位以及测试位，所述测试位与操作位和主机位由上至下依次设置，所述测试位设置有测试室，所述测试室内设置有多个被测试SSD硬盘；所述高温产生机构包括可开合设置在测试室的密封罩、设置在密封罩并朝向被测试SSD硬盘侧面吹风的第一吹风装置、设置在密封罩并朝向被测试SSD硬盘上端吹风的第二吹风装置以及位于测试室一侧并与第一吹风装置相对的排风装置；所述密封罩用于将测试室密封。本发明通过设置在测试位的密封罩，将测试室与外部环境完全隔离，形成了一个密闭的测试空间，确保了测试环境的稳定性。

本发明的目的在于提供一种磁盘用基板及磁盘，其能够应对硬盘的高容量化，也能够维持硬盘的长期可靠性；以及提供一种制造方法，其能够制造具有上述特性的磁盘(用基板)。本发明为一种磁盘(用基板)及其制造方法，所述磁盘(用基板)具有一对主面，前述主面的至少一方的规定的热冲击试验后的25℃中的截止波长0.4～5.0mm的长波长波纹度Wa为2.0nm以下，特别在0.5～2.0nm，且截止波长0.08～0.45mm的短波长波纹度μWa为0.15nm以下，特别在0.05～0.15nm。

本发明提供一种MRAM读电路及读操作方法。MRAM读电路包括：与MRAM存储器位宽相对应的多个数据读电路、多个第二开关管和辅助MTJ，每个数据读电路用于读出存储阵列的1比特数据，每个数据读电路包括灵敏放大器、参考电阻和第一开关管，其中，参考电阻的阻值可调，参考电阻的一端连接灵敏放大器的参考输入端，参考电阻的另一端接地；第一开关管连接于存储阵列和灵敏放大器的数据输入端之间；辅助MTJ被多个数据读电路共用，用于辅助调整各参考电阻的阻值，辅助MTJ的一端通过各第二开关管连接于各灵敏放大器的数据输入端，辅助MTJ的另一端接地。

本发明提供了一种基于读电压表设置Nand Flash读电压的方法及装置，包括：S1、建立读电压表，记录每个plane对应的第一读电压值；S2、获取下发命令；S3、判断下发命令是否为读命令，是则获取该读命令的第二读电压值；S4、判断第二读电压值与第一读电压值是否相等，若不等则进入步骤S5；S5、下发对应plane的设置读电压命令；S6、将第二读电压值替换掉读电压表中对应plane的第一读电压值，该方法通过检测当前读命令需要设置的读电压值是否命中指定plane上对应level的读电压值，从而下发设置读电压的命令，仅在需要读取时设置Nand Flash对应plane的读电压值，避免对全盘设置Nand Flash的读电压值造成的时间浪费以及性能损失，大大提高了SSD的性能。

本发明提供了一种闪存的筛选方法、装置、电子设备和存储介质，该方法包括：(1)收集芯片中每个块的FBC值；(2)将FBC值超过FBC阈值的块剔除；(3)计算剩余块的FBC的中位值和标准差，构建关于剩余块的FBC值的标准正态分布函数，将FBC值超过中位值+m*标准差的块剔除；其中，m值为根据标准正态分布函数的数据获得的设定值。本发明能够对闪存弱块进行精准筛选，避免了使用弱块导致一系列不稳定的问题出现，提升了产品的稳定性，提高了车规存储产品的质量。

本发明提供了一种存储器测试系统及存储器测试方法，包括指令生成模块，所述指令生成模块被配置为基于目标存储页在所述待测存储器中的定位信息，生成定位读取指令；数据读取模块，所述数据读取模块被配置为将所述定位读取指令以及预设的目标读取电压数据发送至所述待测存储器，并接收所述待测存储器反馈的所述目标存储页对应的阈值电压数据；以及数据生成模块，所述数据生成模块被配置为生成所述目标存储页的电压分布数据。本发明提供了一种存储器测试系统及存储器测试方法，可以更加准确地分析出存储器产生坏块的原因。

本发明公开了一种低电压范围低纹波的嵌入式Flash位线驱动电路。电路中包括压控振荡电路、误差放大电路、电荷泵级数切换控制电路、低电压电平移位电路和由三级四时钟交叉耦合电荷泵和两级受控四时钟交叉耦合电荷泵组成的电荷泵升压电路。本发明在保证较高电源效率和高电源抑制比的同时，采用多个时钟信号控制电荷泵和电荷泵级数切换的方法，多个有固定相位差的时钟分别控制多个升压电荷泵向负载端输出电流，降低在电容和电阻负载情况下的输出纹波；电荷泵级数切换控制电路是用来控制电荷泵工作的级数，在轻重电流负载和不同电源电压下动态选择电荷泵的级数，控制电荷泵的电流负载能力，进一步减小不同电源电压和负载情况下的输出电压纹波。

一种存储器结构包括经组织为水平NOR存储器串的储存晶体管，其中这些储存晶体管是具有形成为邻近于半导体通道的铁电闸极介电层的薄膜铁电场效晶体管(FeFET)。在一些具体实例中，该半导体通道由氧化物半导体材料形成，且这些铁电储存晶体管是其中该通道中无p/n接面的无接合晶体管。在一些具体实例中，各NOR存储器串中的这些铁电储存晶体管共用作为共同源极线的第一导电层以及作为共同位元线的第二导电层，该第一导电层及该第二导电层与该半导体通道电接触。大量NOR存储器串中的这些铁电储存晶体管经配置以形成半自主三维存储器阵列(图案块)，其中各图案块协同存储器控制器来借由各图案块下面的半导体基板中的电路系统而经个别地定址及控制。

本发明提供一种新颖的半导体装置。该半导体装置包括多个单元阵列以及多个外围电路。单元阵列包括多个存储单元。外围电路包括第一驱动电路、第二驱动电路、第一放大电路、第二放大电路、第三放大电路及第四放大电路。第一驱动电路及第二驱动电路具有对单元阵列提供选择信号的功能。第一放大电路及第二放大电路具有放大从单元阵列输入的电位的功能。第三放大电路及第四放大电路具有放大从第一放大电路或第二放大电路输入的电位的功能。第一驱动电路、第二驱动电路、第一放大电路、第二放大电路、第三放大电路及第四放大电路包括与单元阵列重叠的区域。存储单元的沟道形成区含有金属氧化物。

本公开涉及用于存储器内管线处理的具有单或双电阻器存储器元件的分区存储器架构。用于存储器内管线处理的结构包括存储体阵列。每个存储体包括分别连接在输入节点和位线(例如用于单电阻器存储器元件的单个位线和用于双电阻器存储器元件的第一和第二位线)之间的单或双电阻器存储器元件。反馈缓冲器连接到每个位线和每个存储体中的对应输出节点，列互连线连接同一列中所有存储体的对应输出节点。每行中的初始存储体包括连接在输入节点和存储器元件之间的放大器以及连接到输入节点的跟踪和保持器件TH以便于管线处理。放大器的输出还通过行互连线连接到同一行中下游存储体中的存储器元件。可选地电压缓冲器连接到行互连线并集成到至少一些存储体中。

描述用于层面层级信号发展共源共栅的方法、系统及装置。存储器装置可包含支持信号发展及解码功能性的晶体管。在第一操作条件(例如，开路条件)下，晶体管可操作以基于施加到所述晶体管的栅极的第一电压而隔离存取线的第一及第二部分。在第二操作条件(例如，信号发展条件)下，所述晶体管可操作以耦合所述存取线的所述第一及第二部分且基于施加到所述晶体管的所述栅极的第二电压而产生存取信号。在第三操作条件(例如，闭路条件)下，所述晶体管可操作以基于将大于所述第二电压的第三电压施加到所述晶体管的所述栅极而耦合所述存取线的所述第一及第二部分。

本发明涉及自动化测试技术领域，尤其涉及自动化测试结构及ATE设备，该结构包括：中央处理器和FPGA；其中，FPGA与中央处理器连接，FPGA还通过待测物接口板与待测物连接；中央处理器，用于检测待测物，并基于待测物的类型输出测试指令至FPGA；FPGA，用于在接收到测试指令时，基于测试指令将主控代码切换至待测物对应的主控代码，并基于主控代码测试对应的待测物。本发明通过FPGA在接收到测试指令时，基于测试指令将主控代码切换至待测物对应的主控代码，并基于主控代码测试对应的待测物，有效地解决了传统基于特定导向芯片的测试设备功能单一、无法多用途使用的问题。

本公开提供了一种芯片堆叠结构及其制作方法，芯片堆叠结构包括：第一半导体芯片、第二半导体芯片、连接第一半导体芯片和第二半导体芯片的信号传输结构以及设置在第一半导体芯片上的第一控制电路和第一选择电路；信号传输结构包括第一传输结构和第二传输结构；第一控制电路包括第一编程器件，第一编程器件被配置为存储第一传输结构的状态信息，第一控制电路与第一选择电路的控制端耦接；第一选择电路的两个输出端分别与第一传输结构和第二传输结构耦接，第一选择电路被配置为根据第一编程器件存储的状态信息，将信号传输至第一传输结构和第二传输结构之一。使得芯片堆叠结构上电瞬间即可读取第一传输结构的状态信息，缩短信息传递路径。

本申请涉及集成电路技术领域，公开了一种FPGA内可配置SRAM的写入电路及方法，在设计成本增加较低的情况下，提高了SRAM的写可靠性，其中：配置控制模块连接数据控制器；数据控制器分别通过多对位线和负位线连接配置存储单元阵列，每对位线和负位线连接配置存储单元阵列中的一列存储单元；数据控制器通过多对位线和负位线、写使能信号线和数据下拉使能信号线连接缓冲器模块，并通过多对位线和负位线和数据下拉使能信号线连接下拉控制模块，其中下拉控制模块用于打开下拉“0”信号对应的位线或负位线的N型驱动管开关，关闭位线或负位线中的另一个的N型驱动管开关；配置控制模块通过地址使能信号线连接多个地址译码器中的每一个。

本申请公开了一种存储器兼容系统、方法及电子设备，涉及通信领域，该存储器兼容系统包括：当前存储器；电源管理器，用于确定当前存储器的类别，根据类别确定当前存储器的供电需求，按供电需求向当前存储器输出供电电压；基带处理器，用于确定当前存储器的类别，根据类别确定当前存储器的区别引脚的当前配置信息，按当前配置信息处理与当前存储器交互的信号。本申请能够不增加PCB面积以及器件和PCB走线复杂度，不影响PCB的EMC性能，使得模块产品PCB归一化，极大的降低了研发投入与产品认证成本。

本公开实施例提供了一种存储器及其操作方法、存储器系统。其中，所述存储器包括：寄存器，用于标志存储阵列中是否存在行锤行，若存在所述行锤行，则进入行锤刷新模式；以及用于标志所述行锤刷新模式中的任一刷新类型，所述行锤刷新模式包括至少两种刷新类型；刷新管理模块，用于读取所述寄存器的标志位，若所述标志位表征所述寄存器标志存在所述行锤行之后，则基于行激活命令包含的行地址以及所述寄存器标志的所述刷新类型获取所述行锤行对应的受害行，以及对所述受害行进行刷新。

一种半导体装置包括：位线；第一屏障层，其设置在位线上；可变电阻层，其设置在第一屏障层上；第二屏障层，其设置在可变电阻层上；以及字线，其设置在第二屏障层上。第二屏障层的介电常数大于第一屏障层的介电常数。

本发明提供了一种存储测试装置及其测试方法，其中存储测试装置用于测试存储器，存储测试装置包括中央处理器，且中央处理器与存储器电性连接，其中中央处理器包括：存储单元，存储单元中存储多个参数组，其中参数组至少包括初始预设信息和初始预设信息的初始循环校验码；校验码修改单元，在存储器接收到初始预设信息后，根据部分数据翻转后的初始预设信息，校验码获取待测预设信息；校验码获取单元，在待测预设信息被写入存储器后，校验码获取单元从存储器中获取待测预设信息的待测循环校验码；以及校验码比较单元，用于获取待测循环校验码和初始循环校验码的比较结果数据，且根据比较结果数据，存储测试装置遍历测试多个参数组或停止测试。

本发明提供了一种铁电随机存取存储器阵列及其控制方法，属于半导体存储器技术领域。本发明包括由基本阵列沿横向、纵向重复排列而成的总体阵列，基本阵列包括存储单元、字线、控制线、基本板线、总体板线、基本位线和总体位线，由存储单元沿横向、纵向重复排列成矩阵结构；存储单元包括一个晶体管和一个铁电电容器，晶体管的栅极接字线、漏极接位线、源极接铁电电容器上极板，铁电电容器下极板接板线。本发明还提供了对该铁电随机存取存储器阵列进行数据写入、数据读出和数据重写的控制方法。本发明层次化的设计方法，可以在不牺牲读出时间与读出窗口的前提下，增大铁电随机存取存储器阵列的规模。

提供非易失性存储器装置和设置其兼容性的方法。所述非易失性存储器装置可包括：可变采样器，被配置为响应于控制信号，在放大器模式或采样器模式下对数据信号进行处理；选择电路，被配置为响应于控制信号，经由延迟单元将从可变采样器输出的数据信号发送到触发器，或者经由将延迟单元旁路的路径将从可变采样器输出的数据信号发送到触发器；转换器，被配置为对数据选通信号进行放大；时钟分配网络，被配置为响应于控制信号，将由转换器放大的数据选通信号发送到可变采样器，或者将放大后的数据选通信号延迟预定时间并且将放大后的数据选通信号发送到触发器；以及路径控制器，被配置为根据输入/输出模式生成控制信号。

本申请提供了一种锁存器、触发器及芯片，涉及数字电路领域，能够减少触发器中晶体管的数量。该锁存器包括信号输入端、信号输出端、控制信号端、第一电压端、第二电压端、上拉电路和下拉电路。其中，锁存器中的晶体管均采用N型场效应晶体管。上拉电路与第一电压端、信号输出端连接。上拉电路被配置为根据第一电压端的电压上拉信号输出端的电压。下拉电路与信号输入端、控制信号端、信号输出端、第二电压端均连接。下拉电路被配置为：在控制信号端和信号输入端的信号控制下，根据第二电压端的电压下拉信号输出端的电压。

本公开实施例提供一种地址信号传输电路、地址信号传输方法以及存储系统，地址信号传输电路包括：传输控制模块，连接地址总线，接收来自所述地址总线的地址信号，获取第一地址信号与第二地址信号，并基于所述第一地址信号和所述第二地址信号生成并输出翻转标识信号，其中，所述第一地址信号为前次接收的地址信号，所述第二地址信号为当前接收的地址信号；选择模块，连接所述地址总线，接收来自所述地址总线的地址信号，并响应于所述翻转标识信号确定是否翻转所述第二地址信号，并相应输出所述第二地址信号或者地址反相信号中的一者，其中，所述选择模块翻转所述第二地址信号得到所述地址反相信号。本公开实施例至少有利于节省功耗。

本申请公开了一种固态硬盘读请求处理方法、装置、设备及介质，涉及计算机技术领域。该方法包括：获取固态硬盘在执行目标读请求时产生的第一特征数据并基于第一特征数据构造训练数据集和验证数据集；分别利用训练数据集和验证数据集对深度学习预测模型进行训练和验证以得到训练后的深度学习预测模型；深度学习预测模型用于对目标读请求的处理结果为读正确或读错误进行预测；获取固态硬盘在执行当前读请求时产生的第二特征数据并将当前读请求对应的第二特征数据输入至训练后的深度学习预测模型以得到针对当前读请求的处理结果的预测结果；根据预测结果对当前读请求进行处理。通过本申请的技术方案，可以提前预判读是否发生错误，节省重读的开销。

本申请提供一种读取系统及方法，寄存单元存储发生故障的存储单元的故障地址，比较单元将寄存单元中存储的发生故障的存储单元的故障地址与控制器发生的读操作地址进行比较，并生成比较结果，并在比较结果指示读操作地址和故障地址一致时，将比较结果发生至冗余地址产生器，使得冗余地址产生器产生冗余地址并将冗余地址发送至控制器，使得控制器根据冗余地址读取对应的存储单元。这样，通过将读操作地址与寄存器中存储的故障地址进行比较，判断读操作地址对应的存储单元是否可以进行读取操作，并在读操作地址对应的存储单元无法进行读取操作时，利用冗余地址替换读操作地址，使得控制器能够及时获取数据，提高读取效率。

本发明提供了一种抓盘器及利用该抓盘器抓盘的方法。该抓盘器用于从若干张光盘中抓取最上面的目标光盘，抓盘器包括：导向柱，径向尺寸小于或等于光盘的中心孔的孔径，以允许穿过光盘的中心孔，导向柱具有在抓取光盘时首先靠近光盘的前端；抓持部件，具有抓持端，抓持端设置成受控地收缩至导向柱内或伸出导向柱，且在伸出导向柱时撑住目标光盘的中心孔；保护部件，具有保护端，保护端相比于抓持端更靠近导向柱的前端，且设置成受控地收缩至导向柱内或伸出导向柱，在伸出导向柱时其外周缘的尺寸大于光盘的中心孔的孔径，以在伸出导向柱时形成随时接住抓持端上的目标光盘的保护状态。本发明方案可以避免出现由于几何误差或产品缺陷导致的掉盘误动作。

本发明公开了一种四分裂字线的双向计算8T存内计算单元，包括：存储模块、写入路径模块、位线；还包括：读取路径模块、双分裂读字线、双分裂写字线；写入路径模块分别连接双分裂写字线、存储模块和位线；读取路径模块分别连接双分裂读字线和位线；通过选择双分裂读字线中不同的读字线和位线，并置于读字线特定的电平进行跨行/列读取，特定的电平为高电平或者低电平；双分裂读字线用于AND、OR逻辑运算，双分裂写字线用于输入数据与存储数据的NXOR逻辑运算。优点：本发明能够实现跨行和跨列两种读取模式，能够提高计算稳定性；字线的交叉布局使具有多行或多列并行激活的阵列能够在两个方向上执行矢量逻辑操作。

本公开提供了用于片上存储器诸如系统高速缓存存储器以及其他存储器的动态功率管理。该存储器包括字线区段、输入/输出(I/O)电路和控制电路。每个字线区段包括多个字线，并且每个字线区段耦接到不同字线控制电路。该控制电路被配置为响应于接收到包括地址的访问请求，对该地址进行解码，包括基于该地址来确定相关联的字线，以及基于该相关联的字线来确定相关联的字线区段。该控制电路被进一步配置为向耦接到该相关联的字线区段的字线控制电路施加功率。

本发明公开了一种移位寄存器、硅基显示面板和显示装置，该移位寄存器包括：级联的多个移位寄存单元；移位寄存单元中，锁存模块响应时钟信号输入端输入的时钟信号，锁存上级移位信号输入端的上级移位信号，并通过下级移位信号输出端输出下级移位信号；电平转换模块响应下级移位信号输出端输出的下级移位信号，控制向输出模块提供的栅极驱动信号的有效脉冲的电压；输出模块控制栅极驱动信号的极性，并通过驱动信号输出端输出栅极驱动信号至一行像素电路中开关晶体管的栅极；其中，栅极驱动信号的有效脉冲的宽度为N*H；N为正整数，H＝1/(F*L)，F为硅基显示面板的刷新频率，L为硅基显示面板中像素电路的行数。

本申请涉及一种基于固态硬盘的最大功耗测试验证方法、系统、计算机设备和存储介质，其中该方法包括：分别在PS0、PS1和PS2状态下执行一定时间的顺序写操作并记录测试开始时间和测试结束时间，执行一定时间的顺序读操作并记录测试开始时间和测试结束时间；根据记录的测试开始时间和测试结束时间获取高精度功耗数据采集仪运行软件客户端对应功耗测量通道的功耗数据，得到PS0、PS1和PS2状态下的每秒顺序写功耗数据和顺序读功耗数据；将PS0、PS1和PS2状态下的每秒顺序写功耗数据和顺序读功耗数据导入功耗数据模板中进行可视化展示。本发明可以实现高效且高精度的获取被测固态硬盘PS0～PS2的最大功耗，并通过图像化详细的展示出最大功耗及功耗变化趋势。

提供了具有外围上单元结构的存储器核心电路和存储器装置。所述存储器核心电路包括：(i)存储器单元阵列，在其中具有子单元阵列，以及(ii)核心控制电路，在其中具有子外围电路，使得每个子外围电路在对应的子单元阵列下方延伸。每个子单元阵列包括分别连接到字线和位线的存储器单元。每个子外围电路包括：子字线驱动器，被配置为驱动字线；位线感测放大器，被配置为感测位线的电压；行解码电路，被配置为控制子字线驱动器，以选择字线中的一条；电源电路，被配置为将电力供应到每个子外围电路；以及控制电路，被配置为控制每个子外围电路的操作。通过使用高效地提供核心控制电路的CoP结构，存储器核心电路的尺寸可被减小并且设计裕度可被增强。

本申请提供了一种容错修复方法、堆叠芯片及存储介质，应用于容错修复电路的控制电路，容错修复电路还包括检测电路和多个修复电路，检测电路与堆叠芯片的硅通道构件电连接，修复电路的输入端连接在堆叠芯片的第一晶片和至少一个硅通道构件之间，修复电路的输出端连接在第一晶片和堆叠芯片的第二晶片之间，控制电路与检测电路和修复电路通信连接；方法通过对硅通道构件按照第一数量进行平均分组；将构件组内的硅通道构件划分为常规硅通道构件和冗余硅通道构件；获取检测电路发送的构件组的状态信息以确认构件组中损坏的常规硅通道构件的损坏数量；控制修复电路激活损坏数量的冗余硅通道构件。确保第一晶片和第二晶片的电连接不受影响。

本申请提供了一种只读存储电路、只读存储器及电子设备，涉及存储技术领域。该只读存储电路包括晶体管阵列、开关电路、多条字线、多条位线、地线。在晶体管阵列中：位于同一行的多个晶体管依次串联，位于同一列的多个晶体管的栅极与同一字线连接，多条位线分别与不同行的晶体管一一对应设置。多条位线通过开关电路与地线连接。晶体管阵列中包括：位于同一列、且分别位于相邻两行的第一晶体管和第二晶体管；多条位线中包括：与第一晶体管所在行的多个晶体管对应的第一位线，与第二晶体管所在行的多个晶体管对应的第二位线。第一晶体管的第一极与第一位线连接，第一晶体管的第二极与第二晶体管的第二极连接，第二晶体管的第一极与第二位线连接。

本公开涉及电压调节系统。第一电压调节电路耦合到第二电压调节电路。控制电路系统耦合到所述第一电压调节电路及所述第二电压调节电路。所述控制电路系统确定信号准则被满足及控制施加由所述第二电压调节电路产生的电压信号以使由所述第一电压调节电路产生的电压信号稳定。

本申请提供一种动态随机存储器兼容方法、装置和设备，在系统级芯片的电子熔断器模块中读取系统级芯片匹配的目标动态随机存储器的标志值，而后从根据通用闪存存储器存储的动态随机存储器的标志值和固件之间的对应关系获取目标动态随机存储器的固件。因此，在需要搭配某一动态随机存储器时，可以根据该动态随机存储器的标志值从通用闪存存储器中获取该动态随机存储器的固件，系统级芯片的系统固件在整个过程中不需要进行更改，减小系统级芯片的系统固件的维护量，提高动态随机存储器的兼容性、扩展性和灵活性。

一种用于生成真随机数的系统包括RAM阵列、空读取控制器和哈希生成器。所述RAM阵列具有存储器单元和感测放大器。所述存储器单元中存储有数据，所述单元按行连接到字线并且按列连接到位线对，并且所述感测放大器感测差分输入信号。所述空读取控制器通过所述RAM阵列的一部分的感测放大器实现空读取操作。所述哈希生成器接收来自所述空读取操作的空读取结果，并基于所述空读取结果输出部分真随机数。

提供了具有存储器单元阵列的集成电路。每个存储器单元可以包括至少一对交叉耦合的反相器、写存取晶体管和可选地单独的读端口。每个存储器单元中的交叉耦合反相器可以具有正电源端子。沿着阵列中的给定列的每个存储器单元的正电源端子可以耦合到相应的上拉晶体管。上拉晶体管可以从上拉削弱控制电路接收控制信号。控制信号可以在写入操作期间暂时升高，否则可以被驱动回到地面，以帮助优化读取性能。上拉削弱控制电路可以使用N沟道晶体管或电阻器的链来实现。