多项式运算电路和信号处理装置

技术领域

本申请涉及数据运算技术领域，具体涉及一种多项式运算电路和信号处理装置。

背景技术

在数据监测、图形处理等技术领域中，信号处理技术的应用越来越广泛。目前的信号处理技术比如信号拟合处理技术，通常是对浮点数进行多项式拟合，也即将输入的信号转化为符合IEEE754标准的浮点数之后，再灌入多项式运算处理电路中进行运算，从而得到拟合的结果。

然而，多项式拟合的运算受到多项式的阶数和系数影响，随着阶数的增长使得运算面积呈线性增长。以4阶多项式为例，其拟合公式为y＝a

发明内容

针对信号处理装置中的多项式运算处理电路存在的上述不足，本申请提供一种多项式运算电路和信号处理装置，减少多项式运算的运算单元的数量，简化运算电路结构，降低了运算成本，也提升了多项式运算电路的工作频率。

一方面，本申请实施例提供的一种多项式运算电路包括：多个乘法器；多个加法器，与所述多个乘法器一一对应，所述多个加法器与所述多个乘法器相互交替、并依次连接；其中，每个所述乘法器包括第一乘法输入端、第二乘法输入端和乘法输出端，每个所述加法器包括第一加法输入端、第二加法输入端和加法输出端；所述多个乘法器的多个所述第二乘法输入端相连接，所述多个乘法器中的目标乘法器的乘法输出端连接于与所述目标乘法器对应的目标加法器的第二加法输入端，所述目标加法器的加法输出端连接于比所述目标乘法器的低一阶的乘法器的第一乘法输入端。

进一步地，所述多项式运算电路用于计算浮点数多项式，所述多个加法器的数量和所述多个乘法器的数量与所述浮点数多项式的最高阶数相等，且所述多个加法器和所述多个乘法器分别与所述浮点数多项式的多阶变量的阶数对应。

进一步地，所述多个乘法器的各自的第二乘法输入端用于输入所述浮点数多项式的变量；所述加法器的第一加法输入端用于输入所述浮点数多项式中对应所述加法器的阶数低一阶的系数。

进一步地，所述多项式运算电路还包括第一流水寄存器，所述第一流水寄存器连接在相邻两个所述乘法器各自的第二乘法输入端之间。

进一步地，所述多项式运算电路还包括第二流水寄存器，所述第二流水寄存器连接在所述加法器的所述加法输出端和比所述加法器低一阶的乘法器的第一乘法输入端之间。

进一步地，每个所述乘法器内置有第三流水寄存器。

进一步地，每个所述加法器内置有第四流水寄存器。

进一步地，所述多项式运算电路还包括第五流水寄存器和第六流水寄存器，所述第五流水寄存器和所述第六流水寄存器相连且设置在相邻两个所述乘法器各自的第二乘法输入端之间。

另一方面，本申请实施例提供的一种信号处理装置，例如包括前述任意一项所述的多项式运算电路。

进一步地，所述信号处理装置还包括信号转换模块，所述信号转换模块与所述多项式运算电路连接。

本申请实施例通过采用多个乘法器和多个加法器相互交替且依次连接的设计，可以减少多项式运算的运算单元例如乘法器的数量，简化运算电路结构，降低了运算成本，也提升了多项式运算电路的工作频率。浮点数多项式的阶数越高，节省的浮点数乘法器越多。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，而不是全部的实施例。基于本申请实施例，本领域普通技术人员在没有付出创造性劳动前提下所获得的所有其他实施例及附图，都属于本申请保护的范围。

图1为现有技术中的多项式运算电路的逻辑结构示意图。

图2为本申请实施例提供的一种信号处理装置的结构示意图。

图3为图2中示出的一种多项式运算电路的逻辑结构示意图。

图4为图3中示出的一种乘法器的逻辑结构示意图。

图5为图3中示出的一种加法器的逻辑结构示意图。

图6为图2中示出的另一种多项式运算电路的逻辑结构示意图。

图7为图2中示出的又一种多项式运算电路的逻辑结构示意图。

图8为图3中示出的另一种乘法器的逻辑结构示意图。

图9为图3中示出的另一种加法器的逻辑结构示意图。

图10为图2中示出的又一种多项式运算电路的逻辑结构示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

为了使本领域普通技术人员更好地理解本发明的技术方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。

需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应当理解这样使用的术语在适当情况下可以互换，以便这里描述的本发明实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其他步骤或单元。

还需要说明的是，本发明中多个实施例的划分仅是为了描述的方便，不应构成特别的限定，各种实施例中的特征在不矛盾的情况下可以相结合，相互引用。

如图2所示、本申请实施例提供了一种信号处理装置800。所述信号处理装置800例如为数据监测、图形处理等领域中使用到的信号处理装置，需要对输入的信号进行转换、拟合处理。

具体地，如图2所示，信号处理装置800例如包括信号转换模块810和多项式运算电路10。信号转换模块用于将输入的信号转换成浮点数。此处，信号转换模块810例如将信号转化成符合IEEE754标准的浮点数。此处的信号转换模块810例如为现有技术中成熟的转换电路或单元，本申请此处不再赘述。转换后的浮点数可以用多项式表示。多项式运算电路10用于将信号转换模块转810换得到的浮点数多项式进行运算，得到运算后的结果。

此处值得一提的是，浮点数多项式y可以用以下式(1)表示：

y-a

将上述式(1)分解迭代结构得到如下式(2)：

y-(a

其中，N大于或等于1，x为多项式的变量，{a

具体地，如图3所示，多项式运算电路10例如包括：多个乘法器100和多个加法器200。多个加法器200与所述多个乘法器100一一对应，所述多个加法器200与所述多个乘法器100相互交替、并依次连接。例如，如图3所示，在从左到右的方向上排布的是：第N个乘法器，第N个加法器，第N-1个乘法器，第N-1个加法器，……,第1个乘法器，第1个加法器。

更具体地，如图4所示，每个所述乘法器100例如包括第一乘法输入端101、第二乘法输入端102和乘法输出端103。如图5所示，每个所述加法器200例如包括第一加法输入端201、第二加法输入端202和加法输出端203。

如图3所示，所述多个乘法器100的多个所述第二乘法输入端102连接，所述多个乘法器100中的目标乘法器100的乘法输出端103连接与所述目标乘法器100对应的目标加法器200的第二加法输入端202，所述目标加法器200的加法输出端203连接比所述目标乘法器100的低一阶的乘法器100的第一乘法输入端101。

因此，所述多项式运算电路10可以用于计算浮点数多项式y。其中，所述多个加法器200的数量和所述多个乘法器100的数量与所述浮点数多项式的最高阶数N相等，且所述多个加法器200和所述多个乘法器100分别与所述浮点数多项式的多阶变量的阶数对应。比如，第N个乘法器对应N阶变量X

具体地，所述多个乘法器100的各自的第二乘法输入端102用于输入所述浮点数多项式的变量x，用于与该阶乘法器100的第一乘法输入端101输入的值进行乘法运算。所述加法器200的第一加法输入端201用于输入所述浮点数多项式中对应所述加法器200的阶数低一阶的系数。

举例来说，对于所述多项式运算电路10，N个乘法器的第二乘法输入端102都输入变量x。第N个乘法器的第一乘法输入端101输入第N阶变量x的系数a

如此一来，本申请中只用到了N个乘法器和N个加法器，与现有技术相比，乘法器的数量减少了。也即，本申请实施例通过采用多个乘法器100和多个加法器200相互交替且依次连接的设计，可以减少多项式运算的运算单元的数量，简化运算电路结构，降低了运算成本，也提升了多项式运算电路的工作频率。

优选地，如图6所示，所述多项式运算电路10还可以包括第一流水寄存器300。所述第一流水寄存器300连接在相邻两个所述乘法器100各自的第二乘法输入端102之间，以用于存储。流水寄存器(pipeline register)是用于存储运算过程中某一流水阶段的计算结果，使得执行下一个流水阶段时，可以直接从流水寄存器中获取储存的数据或计算结果，以完成下一流水阶段的计算。流水寄存器可以将各段的工作隔开，使得相互不会干扰,保存相应各段的处理结果并向后面的阶段传递。进一步地，任意相邻两个所述乘法器100各自的第二乘法输入端102之间都设置一个第一流水寄存器300，也即共设置有N-1个第一流水寄存器300。通过设置第一流水寄存器300，可以解决线路延迟过长导致工作频率低的问题，提升了运算处理的效率。

更优选地，如图7所示，所述多项式运算电路10还例如包括第二流水寄存器400，所述第二流水寄存器400连接在所述加法器200的所述加法输出端203和比所述加法器200低一阶的乘法器100的第一乘法输入端101之间。举例来说，在第N个加法器的加法输出端203和第N-1个乘法器的第一乘法输入端101之间设置有第二流水寄存器400。通过设置第二流水寄存器400，可以进一步解决线路延迟过长导致工作频率低的问题，并提升运算处理的效率。

在本申请的其它实施例中，如图8和图9所示，在多项式运算电路10中，每个所述乘法器100内置有第三流水寄存器110，每个所述加法器200内置有第四流水寄存器210。

相应地，如图10所示，所述多项式运算电路10还例如包括第五流水寄存器500和第六流水寄存器600，所述第五流水寄存器500和所述第六流水寄存器600相连且设置在相邻两个所述乘法器100各自的第二乘法输入端102之间。

举例来说，图10所示，第N个乘法器的第二乘法输入端102与第N-1个乘法器的第二乘法输入端102之间，设置有第五流水寄存器500和第六寄存器600。优选地，任意相邻两个所述乘法器100各自的第二乘法输入端102之间都设置一个第五流水寄存器500和一个第六流水寄存器600。通过在乘法器和加法器中分别内置流水寄存器，且在相邻两个乘法器的第二乘法输入端设置第五流水寄存器和第六流水寄存器，也可以解决线路延迟过长导致工作频率低的问题，提升了运算处理的效率。

综上所述，本申请实施例通过采用多个乘法器100和多个加法器200相互交替且依次连接的设计，可以减少多项式运算的运算单元例如乘法器的数量，简化运算电路结构，降低了运算成本，也提升了多项式运算电路的工作频率。浮点数多项式的阶数N越高，节省的浮点数乘法器越多。通过设置第一流水寄存器300，可以解决线路延迟过长导致工作频率低的问题，提升了运算处理的效率。通过设置第二流水寄存器400，可以进一步解决线路延迟过长导致工作频率低的问题，并提升运算处理的效率。通过在乘法器和加法器中分别内置流水寄存器，且在相邻两个乘法器的第二乘法输入端设置第五流水寄存器和第六流水寄存器，也可以解决线路延迟过长导致工作频率低的问题，提升了运算处理的效率。

以上所述实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述实施例记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围，均应包含在本申请的保护范围之内。