信息存储

本申请涉及信息处理的领域，尤其是涉及一种NAND闪存芯片的信息记录方法、装置、电子设备及介质。其方法包括：当检测到测试指令后，获取测试数据信息以及UID信息，测试数据信息为NAND闪存测试板的NAND闪存芯片的RDT测试结果数据，UID信息为NAND闪存芯片的标识ID，然后对测试数据信息进行逻辑分析，生成NAND闪存测试板的测试结果信息，然后将测试结果信息与UID信息进行绑定，生成关联数据信息，然后对关联数据信息进行数据整理，生成并保存测试数据表，本申请具有提高信息的查询效率的效果。

本发明涉及数据存储技术领域，提供了一种NAND闪存的数据写入方法、装置、存储介质及存储设备，该方法包括：判断目标字线的目标存储单元的待写入存储态是否为NAND闪存的最高存储态，若目标字线的目标存储单元的待写入存储态为NAND闪存的最高存储态，则获取与目标字线相邻的前一个字线上与目标存储单元临近的存储单元的存储态；当与目标字线相邻的前一个字线上与目标存储单元临近的存储单元的存储态低于预设的存储态阈值时，采用预设的优化编写验证电压对目标存储单元进行最高存储态的写入，优化编写验证电压大于最高存储态对应的标准编写验证电压。本发明能够获得更长的数据保留时间，增大读取窗口，提高闪存数据可靠性，减少出错。

本申请实施例公开了一种刷新地址产生电路，包括刷新控制电路和地址产生器。其中，刷新控制电路用于依次接收多个第一刷新指令并对应进行多次第一刷新操作，当第一刷新操作的次数小于m时输出第一时钟信号，以及，当第一刷新操作的次数等于m时输出第二时钟信号。刷新控制电路还用于当第一刷新指令中出现重复指令时，屏蔽重复指令。地址产生器用于预存第一地址，并接收第一时钟信号或第二时钟信号，在每一次第一刷新操作期间响应于第一时钟信号输出待刷新地址，以及，响应于第二时钟信号改变第一地址。本申请可以保证刷新操作不遗漏地进行，又维持地址的完整性，并且可以节约电路的功耗。

本发明公开一种适用于芯片Fuse写入的控制电路，具体来说是适用于可编程FT(Final Test，FT）Trimming个数的写逻辑设计电路，FT Trimming电路包括电平移位及滤波电路，写逻辑电路，Poly Fuse电路，读逻辑电路，所述的电平移位及滤波电路用于将输入的数据信号DATA和时钟信号CLK转换为芯片内部电压即数据信号DATA_IN和时钟信号CLK_IN。所述的写逻辑电路给出一种可编程行列点阵即N行M列，可任意设计FT fuse的个数，自由度更高，本发明的Trim有效时间为整个CLK周期内，为了节省总Trim的时间，可将CLK的周期缩短，且本发明设计的写逻辑简单易懂，便于操作。

本发明涉及集成电路测试技术领域，提出一种全自动DRAM存储单元读写功能测试方法和系统，其中包括以下步骤：采集待测芯片的丝印图像，采用ResNet神经网络对所述丝印图像进行识别，得到丝印信息；根据所述丝印信息，从预设的数据库中读取与所述丝印信息匹配的读写功能测试方法，并将所述读写功能测试方法传输至ATE设备；将ATE设备与待测芯片电连接，所述ATE设备根据接收的读写功能测试方法对待测芯片进行读写功能测试。本发明实现DRAM存储单元读写功能测试工作的自动化，有效提高读写功能测试工作效率，同时保证较高的读写功能测试准确率。

本发明提供一种基于数据优先级的风险评估方法、存储器存储装置及存储器控制电路单元。所述方法包括：从主机系统接收查询指令；响应于所述查询指令，对可复写式非易失性存储器模块执行数据健康度检测，其中所述可复写式非易失性存储器模块存储有具有多种数据优先级的数据；根据检测结果产生风险评估信息，其中所述风险评估信息通过不同的风险等级来反映所述可复写式非易失性存储器模块中具有不同数据优先级的数据的健康程度；以及将所述风险评估信息传送给所述主机系统。藉此，可提高对可复写式非易失性存储器模块的风险评估效率。

本发明涉及存储器技术领域，公开了一种用于近似计算的磁性存储芯片、模组以及系统级封装芯片。所述磁性存储芯片包括若干存储区块，所述存储区块包括存储阵列、读电路、写电路和/或地址译码电路；所述磁性存储模组或系统级封装芯片包括若干所述磁性存储芯片、控制电路以及模组数据接口电路。所述磁性存储芯片中的每个存储区块配置的写电路和/或读电路相互独立，且各个写电路和/或读电路基于预设应用场景独立设置电流幅度和/或脉宽，使得不同存储区块具有不同的错码率，在不影响近似计算结果的情况下降低系统的计算功耗和成本，提高计算速度。

本申请提供一种计数器电路，包括：对应二进制位的多级计数模块；每级计数模块，用于根据加数信号和本级当前输出的本位值，获得进位信号和本次本位值；向下一级计数模块输出所述进位信号，以及响应于第一时钟锁存所述本次本位值，响应于第二时钟向所述计数模块的输出端输出所述本次本位值；每级计数模块输出的本位值组成所述计数器电路的输出，该输出为计数结果的二进制表示；其中，首级计数模块的加数信号为高电平信号，非首级计数模块的加数信号为上一级计数模块输出的进位信号；所述第一时钟和所述第二时钟基于系统时钟划分得到。本方案能够实现计数功能。

本申请提供一种计数器电路，包括：加法模块、减法模块和多个控制模块；加法模块，包括对应二进制位的多级计数模块；每级计数模块，用于根据加数信号和本级当前输出的本位值，获得进位信号和本次本位值；向下一级计数模块输出进位信号，以及响应于第一时钟锁存本次本位值，响应于第二时钟向计数模块的输出端输出本次本位值；减法模块，与多级计数模块连接，用于根据当前的加计数结果和减数信号，计算获得当前的减计数结果；以及，响应于第一刷新指令，输出减计数结果；多个控制模块与多级计数模块一一对应，用于响应于第二刷新指令，向对应的计数模块输出减计数结果的对应位，作为该计数模块当前输出的本位值。本方案能够实现加减计数功能。

本发明提供一种芯片位置识别方法及基于该方法的芯片时序设定方法，其先根据芯片的预设堆叠数量为每级芯片配置至少一个特征信号电路，以及与特征信号电路一一对应的特征信号，芯片堆叠上电后，特征信号电路根据前级芯片的输出信号，对本级芯片的特征信号进行赋值，从而使得每一芯片的特征信号构成的特征信号标识位形成有序数列，这样，芯片根据自身的特征信号标识位即可识别其在堆叠中的位置，以及相对堆叠中其他芯片的位置，另外，再此基础上，芯片可以根据其在堆叠中的位置，自动地为本级芯片设置时序，解决了堆叠芯片位置无法识别以及堆叠后芯片时序设定复杂的技术问题。

本发明涉及一种基于10T‑SRAM单元的电路结构、芯片及模块。10T‑SRAM单元包括NMOS晶体管N0~N7和PMOS晶体管P0~P1，P0和N0构成一个反相器，P1和N1构成另一个反相器，两个反相器形成交叉耦合结构；N2和N3作为传输管，各自位于交叉耦合结构左右两侧作为左右两个写通路；N4和N6构成左通路，N5和N7构成右通路。本发明能实现同一个周期读取两列数据，还能够同时进行横纵双向存内逻辑运算和BCAM数据搜索操作，并且保证了操作时数据独立性，提高了单元的抗干扰能力和计算效率。

本公开提供一种内存条的安装方法及相关的车载服务器和计算设备，该安装方法包括：将内存条安装在主板的内存插槽内；将减震件和第一导热件贴合在保护外壳上，并将保护外壳安装到主板上以使得第一导热件和减震件抵接在内存条上；将第二导热件贴合在保护壳盖上，将保护壳盖安装到主板上且扣合在保护外壳上，以使得第二导热件抵接在内存条上。该安装方法由于在安装过程中将内存条安装在保护外壳和保护壳盖限定的空间内，且内存条与保护外壳之间设有吸收振动的减震件，较好地实现了内存条的密封且能够避免内存条振动，避免了内存插槽内沉积粉尘的现象发生，确保了连接可靠性。

本发明提供一种闪存错误注入系统、固态存储设备及测试系统，闪存错误注入系统包括：错误注入接口，用于接收上位机下发的与测试用例匹配的插错信息，插错信息包括闪存错误类型、错误位置信息、错误发生次数、错误发生频率以及错误触发条件；错误信息存储模块，用于存储插错信息；错误触发模块，用于在固态存储设备根据上位机测试请求进行闪存操作过程中监测闪存的操作状态，并在闪存的操作状态满足某一插错信息的错误触发条件时，按照当前插错信息的闪存错误类型、错误位置信息、错误发生次数和错误发生频率触发相应的闪存错误消息。本发明能够根据测试用例的具体需求，灵活地完成错误注入，达到充分测试闪存异常处理模块的目的。

一种存储设备包括控制器和存储器设备，该控制器包括第一引脚和第二引脚，并被配置为通过第二引脚输出多级芯片使能信号。该存储器设备包括分别连接到第一引脚和第二引脚的第三引脚和第四引脚，以及共同连接到第四引脚的多个存储器芯片。多个存储器芯片分别包括在第三引脚和第一电压端子之间以菊花链结构彼此连接的多个电阻器。多个存储器芯片被配置为基于多个电阻器分别生成在第三引脚的电压电平和第一电压端子的电压电平之间划分的多个参考电压区间。

本公开涉及页缓冲器、半导体存储器装置及其操作方法。本文提供了一种页缓冲器、具有该页缓冲器的半导体存储器装置以及操作该半导体存储器装置的方法。该页缓冲器包括：多个数据锁存器组件，其联接到感测节点；位线控制器，其联接在位线和感测节点之间，该位线控制器被配置为在编程验证操作期间基于联接到位线的存储器单元的编程状态来控制感测节点的节点值；以及子锁存器组件，其被配置为在编程验证操作期间基于节点值来锁存验证数据，其中，在编程验证操作期间当与编程数据对应的编程状态具有高于目标编程状态的阈值电压分布时，各个数据锁存器组件将节点值设定为第一逻辑值。

一种灵敏放大器，包括：第一晶体管，第一晶体管的栅极与存储单元的第一位线连接；第二晶体管，第二晶体管的栅极与存储单元的第二位线连接，第二晶体管的源极与第一晶体管的源极连接；第三晶体管，第三晶体管的栅极与存储单元的第二位线连接，第三晶体管的源极与第二晶体管的源极连接，第一晶体管、第二晶体管和第三晶体管的阈值电压不同；镜像单元，包括被镜像端、第一镜像端和第二镜像端，被镜像端与第一晶体管的漏极连接，第一镜像端与第二晶体管的漏极连接，第二镜像端与第三晶体管的漏极连接；检测单元，检测单元与镜像单元的第一镜像端以及镜像单元的第二镜像端连接。所述灵敏放大器电路提升了存储器的整体读写速度。

本公开实施例提供了一种硅通孔测试方法、装置和计算机可读存储介质，应用于芯片堆叠结构，该芯片堆叠结构包括堆叠形成的多个芯片，且多个芯片之间通过硅通孔连接；该方法包括：基于第一预设阵列，向第一芯片写入第一测试数据；基于第二预设阵列，向第二芯片写入第二测试数据；对第一芯片和第二芯片进行数据读取处理，得到第一目标数据和第二目标数据；比较第一目标数据和对应的第一测试数据，以及比较第二目标数据和对应的第二测试数据，根据比较结果判断芯片堆叠结构中的硅通孔是否存在失效风险。这样，本公开实施例提供了针对硅通孔的测试方法，能够测试硅通孔是否存在失效风险，且不影响器件的性能。

本申请公开了磁阻非对称性补偿。公开了使用混合模拟和数字补偿方案的用于磁阻非对称性补偿的系统和方法。在某些实施方案中，方法可包括在连续时间前端(CTFE)电路处接收模拟信号，以及经由CTFE电路对模拟信号执行第一磁阻非对称性(MRA)补偿以基于模数转换器(ADC)的输入范围来调整模拟信号的动态范围。所述方法还可包括经由ADC将模拟信号转换为数字样本序列，以及经由数字MRA补偿电路执行第二MRA补偿以校正数字样本序列中的残余MRA。偏移补偿也可以在模拟域和数字域两者中执行。

本文提供了一种存储器装置，其包括：存储块，其具有连接至字线和位线的存储器单元；页缓冲器，其通过位线连接至存储块，在编程操作期间，被配置为将从外部装置接收的原始数据转换为根据特定数据的数量划分为组的可变数据，并被配置为根据可变数据向位线施加编程使能电压或编程禁止电压；以及数据模式管理器，其被配置为控制页缓冲器在编程操作期间将原始数据转换为可变数据。

电阻式随机存取存储器(ReRAM)的电阻元件由于例如在设置编程期间的高电场而易受故障风险的影响。当多个位元进行设置编程并且一些位元已到达其期望电阻水平而其它位元仍处于设置的进程中时，这尤其为一个问题。因此，ReRAM的电阻器设置编程电路包括电流限制电路、电流终止电路和电压限制电路。这些电路协同操作，以在设置编程时限制横穿ReRAM电阻器的所述电场，并且从而减少电阻丝的损坏风险，降低电力消耗并增加编程速度。

一种存储设备包括多个存储器芯片和芯片。多个存储器芯片包括被配置成基于第一时钟信号产生第一信号的第一存储器芯片，以及被配置成基于第二时钟信号产生第二信号的第二存储器芯片。该芯片被配置成接收第一和第二信号并且基于第一和第二信号的占空比产生并输出第一和第二比较信号。第一存储器芯片还被配置成基于第一比较信号通过调节第一时钟信号的占空比来产生第一经校正信号，并且第二存储器芯片还被配置成基于第二比较信号通过调节第二时钟信号的占空比来产生第二经校正信号。

本申请针对存储器裸片的电压谐振缓解。可监测例如控制线、数据线或电压供应线路等与存储器裸片相关联的导电线的电压。可分析所述电压的频率响应以确定是否所述导电线可在例如谐振频率等特定频率下或附近操作。如果所述导电线正在所述特定频率下或附近操作，则可执行例如存储器操作等动作以缓解所述导电线的谐振。可利用所述存储器裸片的电路系统实现所述监测、分析和动作执行。

本发明实施例提供一种刷新电路及存储器，刷新电路包括：刷新控制模块，用于接收刷新命令，以输出行地址刷新信号，每接收一所述刷新命令，输出预设值次数的所述行地址刷新信号；还用于接收温度信号，以调整所述预设值，所述温度信号表征的温度越高，调整后的所述预设值越大；行寻址器，用于接收所述行地址刷新信号，并输出待刷新的单行地址；阵列刷新装置，用于根据所述单行地址进行单行刷新操作，且在单行刷新结束后输出单行刷新结束信号。本发明实施例有利于减少刷新电流的消耗。

本申请针对高速缓存中的便笺式存储器。一种装置可在具有用于满足主机装置的请求的非确定性时延的高速缓存模式中操作易失性存储器的一部分。所述装置可监测具有与所述部分相关联且指示所述部分的操作模式的输出引脚的寄存器。基于或响应于监测所述输出引脚，所述装置可确定是否将所述部分的所述操作模式从所述高速缓存模式变成具有用于满足所述主机装置的请求的确定性时延的便笺模式。

本申请案是针对使用多种类型的写入操作清除存储器块。每当接收到写入命令时可使计数器递增。响应于所述计数器达到阈值，所述计数器可重置且旗标可经设置。每当将要发生存储器块的清除时，可检查所述旗标。如果所述旗标经设置，那么可使用第二类型的清除操作清除所述存储器块，所述第二类型的清除操作例如使用强制写入方法的清除操作。否则，可使用第一类型的清除操作清除所述存储器块，所述第一类型的清除操作例如使用正常写入方法的清除操作。一旦经设置，便可在使用所述第二类型的清除操作清除一或多个存储器块之后重置所述旗标。

本申请涉及集中式错误校正电路。一种设备可包含安置在第一裸片上的非易失性存储器和安置在第二裸片(不同于所述第一裸片)上的易失性存储器。所述设备还可包含安置在第三裸片(不同于所述第一裸片和所述第二裸片)上的接口控制器。所述接口控制器可与所述非易失性存储器和所述易失性存储器耦合，且可包含经配置以对从所述易失性存储器接收的一或多个码字进行操作的错误校正电路。

本申请涉及有效数据感知媒体可靠性扫描。一种设备可以包含包括多个块的存储器阵列和与所述存储器阵列耦合的控制器。所述控制器可配置成选择所述多个块中的一个块进行扫描操作，以确定存储在所述块中的第一数据集的可靠性裕度。所述控制器可识别与所述块中的所述第一数据集的子块的有效性的状态相关联的信息。所述控制器可基于识别所述信息而确定存储所述第一数据集的有效数据的所述子块的第一子集和为无效的子块的第二子集。所述控制器可对所述块中的子块的所述第一子集而不是对子块的所述第二子集执行所述扫描操作。

本申请案涉及失败比较程序。一种设备可包含与存储器装置耦合的主机装置。与所述主机装置相关联(例如，包含在其中、与其耦合)的专用集成电路ASIC可包含输出第一位信息的一组比较器，所述第一位信息包含从所述存储器装置读取的至少两个数据位的相应状态。所述主机装置可(例如，在所述ASIC处)将所述第一位信息与包含所述至少两个位的相应预期状态的第二位信息进行比较。基于所述比较，所述主机装置可确定所述第一位信息的至少一个位的状态是否不同于所述第二位信息的对应位的状态，并且可将包含失败的指示的一或多个信号输出到所述ASIC的计数器。

本发明公开了一种存储器装置的操作方法，其中包括：在一预导通期间，一相邻字线电压上升至一第一相邻字线电压；以及在该预导通期间结束后，该相邻字线电压从该第一相邻字线电压上升至一第二相邻字线电压。该第一相邻字线电压低于该第二相邻字线电压。该相邻字线电压施加到至少一相邻字线，该至少一相邻字线系相邻于一被选字线。

本发明提供一种3D NAND存储器擦除时的电压控制方法，在真存储单元的字线的偏置电压处于擦除控制电压时，将阱掺杂区的偏置电压上升至擦除工作电压并保持所述擦除工作电压，在阱掺杂区的偏置电压上升至第一中间电压期间，将伪存储单元的字线的偏置电压保持在第一预设电压，而后，将伪存储单元的字线设置为浮置状态，其中，第一预设电压小于第一中间电压，这样，减小伪存储单元所在的字线的电压与相邻的真存储单元所在的字线的电压差，避免在真存储器单元所在的字线和伪存储器所在的字线之间产生隧穿，从而避免伪存储器单元阈值电压漂移，避免存储器单元串电流的降低，进而避免真存储器单元的读错误。

一种操作存储设备的方法，该存储设备包括连接到单个通道的第一存储器设备和第二存储器设备以及存储器控制器，该方法包括：通过单个通道中的数据信号线将从第一存储器设备输出的第一数据发送到存储器控制器；以及在存储器控制器接收第一数据的同时通过数据信号线向第二存储器设备发送命令，其中，数据信号线的电压电平是基于该命令的，并且第一存储器设备的第一数据被加载到数据信号线上，并且第一数据和命令在数据信号线的两个方向上被发送。

本揭示文件提供一种半导体排列及其形成方法。半导体排列包含：包含数个位元格的一记忆体阵列，及用于存取该些位元格的一周边逻辑区块。该周边逻辑区块包含：具有一第一宽度的一第一纳米结构，该第一纳米结构用于提供电力至该周边逻辑区块的一第一逻辑单元；及一第二纳米结构，该第二纳米结构与该第一纳米结构轴向对准且具有小于该第一宽度的一第二宽度、用于提供电力至该周边逻辑区块的一第二逻辑单元。

公开一种在非易失性存储装置上执行擦除操作的方法。所述方法包括：在所述擦除操作的多个擦除循环中的第一擦除循环中将第一擦除电压脉冲施加到一组非易失性存储元件；在施加所述第一擦除电压脉冲之后确定所述一组非易失性存储元件的阈值电压分布的上尾部；基于所述一组非易失性存储元件的所述阈值电压分布的所述上尾部来确定第二擦除电压脉冲；及在所述多个擦除循环中的第二擦除循环中将所述第二擦除电压脉冲施加到所述一组非易失性存储元件。

本公开涉及包括硅通孔的存储器宏。一种存储器宏结构包括：第一存储器阵列；第二存储器阵列；单元激活电路，耦合到所述第一存储器阵列和所述第二存储器阵列并且位于所述第一存储器阵列和所述第二存储器阵列之间；控制电路，耦合到所述单元激活电路并且被定位为与所述单元激活电路相邻；以及硅通孔(TSV)，延伸穿过所述单元激活电路或所述控制电路中的一者。

本发明的实施例涉及计算器件以及计算方法。在一些示例中，存储器中的计算器件包括在行和列中布置的二维存储器单元阵列，每个存储器单元由基于电流的九晶体管SRAM制成。每个存储器单元包括六晶体管SRAM单元和由开关晶体管耦合的电流源，其由输入线上的输入信号控制，与存储器单元所在的存储器单元的列相关联。电流源包括由六晶体管SRAM单元的状态控制的开关晶体管，以及电流调节晶体管，用于产生由栅极处施加的控制信号确定的电流水平。可以设置控制信号，使得存储器单元的每个连续列中的每个输出线中的总电流以因子2增加。

本发明提供一种能够简单地确定在磁带的宽度方向上相邻的伺服带之间处于对应关系的伺服图案之间的偏离量的信号处理装置、磁带驱动器、磁带、磁带盒、程序、信号处理方法及磁带制造方法。磁头具有与在宽度方向上相邻的一对伺服带对应的一对伺服读取元件。处理器执行如下处理：获取基于第1伺服带内的伺服图案由一对伺服读取元件中所包含的第1伺服读取元件读取的第1结果的第1信号；获取基于第2伺服带内的伺服图案由一对伺服读取元件中所包含的第2伺服读取元件读取的第2结果的第2信号；输出和第1信号与第2信号的时间的偏离量对应的偏离量信号。

本发明涉及用于具有多区段使能信号电压域的行解码器的设备、系统和方法。行地址经解码为预使能信号。第一区段使能信号和第二区段使能信号基于所述预使能信号产生。所述第一区段使能信号在第一电压域中，其中第一电压表示逻辑高，所述第二区段使能信号在第二电压域中，其中第二电压表示逻辑高，且所述预使能信号在第三电压域中，其中第三电压表示逻辑高。所述第二电压在所述第一电压与所述第三电压之间。字线驱动器信号基于所述第一区段使能信号和所述第二区段使能信号产生。

本申请公开了一种闪存性能的检测方法、装置、设备及介质，获取针对待测闪存产品设置的场景信息；场景信息用于限定进行检测时所使用的测试场景；根据场景信息，在多个测试场景下对待测闪存产品进行测试，得到每个测试场景下对应的第一错误比特数；根据对应的测试场景，将第一错误比特数和预先设置的错误比特门限值进行比较；根据比较结果，确定待测闪存产品在各个测试场景下对应的性能检测结果。本申请的技术方案能够有效实现对闪存产品在各类应用场景下保持数据准确率的性能检测，有利于方便用户选用合适的闪存产品，助力闪存产品的研发和迭代，适用于各类应用场景，方法的通用性较好。本申请可广泛应用于闪存技术领域内。

本发明实施例提出一种读写时延确定方法、装置、固态硬盘和存储介质，固态硬盘响应数据读写请求，读写固态硬盘中的目标块，得到目标块对应的实际读写时延；获取目标块对应的目标纠正量和目标块当前擦写次数所属擦写次数区间对应的目标补偿量；根据目标块的实际读写时延、目标纠正量和目标补偿量，得到目标块的期望时延。本方案通过各个块读写时延差异和擦写次数产生的时延影响校正实际读写时延，使得每个块校正后的读写时延相对稳定，有效避免数据读写时延抖动，提升用户体验。

本发明公开了一种测绘数据优化压缩存储设备，包括用于存储的存储器和用于存储器降温的降温板，所述存储器包括外壳，所述外壳的前侧设置有USB接头，所述外壳的右侧开设有通风口，所述外壳的底部设置有冷却组件，所述外壳内壁的底部设置有防潮组件，所述外壳的底部开设有配合槽，且沿着外壳横向中轴线对称设置。该发明利用冷却组件来对外壳的内部进行降温，同时冷热接触时产生水珠，利用防潮组件来实现很好的防潮。

本申请涉及用于四循环存取命令的技术。存储器装置可以在与多个数据信道相关联的命令‑地址CA信道上与主机装置传送存取命令。所述主机装置可传输存取命令，所述存取命令包含指示所述存取命令的类型的操作代码、作为所述存取命令的第一目标的所述存储器装置的第一地址和作为所述存取命令的第二目标的所述存储器装置的第二地址。所述第一地址可与第一数据信道相关联，且所述第二地址可与第二数据信道相关联。因此，所述存储器装置和所述主机装置可在所述第一数据信道上传送对应于所述第一地址的第一数据，并在所述第二数据信道上传送对应于所述第二地址的第二数据。

本申请涉及电压调节器装置、对应的方法和数据存储系统。在一个实施例中，一种装置包括：被配置为接收电源电压的电源节点、被配置为提供输出电压的输出节点、耦合到电源节点并耦合到输出节点的多个开关级、耦合到电源节点并被配置为基于电源电压来提供至少一个感测信号的感测电路，以及耦合到感测电路和多个开关级的驱动电路，其中驱动电路被配置为基于至少一个感测信号超过或者未超过至少一个参考电压电平来提供驱动信号并且基于驱动信号来选择性地绕过多个开关级中的选定数目的开关级，从而改变输出节点处的输出电压电平。

本申请案是针对存储器装置处的非破坏性模式识别。存储器装置可在所述存储器装置内执行模式识别且输出指示第一数据模式是否与第二数据模式匹配的旗标。所述存储器装置可经由字线存取一或多个存储器单元，且将所述存储器单元的所述第二数据模式锁存到感测放大器。所述存储器装置可撤销激活所述字线，这可导致将所述存储器单元隔离于潜在的数据破坏。所述存储器装置可将第一数据模式写入到所述感测放大器且在所述感测放大器处将所述第一数据模式和第二数据模式进行比较。所述存储器装置可输出指示所述数据模式是否匹配的信号。

磁盘装置包括圆盘形状的多个磁盘(30)、间隔件(80)、轮毂(90)、以及夹持件(70)。磁盘(30)在中央部具有贯通孔。间隔件(80)被配置在磁盘(30)之间，在中央部具有贯通孔。轮毂(90)被插入到磁盘(30)及间隔件(80)的贯通孔中。夹持件(70)对磁盘(30)及间隔件(80)进行按压保持。在磁盘(30)与间隔件(80)或夹持件(70)所接触的面中，与间隔件(80)或夹持件(70)的外周部接触的磁盘(30)的上表面的平面高度比与间隔件(80)或夹持件(70)的内周部接触的磁盘(30)的上表面的平面高度更低。

实施方式的磁盘用基板具备一对主表面和外周端面。磁盘用基板中，所述外周端面具有与所述主表面分别连接的一对倒角面和在所述一对倒角面之间以向外侧凸出的方式弯曲延伸的侧壁面。在沿着所述磁盘用基板的板厚方向的截面中，所述侧壁面具有1100μm以上的曲率半径。

一种光学信息储存方法，属于光学信息储存领域。光学信息储存方法包括：以波长为200nm‑450nm的飞秒激光聚焦于光致变色透明陶瓷中，以在光致变色透明陶瓷中写入光学信息。其利用多光子非线性吸收的飞秒激光直写技术，选择特定波长为200nm‑450nm飞秒激光的在光致变色透明陶瓷中实现信息录入，在录入过程中能够使光致变色透明陶瓷产生多光子吸收导致其变色且不会损坏光致变色透明陶瓷。

本发明涉及一种移动硬盘盒的硬盘防震固定结构，包括硬盘盒体和防震结构，防震结构包括减震机构一和减震机构二；减震机构一包括底板、活动夹板、滑块、减震柱和弹簧一，所述底板表面设有若干滑槽，所述活动夹板设于底板表面的两侧，所述滑块设于滑槽内，并与活动夹板的底部连接，所述减震柱设于底板的底面，所述弹簧一套设在减震柱上；减震机构二包括支撑杆、连接块、弹簧二和支杆，所述支撑杆设于硬盘盒体的侧壁上，所述连接块和弹簧二均套设在支撑杆上，所述支杆的一端与连接块连接，另一端与活动夹板的外侧连接。本实用的硬盘防震固定结构，通过设置减震机构一和减震机构二，保证硬盘在水平方向和垂直方向均能起到减震的作用，实用性能强。

描述了包括使得记录开始捕获视频内容的系统和方法。视频内容可以包括演示者视频流、屏幕投射视频流和注释视频流。该系统和方法可以包括基于视频内容并在视频内容的捕获期间生成元数据记录，该元数据记录表示用于将视频内容的至少一个部分与在演示者视频流、屏幕投射视频流或注释视频流中的至少一个中接收到的输入同步的定时信息。

本申请案是针对以堆叠存储器裸片传送数据的方法和设备。描述用于以堆叠存储器裸片传送数据的方法、系统和装置。第一半导体裸片可使用包含表示一个数据位的两个信号电平的二进制符号信号与外部计算装置通信。半导体裸片可堆叠在彼此之上且包含内部互连件(例如，硅穿孔)以中继基于所述二进制符号信号产生的内部信号。所述内部信号可为使用包含三个或更多个电平来表示多于一个数据位的调制方案调制的多符号信号。所述多电平符号信号可简化所述内部互连件。第二半导体裸片可经配置以接收且重新发射所述多电平符号信号到定位于所述第二半导体裸片上方的半导体裸片。

本发明的一个实施方式实现能够减少非易失性存储器的消耗的存储系统以及控制方法。控制器根据从主机接收到指定第1属性的第1命名空间制作命令这一状况，制作包括第1逻辑地址范围并具有第1属性的第1命名空间。控制器在第1期间将第1逻辑地址范围所包含的各个逻辑地址设为未映射非易失性存储器的物理地址的未分配状态，该第1期间是从主机接收到电源断开预告通知或者检测到不正常电源断开到再次向存储系统供给电力而控制器成为就绪状态为止的期间。