信息存储

本发明涉及自动化测试技术领域，尤其涉及自动化测试结构及ATE设备，该结构包括：中央处理器和FPGA；其中，FPGA与中央处理器连接，FPGA还通过待测物接口板与待测物连接；中央处理器，用于检测待测物，并基于待测物的类型输出测试指令至FPGA；FPGA，用于在接收到测试指令时，基于测试指令将主控代码切换至待测物对应的主控代码，并基于主控代码测试对应的待测物。本发明通过FPGA在接收到测试指令时，基于测试指令将主控代码切换至待测物对应的主控代码，并基于主控代码测试对应的待测物，有效地解决了传统基于特定导向芯片的测试设备功能单一、无法多用途使用的问题。

本公开提供了一种芯片堆叠结构及其制作方法，芯片堆叠结构包括：第一半导体芯片、第二半导体芯片、连接第一半导体芯片和第二半导体芯片的信号传输结构以及设置在第一半导体芯片上的第一控制电路和第一选择电路；信号传输结构包括第一传输结构和第二传输结构；第一控制电路包括第一编程器件，第一编程器件被配置为存储第一传输结构的状态信息，第一控制电路与第一选择电路的控制端耦接；第一选择电路的两个输出端分别与第一传输结构和第二传输结构耦接，第一选择电路被配置为根据第一编程器件存储的状态信息，将信号传输至第一传输结构和第二传输结构之一。使得芯片堆叠结构上电瞬间即可读取第一传输结构的状态信息，缩短信息传递路径。

本申请涉及集成电路技术领域，公开了一种FPGA内可配置SRAM的写入电路及方法，在设计成本增加较低的情况下，提高了SRAM的写可靠性，其中：配置控制模块连接数据控制器；数据控制器分别通过多对位线和负位线连接配置存储单元阵列，每对位线和负位线连接配置存储单元阵列中的一列存储单元；数据控制器通过多对位线和负位线、写使能信号线和数据下拉使能信号线连接缓冲器模块，并通过多对位线和负位线和数据下拉使能信号线连接下拉控制模块，其中下拉控制模块用于打开下拉“0”信号对应的位线或负位线的N型驱动管开关，关闭位线或负位线中的另一个的N型驱动管开关；配置控制模块通过地址使能信号线连接多个地址译码器中的每一个。

本申请公开了一种存储器兼容系统、方法及电子设备，涉及通信领域，该存储器兼容系统包括：当前存储器；电源管理器，用于确定当前存储器的类别，根据类别确定当前存储器的供电需求，按供电需求向当前存储器输出供电电压；基带处理器，用于确定当前存储器的类别，根据类别确定当前存储器的区别引脚的当前配置信息，按当前配置信息处理与当前存储器交互的信号。本申请能够不增加PCB面积以及器件和PCB走线复杂度，不影响PCB的EMC性能，使得模块产品PCB归一化，极大的降低了研发投入与产品认证成本。

本公开实施例提供了一种存储器及其操作方法、存储器系统。其中，所述存储器包括：寄存器，用于标志存储阵列中是否存在行锤行，若存在所述行锤行，则进入行锤刷新模式；以及用于标志所述行锤刷新模式中的任一刷新类型，所述行锤刷新模式包括至少两种刷新类型；刷新管理模块，用于读取所述寄存器的标志位，若所述标志位表征所述寄存器标志存在所述行锤行之后，则基于行激活命令包含的行地址以及所述寄存器标志的所述刷新类型获取所述行锤行对应的受害行，以及对所述受害行进行刷新。

一种半导体装置包括：位线；第一屏障层，其设置在位线上；可变电阻层，其设置在第一屏障层上；第二屏障层，其设置在可变电阻层上；以及字线，其设置在第二屏障层上。第二屏障层的介电常数大于第一屏障层的介电常数。

本发明提供了一种存储测试装置及其测试方法，其中存储测试装置用于测试存储器，存储测试装置包括中央处理器，且中央处理器与存储器电性连接，其中中央处理器包括：存储单元，存储单元中存储多个参数组，其中参数组至少包括初始预设信息和初始预设信息的初始循环校验码；校验码修改单元，在存储器接收到初始预设信息后，根据部分数据翻转后的初始预设信息，校验码获取待测预设信息；校验码获取单元，在待测预设信息被写入存储器后，校验码获取单元从存储器中获取待测预设信息的待测循环校验码；以及校验码比较单元，用于获取待测循环校验码和初始循环校验码的比较结果数据，且根据比较结果数据，存储测试装置遍历测试多个参数组或停止测试。

本发明提供了一种铁电随机存取存储器阵列及其控制方法，属于半导体存储器技术领域。本发明包括由基本阵列沿横向、纵向重复排列而成的总体阵列，基本阵列包括存储单元、字线、控制线、基本板线、总体板线、基本位线和总体位线，由存储单元沿横向、纵向重复排列成矩阵结构；存储单元包括一个晶体管和一个铁电电容器，晶体管的栅极接字线、漏极接位线、源极接铁电电容器上极板，铁电电容器下极板接板线。本发明还提供了对该铁电随机存取存储器阵列进行数据写入、数据读出和数据重写的控制方法。本发明层次化的设计方法，可以在不牺牲读出时间与读出窗口的前提下，增大铁电随机存取存储器阵列的规模。

提供非易失性存储器装置和设置其兼容性的方法。所述非易失性存储器装置可包括：可变采样器，被配置为响应于控制信号，在放大器模式或采样器模式下对数据信号进行处理；选择电路，被配置为响应于控制信号，经由延迟单元将从可变采样器输出的数据信号发送到触发器，或者经由将延迟单元旁路的路径将从可变采样器输出的数据信号发送到触发器；转换器，被配置为对数据选通信号进行放大；时钟分配网络，被配置为响应于控制信号，将由转换器放大的数据选通信号发送到可变采样器，或者将放大后的数据选通信号延迟预定时间并且将放大后的数据选通信号发送到触发器；以及路径控制器，被配置为根据输入/输出模式生成控制信号。

本申请提供了一种锁存器、触发器及芯片，涉及数字电路领域，能够减少触发器中晶体管的数量。该锁存器包括信号输入端、信号输出端、控制信号端、第一电压端、第二电压端、上拉电路和下拉电路。其中，锁存器中的晶体管均采用N型场效应晶体管。上拉电路与第一电压端、信号输出端连接。上拉电路被配置为根据第一电压端的电压上拉信号输出端的电压。下拉电路与信号输入端、控制信号端、信号输出端、第二电压端均连接。下拉电路被配置为：在控制信号端和信号输入端的信号控制下，根据第二电压端的电压下拉信号输出端的电压。

本公开实施例提供一种地址信号传输电路、地址信号传输方法以及存储系统，地址信号传输电路包括：传输控制模块，连接地址总线，接收来自所述地址总线的地址信号，获取第一地址信号与第二地址信号，并基于所述第一地址信号和所述第二地址信号生成并输出翻转标识信号，其中，所述第一地址信号为前次接收的地址信号，所述第二地址信号为当前接收的地址信号；选择模块，连接所述地址总线，接收来自所述地址总线的地址信号，并响应于所述翻转标识信号确定是否翻转所述第二地址信号，并相应输出所述第二地址信号或者地址反相信号中的一者，其中，所述选择模块翻转所述第二地址信号得到所述地址反相信号。本公开实施例至少有利于节省功耗。

本申请公开了一种固态硬盘读请求处理方法、装置、设备及介质，涉及计算机技术领域。该方法包括：获取固态硬盘在执行目标读请求时产生的第一特征数据并基于第一特征数据构造训练数据集和验证数据集；分别利用训练数据集和验证数据集对深度学习预测模型进行训练和验证以得到训练后的深度学习预测模型；深度学习预测模型用于对目标读请求的处理结果为读正确或读错误进行预测；获取固态硬盘在执行当前读请求时产生的第二特征数据并将当前读请求对应的第二特征数据输入至训练后的深度学习预测模型以得到针对当前读请求的处理结果的预测结果；根据预测结果对当前读请求进行处理。通过本申请的技术方案，可以提前预判读是否发生错误，节省重读的开销。

本申请提供一种读取系统及方法，寄存单元存储发生故障的存储单元的故障地址，比较单元将寄存单元中存储的发生故障的存储单元的故障地址与控制器发生的读操作地址进行比较，并生成比较结果，并在比较结果指示读操作地址和故障地址一致时，将比较结果发生至冗余地址产生器，使得冗余地址产生器产生冗余地址并将冗余地址发送至控制器，使得控制器根据冗余地址读取对应的存储单元。这样，通过将读操作地址与寄存器中存储的故障地址进行比较，判断读操作地址对应的存储单元是否可以进行读取操作，并在读操作地址对应的存储单元无法进行读取操作时，利用冗余地址替换读操作地址，使得控制器能够及时获取数据，提高读取效率。

本发明提供了一种抓盘器及利用该抓盘器抓盘的方法。该抓盘器用于从若干张光盘中抓取最上面的目标光盘，抓盘器包括：导向柱，径向尺寸小于或等于光盘的中心孔的孔径，以允许穿过光盘的中心孔，导向柱具有在抓取光盘时首先靠近光盘的前端；抓持部件，具有抓持端，抓持端设置成受控地收缩至导向柱内或伸出导向柱，且在伸出导向柱时撑住目标光盘的中心孔；保护部件，具有保护端，保护端相比于抓持端更靠近导向柱的前端，且设置成受控地收缩至导向柱内或伸出导向柱，在伸出导向柱时其外周缘的尺寸大于光盘的中心孔的孔径，以在伸出导向柱时形成随时接住抓持端上的目标光盘的保护状态。本发明方案可以避免出现由于几何误差或产品缺陷导致的掉盘误动作。

本发明公开了一种四分裂字线的双向计算8T存内计算单元，包括：存储模块、写入路径模块、位线；还包括：读取路径模块、双分裂读字线、双分裂写字线；写入路径模块分别连接双分裂写字线、存储模块和位线；读取路径模块分别连接双分裂读字线和位线；通过选择双分裂读字线中不同的读字线和位线，并置于读字线特定的电平进行跨行/列读取，特定的电平为高电平或者低电平；双分裂读字线用于AND、OR逻辑运算，双分裂写字线用于输入数据与存储数据的NXOR逻辑运算。优点：本发明能够实现跨行和跨列两种读取模式，能够提高计算稳定性；字线的交叉布局使具有多行或多列并行激活的阵列能够在两个方向上执行矢量逻辑操作。

本公开提供了用于片上存储器诸如系统高速缓存存储器以及其他存储器的动态功率管理。该存储器包括字线区段、输入/输出(I/O)电路和控制电路。每个字线区段包括多个字线，并且每个字线区段耦接到不同字线控制电路。该控制电路被配置为响应于接收到包括地址的访问请求，对该地址进行解码，包括基于该地址来确定相关联的字线，以及基于该相关联的字线来确定相关联的字线区段。该控制电路被进一步配置为向耦接到该相关联的字线区段的字线控制电路施加功率。

本发明公开了一种移位寄存器、硅基显示面板和显示装置，该移位寄存器包括：级联的多个移位寄存单元；移位寄存单元中，锁存模块响应时钟信号输入端输入的时钟信号，锁存上级移位信号输入端的上级移位信号，并通过下级移位信号输出端输出下级移位信号；电平转换模块响应下级移位信号输出端输出的下级移位信号，控制向输出模块提供的栅极驱动信号的有效脉冲的电压；输出模块控制栅极驱动信号的极性，并通过驱动信号输出端输出栅极驱动信号至一行像素电路中开关晶体管的栅极；其中，栅极驱动信号的有效脉冲的宽度为N*H；N为正整数，H＝1/(F*L)，F为硅基显示面板的刷新频率，L为硅基显示面板中像素电路的行数。

本申请涉及一种基于固态硬盘的最大功耗测试验证方法、系统、计算机设备和存储介质，其中该方法包括：分别在PS0、PS1和PS2状态下执行一定时间的顺序写操作并记录测试开始时间和测试结束时间，执行一定时间的顺序读操作并记录测试开始时间和测试结束时间；根据记录的测试开始时间和测试结束时间获取高精度功耗数据采集仪运行软件客户端对应功耗测量通道的功耗数据，得到PS0、PS1和PS2状态下的每秒顺序写功耗数据和顺序读功耗数据；将PS0、PS1和PS2状态下的每秒顺序写功耗数据和顺序读功耗数据导入功耗数据模板中进行可视化展示。本发明可以实现高效且高精度的获取被测固态硬盘PS0～PS2的最大功耗，并通过图像化详细的展示出最大功耗及功耗变化趋势。

提供了具有外围上单元结构的存储器核心电路和存储器装置。所述存储器核心电路包括：(i)存储器单元阵列，在其中具有子单元阵列，以及(ii)核心控制电路，在其中具有子外围电路，使得每个子外围电路在对应的子单元阵列下方延伸。每个子单元阵列包括分别连接到字线和位线的存储器单元。每个子外围电路包括：子字线驱动器，被配置为驱动字线；位线感测放大器，被配置为感测位线的电压；行解码电路，被配置为控制子字线驱动器，以选择字线中的一条；电源电路，被配置为将电力供应到每个子外围电路；以及控制电路，被配置为控制每个子外围电路的操作。通过使用高效地提供核心控制电路的CoP结构，存储器核心电路的尺寸可被减小并且设计裕度可被增强。

本申请提供了一种容错修复方法、堆叠芯片及存储介质，应用于容错修复电路的控制电路，容错修复电路还包括检测电路和多个修复电路，检测电路与堆叠芯片的硅通道构件电连接，修复电路的输入端连接在堆叠芯片的第一晶片和至少一个硅通道构件之间，修复电路的输出端连接在第一晶片和堆叠芯片的第二晶片之间，控制电路与检测电路和修复电路通信连接；方法通过对硅通道构件按照第一数量进行平均分组；将构件组内的硅通道构件划分为常规硅通道构件和冗余硅通道构件；获取检测电路发送的构件组的状态信息以确认构件组中损坏的常规硅通道构件的损坏数量；控制修复电路激活损坏数量的冗余硅通道构件。确保第一晶片和第二晶片的电连接不受影响。

本申请提供了一种只读存储电路、只读存储器及电子设备，涉及存储技术领域。该只读存储电路包括晶体管阵列、开关电路、多条字线、多条位线、地线。在晶体管阵列中：位于同一行的多个晶体管依次串联，位于同一列的多个晶体管的栅极与同一字线连接，多条位线分别与不同行的晶体管一一对应设置。多条位线通过开关电路与地线连接。晶体管阵列中包括：位于同一列、且分别位于相邻两行的第一晶体管和第二晶体管；多条位线中包括：与第一晶体管所在行的多个晶体管对应的第一位线，与第二晶体管所在行的多个晶体管对应的第二位线。第一晶体管的第一极与第一位线连接，第一晶体管的第二极与第二晶体管的第二极连接，第二晶体管的第一极与第二位线连接。

本公开涉及电压调节系统。第一电压调节电路耦合到第二电压调节电路。控制电路系统耦合到所述第一电压调节电路及所述第二电压调节电路。所述控制电路系统确定信号准则被满足及控制施加由所述第二电压调节电路产生的电压信号以使由所述第一电压调节电路产生的电压信号稳定。

本申请提供一种动态随机存储器兼容方法、装置和设备，在系统级芯片的电子熔断器模块中读取系统级芯片匹配的目标动态随机存储器的标志值，而后从根据通用闪存存储器存储的动态随机存储器的标志值和固件之间的对应关系获取目标动态随机存储器的固件。因此，在需要搭配某一动态随机存储器时，可以根据该动态随机存储器的标志值从通用闪存存储器中获取该动态随机存储器的固件，系统级芯片的系统固件在整个过程中不需要进行更改，减小系统级芯片的系统固件的维护量，提高动态随机存储器的兼容性、扩展性和灵活性。

一种用于生成真随机数的系统包括RAM阵列、空读取控制器和哈希生成器。所述RAM阵列具有存储器单元和感测放大器。所述存储器单元中存储有数据，所述单元按行连接到字线并且按列连接到位线对，并且所述感测放大器感测差分输入信号。所述空读取控制器通过所述RAM阵列的一部分的感测放大器实现空读取操作。所述哈希生成器接收来自所述空读取操作的空读取结果，并基于所述空读取结果输出部分真随机数。

提供了具有存储器单元阵列的集成电路。每个存储器单元可以包括至少一对交叉耦合的反相器、写存取晶体管和可选地单独的读端口。每个存储器单元中的交叉耦合反相器可以具有正电源端子。沿着阵列中的给定列的每个存储器单元的正电源端子可以耦合到相应的上拉晶体管。上拉晶体管可以从上拉削弱控制电路接收控制信号。控制信号可以在写入操作期间暂时升高，否则可以被驱动回到地面，以帮助优化读取性能。上拉削弱控制电路可以使用N沟道晶体管或电阻器的链来实现。

本公开涉及用于解决约束满足问题的基于CAM的随机局部搜索加速器。本公开总体上提供了一种求解K‑SAT问题的方法。该方法包括将用于K‑SAT问题的以否定析取范式(DNF)编写的布尔表达式的一个或多个子句编程到三态CAM(TCAM)阵列，该阵列包括TCAM单元构成的列和行。该方法还包括：将包括期望用于求解该布尔表达式的一个或多个二进制变量的解释作为输入沿该列施加到该TCAM阵列；对每个子句返回二进制值；随机选择一个匹配的匹配线；从一个或多个违反子句确定所选子句；以及使用所选子句的每个变量的中断计数来改变该解释内的一个或多个文字。

本发明提供一种可进行乘加存内计算的MRAM存储单元、阵列、电路及其工作方法，采用磁阻变化特性器件实现非易失性存储，采用加电流读电压的方式替换了现有技术中加电压读电流的方式，阵列中每一列的各个MRAM存储单元共用一份电流，使存算功耗降低了1/N，N为阵列的行数，因此可以获得更好的存内计算能效。同时，本发明的串联存内计算使用电阻值作为计算数值，替换了并联结构的电导值，避免了并联结构多行开启后整列阻值过低，使得运算结果对版图寄生线电阻分布和高低阻值MTJ的空间分布过于敏感。综上所述，本发明能够降低存算的工作功耗，同时有效避免先进工艺下MTJ串的等效电阻受到高低阻值MTJ的空间分布的影响，有利于扩大存算电路的规模。

本发明公开了一种短暂保持芯片内存储数据电路及方法，涉及半导体电子领域，该短暂保持芯片内存储数据电路包括：供电源，用于经过电源供电防跌落单元为存储芯片供电；电源供电防跌落单元，用于在供电源短暂停止供电时，为存储芯片提供电压，避免存储芯片电源跌落；存储芯片，用于工作时存储数据；供电源连接电源供电防跌落单元，电源供电防跌落单元连接存储芯片；与现有技术相比，本发明的有益效果是：本发明通过设置电源供电防跌落单元，在供电源停止为存储芯片供电后，维持存储芯片工作需求电压，避免存储芯片电源跌落，存储数据丢失；无需采用过多的外围电路器件，避免了繁琐的电路结构，具有稳定、低成本、适用性广泛等优点。

本发明公开一种自动化质量抽检方法、装置、设备及存储介质，所述方法应用于控制端，包括：在接收到待测盘片的当前抽检配置信息后，将测试指令传输至测试端，以便测试端根据测试指令执行待测试项目得到待分析测试数据；对待分析测试数据进行结果自动判定，对判定出待测试项目中存在异常情况的待分析测试数据进行第一分析测试，得到错误信息后进行展示；对判定出待测试项目中不存在异常情况的待分析测试数据进行第二分析测试得到分析结果，记录错误信息和分析结果得到抽检报告；将抽检报告传输至制造执行端，以便制造执行端将抽检报告进行存储。通过对待分析测试数据进行结果自动判定后进行分别测试得到抽检报告，实现高效地对待测盘片进行智能抽检数据分析。

本发明公开了一种闪存读操作的电压控制装置，存储单元都采用分离栅浮栅器件。各第一栅极结构的控制栅连接到控制栅线。在读操作时，电压控制装置用于对未选定存储位的控制栅电压进行控制，包括：设置第一时间段，控制栅电压设置为第一高电压。第一时间段之间的间隔区域设置为第二时间段，当第二时间段小于等于读退出时间时，控制栅电压设置为第一中电压。当第二时间段大于所述读退出时间时，小于等于读退出时间的区域控制栅电压设置为第一中电压，大于控制栅电压设置为低电压。本发明还提供一种闪存读操作的电压控制装置。本发明能在对读速度和功耗产生的影响最小的条件下，减少读串扰。

本申请涉及具有信号控制机制的存储器装置和存储器装置的操作方法。一种存储器装置包含：内部存储单元，其经配置以存储指定所述存储器装置的操作速度的模式数据；控制解码器，其耦合到所述内部存储单元，所述控制解码器经配置以基于所述模式数据产生延迟控制信号；及输入缓冲器，其耦合到所述控制解码器，所述输入缓冲器经配置以基于所述延迟控制信号调整输入信号的延迟。

本发明公开了一种硬磁写磁头、器件及数据系统、写磁头制造方法，该硬磁写磁头包括：用于Z轴磁电阻传感器的晶圆上的Z桥臂所对应的Z轴磁电阻传感单元阵列钉扎层磁矩的写入，所述Z桥臂包括+Z桥臂和/或‑Z桥臂，所述硬磁写磁头和第一软磁屏蔽层分别位于所述Z轴磁电阻传感器的晶圆的上方和下方；所述硬磁写磁头包括：衬底以及设置在所述衬底上的硬磁磁极阵列，任一硬磁磁极的磁矩方向为+Z或‑Z方向，且写入端正对一个所述Z桥臂；其中，写入时，所述硬磁磁极写入端在所述Z桥臂的钉扎层中产生包含Z向分量的直流写入磁场，从而使得所述钉扎层磁矩转向所述Z向分量直流写入磁场方向。本发明具有结构简单、写入效率高，价格便宜的优点。

提供了一种用于静态随机存取存储器SRAM的位单元(10)，该位单元包括第一对互补晶体管和第二对互补晶体管以及第一传输门晶体管(PG1)和第二传输门晶体管(PG2)。第一反相器栅极电极(121)形成用于第一对互补晶体管的公共栅极电极，且第二反相器栅极电极(122)形成用于第二对互补晶体管的公共栅极电极。此外，第一传输栅极电极(131)形成第一传输门晶体管的栅极，且第二传输栅极电极(132)形成第二传输门晶体管的栅极。还提供了将第一传输栅极电极与第一反相器栅极电极分隔开以及将第二传输栅极电极与第二反相器栅极电极分隔开的第一和第二介电壁(141，142)。

使用标准单元设计规则实现的SRAM的位单元包括写入部分和读取部分。该写入部分包括耦合到该位单元的输入节点的传输门，并且在写入字线信号被断言时将该输入节点上的数据供应到该位单元的第一节点。反相器耦合到该第一节点并且供应反相数据。耦合到该反相器的保持器电路在该写入字线信号被解除断言时维持该第一节点上的该数据。该位单元的该读取部分接收读取字线信号和该反相数据，并且响应于该读取字线信号的断言而将对应于该第一节点上的该数据的输出数据供应到该位单元的该读取部分的输出节点。

本发明提供一种显示基板和显示装置，涉及显示技术领域。显示基板包括设置于移位寄存器，移位寄存器包括多级驱动电路，驱动电路包括第一输入电路、第二输入电路、第一输出电路和控制电路；第一输出电路向第一驱动信号输出端提供第一扫描驱动信号；第一输入电路向第三节点输入信号；第二输入电路在第三节点的电位的控制下，将电源线提供的信号输入至第二节点；控制电路控制第三节点的电位和第一节点的电位；显示基板还包括设置于驱动电路区域的时钟信号线组，时钟信号线组提供时钟信号；时钟信号线组位于第二输入电路包括的晶体管的有源层靠近显示区域的一侧。本发明减短显示基板包括的驱动电路的沿第一方向的宽度，实现窄边框。

本申请实施例提供一种铁电存储器及其形成方法、包含有该铁电存储器的电子设备。主要用于提升铁电存储器的存储容量和存储密度。该铁电存储器包括：衬底和形成在衬底上的多个存储单元，每个存储单元包括晶体管和多个铁电电容，也就是说，每一个存储单元包括至少两个铁电电容，以构成多比特数据存储，晶体管和多个铁电电容沿与衬底相垂直的第一方向排布；任一铁电电容包括第一电极层、第二电极层和形成在第一电极层和第二电极层之间的铁电层；多个铁电电容的每相邻两个铁电电容的第一电极层相接触，以形成沿第一方向延伸的共用第一电极层。这样的话，通过使得晶体管和多个铁电电容沿与衬底相垂直的方向排布，以提升存储密度。

本公开涉及包括并联动态寄存器的集成电路、运算芯片和计算设备。集成电路包括：设置在一列中的多个动态寄存器。该多个动态寄存器具有各自的输入数据信号和输出数据信号，并且接收相同的控制信号。该多个动态寄存器包括：设置在第一行中的第一动态寄存器和设置在与第一行相邻的第二行中的第二动态寄存器。第一动态寄存器包括第一三态门，第二动态寄存器包括第二三态门。第一三态门包括第一场效应晶体管(FET)，第二三态门包括与第一FET具有相同极性的第二FET。第一FET与第二FET相邻。第一FET与第二FET使用跨第一行和第二行之间的第一边界连续延伸的第一多晶硅图案作为栅极端子以接收相同的第一控制信号。

本发明公开了一种存储芯片随机磨损测试方法、装置及其存储介质，所述方法包括以下步骤：读取存储芯片的标识符，并根据标识符分配存储芯片的测试存储块；按照不同的磨损等级对测试存储块进行磨损测试，得到磨损存储块；读取磨损存储块的磨损参数，其中，磨损参数包括磨损存储块的磨损等级和擦除次数；根据磨损参数对磨损存储块进行数据保持测试，得到存储芯片的性能结果。通过根据标识符分配存储芯片的测试存储块，按照不同的磨损等级对测试存储块进行磨损测试，能快速地得到磨损等级确定的磨损存储块，并精准地得到存储芯片的性能结果，提高存储芯片的测试准确性。

本发明提供一种控制ROM位线充电电压的电路。控制ROM位线充电电压的电路包括：ROM存储阵列，包括第一ROM存储单元及第二ROM存储单元；位线选择电路，包括第一端口、第二端口和第三端口；位线，与第一端口、第一ROM存储单元及第二ROM存储单元均相连接；选择位线，与第二端口相连接；钳位电路，与第三端口相连接，用于将位线的预充电压钳位至预设电压。本发明的控制ROM位线充电电压的电路中，通过设置钳位电路，可以将位线的预充电压钳位至预设电压，位线的预充电压不会随着电源电压的变化而大幅变化，从而极大地降低了功耗。

本发明提供的组对结构非易失性存储器的读取方法中，将每个物理扇区虚拟成第一逻辑扇区和第二逻辑扇区，第一逻辑扇区的组对存储单元的第一存储管作为存储管且第二存储管作为选择管，第二逻辑扇区的组对存储单元的第一存储管作为选择管而第二存储管作为存储管；在连续读取数据过程中，首先使用第一物理扇区对应的第一逻辑扇区的逻辑地址连续地读取第一物理扇区内多行第一存储管存储的数据，然后读取除第一物理扇区外的其它物理扇区存储的数据，之后使用第一物理扇区对应的第二逻辑扇区的逻辑地址读取第一物理扇区内第二存储管存储的数据，如此在连续读取数据过程中可以降低存储器字线的电压切换频次。

本发明涉及静态随机存储器技术领域，更具体的，涉及多比特运算模块，以及使用了该模块的存内计算电路结构。本发明的多比特运算模块通过计算位线负载电容的放电累加完成了多比特乘累加运算，分比特权重和分离全局位线的设计具有良好的计算并行度和稳定性，具有较高的推理精度，且与后续的量化单元模块配合获得量化输出，可支持深度神经网络中多比特MAC运算。

本发明公开了一种基于RRAM的后置加权多比特输入存算电路及方法，包括多个并行的存算回路，每个存算回路包括第一钳位电路、第一电流镜、第二钳位电路、第二电流镜、采样电容和多比特输入加权电容阵列，其中，第一钳位电路连接第一电流镜的一端，第二钳位电路连接第二电流镜的一端，采样电容的下极板接地，采样电容的上极板分别连接第一电流镜的另一端、第二电流镜的另一端和多比特输入加权电容阵列。本发明能够通过电流镜技术和电容阵列实现了输入数据和权重数据的多比特加权操作，尤其可以通过成比例的电容值完成输入数据的后置加权，节省了数据输入消耗的时间，能够提高存算系统的数据吞吐量和运算效率。

本公开涉及锁存电路、传输电路和半导体装置。本技术可以包括：第一检测单元，该第一检测单元被配置为在正常读取操作期间通过响应于控制时钟信号的转变而检测输入端子的电平来产生输出信号；以及第二检测单元，该第二检测单元被配置为在状态信息读取操作期间通过与控制时钟信号的转变无关地检测输入端子的电平来产生输出信号。

本公开提供一种刷新次数确定方法及设备，包括：对存储器中目标字线的存储单元写入第一数据；根据当前刷新次数对存储器进行刷新；从目标字线的存储单元中读取第二数据，第一数据的写入结束时间和第二数据的读取开始时间的时间差大于存储器的数据保留时长；若第二数据和第一数据不满足预设条件，则更新当前刷新次数，并返回对存储器中目标字线的存储单元写入第一数据的步骤，直至第二数据和第一数据满足预设条件时，将当前刷新次数作为预设刷新周期内的目标刷新次数。第一数据和第二数据一致代表当前刷新次数刷新到目标字线的存储单元，不断调整当前刷新次数得到刷新到目标字线的最小刷新次数作为目标刷新次数，降低了刷新次数和功耗。

本公开涉及使用非隔离单元作为用于存储器装置中的子块的漏极侧选择栅极。存储器装置中的控制逻辑接收将数据编程到所述存储器装置的存储器阵列的块的请求，所述块包括多个子块，且识别待用所述数据的至少一部分编程的所述多个子块中的第一子块。所述控制逻辑进一步致使将多个控制信号施加到定位在所述块的漏极侧处的多个逻辑选择栅极层以激活所述第一子块，且致使将编程信号施加到所述块的所选字线以将所述数据的至少所述部分编程到在所述第一子块中且与所述所选字线相关联的存储器单元。

本申请公开了一种存储芯片测试设备、方法及相关装置，该设备包括：处理器、引导存储芯片和通信接口，处理器分别与引导存储芯片和通信接口耦接；引导存储芯片存储有引导代码；通信接口用于连接待测存储芯片和处理器；处理器用于读取引导存储芯片中的引导代码，根据引导代码加载内核，并在内核被完全加载后，控制引导存储芯片断电，并对待测存储芯片进行上电测试。本申请所提供的技术方案可以实现在避免文件系统干扰的前提下，快速完成对待测存储芯片的测试，同时可以循环对多个待测存储芯片进行测试。

本发明提供一种放大器、放大控制方法和存储电路。放大器包括第一节点、第二节点、第一控制电路、第二控制电路、第三控制电路和第四控制电路；第三控制电路在第一控制端提供的第一控制信号的控制下，控制第三节点与第一电压端之间连通或断开；第四控制电路在第二控制端提供的第二控制信号的控制下，控制第四节点与第二电压端之间连通或断开；第三控制电路包括的晶体管和第四控制电路包括的晶体管为氧化物晶体管。本发明通过将第三控制电路包括的晶体管和第四控制电路包括的晶体管设置为氧化物晶体管，可以减小放大器的漏电流，并降低功耗。

本发明公开了一种地址和命令发生电路以及半导体系统。所述地址和命令发生电路可以包括列地址发生器，所述列地址发生器被配置为：校正列地址的错误，当所述列地址对应于读取命令时基于未校正的列地址来产生内部列地址，以及当所述列地址对应于写入命令时基于校正的列地址来产生所述内部列地址。

本发明提供一种3D NAND闪存寿命预警方法、系统及存储介质，该方法包括构建3D NAND闪存寿命预测模型；随机选取若干同型号的初始3D NAND闪存芯片进行可靠性试验，获取初始3D NAND闪存芯片的可靠性试验数据并输入3D NAND闪存寿命预测模型中进行训练优化，利用优化后的3D NAND闪存寿命预测模型对待预测3D NAND闪存芯片预测寿命，根据预测寿命计算其剩余寿命，当剩余寿命小于预设阈值时，向用户发送寿命预警信息；本发明考虑3DNAND闪存芯片的工作温度、层间差异性和其他寿命特征，使用户方便地了解3D NAND闪存的寿命损耗，降低数据损失的风险，同时提高模型的真实性和可靠性。

本发明公开了一种存储器的操作方法，该操作方法包括如下步骤：接收操作指令：写入操作和刷新操作；若操作指令为写入状态1操作，则对被选中存储单元施加写入状态1的操作电压；若为写入状态0操作，则对被选中存储单元施加写入状态0的操作电压；若为刷新操作，则对被选中存储单元施加写入状态1的操作电压，并检测被选中存储单元是否存在电流，若不存在电流，则先对被选中存储单元施加写入状态0的操作电压，再对被选中存储单元施加写入状态1的操作电压；若存在电流，则对被选中存储单元施加写入状态0的操作电压。本发明在进行数据写入前无需进行读取操作，可有效缩短写入过程的操作流程，提高写入效率。