一种铁电随机存取存储器阵列及其控制方法

技术领域

本发明属于半导体存储器技术领域，具体涉及一种铁电随机存取存储器阵列及其控制方法。

背景技术

存储器是电子信息处理系统中不可或缺的组成部分。在过去，依靠CMOS工艺的不断进步，存储器的性能得以不断提高。但近年来，一方面，尺寸微缩导致的晶体管漏电问题越来越严重，在增大存储器功耗的同时，恶化了存储单元的保持特性，存储器的发展遇到较为明显的瓶颈；另一方面，人工智能和物联网等领域的快速发展又对存储器的容量、速度以及功耗等性能指标提出了更高的要求。在这样的背景下，由于嵌入式铁电随机存取存储器(Embedded Ferroelectric Random Access Memory，eFeRAM)具有非易失、高密度、低功耗以及读取速度快等特点，可提高系统的整体性能，因此，嵌入式铁电随机存取存储器在近年来备受关注。

铁电存储器有两种不同的极化状态，且两种极化状态均可在电压激励撤去后保持。给铁电存储器施加外加电压激励，两种不同极化状态的响应电荷量不同。定义两种不同极化状态分别代表“0”和“1”，可以实现数据的非易失性存储。如果将铁电存储器集成在阵列上，通过给不同极化状态的铁电存储器施加电压，并收集响应电荷带来的电压变化，可以以很低的代价、很高的速度来实现存储功能。

但是，铁电随机存取存储器的读出时间随着阵列规模的增大而增大，读出窗口随着阵列规模的增大而减小，因此，如何在不牺牲读出时间与读出窗口的前提下增大铁电随机存取存储器阵列规模，成为了一个急需解决的问题。

发明内容

为了解决现有技术存在的问题，本发明提出一种铁电随机存取存储器阵列及其控制方法，该阵列结构采用层次化的设计方法，可以在不牺牲读出时间与读出窗口的前提下增大铁电随机存取存储器阵列规模。

本发明的技术方案如下：

一种铁电随机存取存储器阵列，其特征在于，包括由基本阵列沿横向、纵向重复排列而成的总体阵列；在总体阵列中，同一列基本阵列中的每一条总体位线按各自列连接在一起，同一行基本阵列中的每条字线按各自行连接在一起，同一行基本阵列的控制线连接在一起组成该行控制线，同一列基本阵列的总体板线连接在一起组成该列的总体板线。

所述基本阵列包括存储单元、字线、控制线、基本板线、总体板线、基本位线和总体位线，由存储单元沿横向、纵向重复排列成矩阵结构；同一行存储单元的字线连接至同一条字线，同一行存储单元的板线连接至同一条基本板线，同一列存储单元的位线连接至同一条基本位线，字线与基本板线平行，字线与基本位线垂直；每一条基本板线都通过一个晶体管连接到基本阵列的同一条总体板线上，该晶体管的漏极接基本板线，源极接总体板线，栅极接同行的字线；每一条基本位线均通过一个晶体管连接到每列对应的总体位线上，该晶体管的源极接基本位线，漏极接总体位线，栅极接基本阵列的同一条控制线；当所述基本阵列由m行n列的存储单元组成时，该基本阵列包括m个连接基本板线与总体板线的晶体管、n个连接基本位线与总体位线的晶体管、m条基本板线、一条总体板线、n条基本位线、n条总体位线、m条字线和一条控制线，该基本阵列的引出线有一条总体板线、n条总体位线、m条字线和一条控制线，共(m+n+2)条引出线。

所述存储单元包括一个晶体管、一个铁电电容器、字线、位线和板线，该晶体管的栅极接字线、漏极接位线、源极接铁电电容器上极板，铁电电容器下极板接板线。

进一步，所述总体阵列中，每一条总体位线均连接到一个对应的灵敏放大电路，每一条总体板线均连接到对应的驱动电路，每一条字线均连接到对应的驱动电路，每一条控制线均连接到对应的驱动电路。

本发明还提供了一种控制所述铁电随机存取存储器阵列的方法，具体如下：

当向所述铁电随机存取存储器阵列写入数据时，一次给一行存储单元写入对应存储信息，具体步骤为：

先将需要写入存储信息的单元对应的总体位线预充到需要写入的电压值，然后将控制线和字线的电压置于有效电压，此时，连接总体位线与基本位线的晶体管开启，连接总体板线与基本板线的晶体管开启，被选中行的存储单元中的晶体管全部开启，因此，总体位线的电压全部传输至对应基本位线，总体板线的电压全部传输至对应基本板线，此时，需要写入信息“1”的存储单元对应基本位线电压为高电位，需要写入信息“0”的存储单元对应基本位线电压为低电位；先将总体板线电压置于低电位，完成信息“1”的写入，再将总体板线电压置于高电位，完成信息“0”的写入；写入完毕以后，总体板线与总体位线电压恢复至低电位，控制线与字线电压恢复至无效电压。

当读出所述铁电随机存取存储器阵列中的数据时，一次读出一行存储单元中存储的信息，具体步骤为：

先将需要读出的单元对应的总体位线置于浮置状态，然后将控制线和字线的电压置于有效电压，此时，连接总体位线与基本位线的晶体管开启，连接总体板线与基本板线的晶体管开启，被选中行的存储单元中的晶体管全部开启，因此，总体位线的电压全部传输至对应基本位线，总体板线的电压全部传输至对应基本板线，此时，基本位线也处于浮置状态；然后将总体板线电压置于高电位，被选中行中存储“0”的单元提供介电电荷使得对应的总体位线电压抬升，存储“1”的单元还会发生铁电极化翻转使得存储“1”的单元对应的总体位线电压比存储“0”的单元对应的总体位线电压高；总体位线电压经过灵敏放大电路与参考电压进行比较，存储“1”的单元对应的总体位线电压变为高电位，存储“0”的单元对应的总体位线电压变为低电位。

读出操作完成以后，当需要对被读出的被选择行进行信息重写时，具体步骤为：

在读出操作的末尾，总体位线电压经过灵敏放大电路与参考电压进行比较，存储“1”的单元对应的总体位线电压变为高电位，存储“0”的单元对应的总体位线电压变为低电位，由于此时总体板线电压为高电位，那么存储“0”的单元自动完成重写；然后将总体板线电压置于低电位，存储“1”的单元也将完成重写；重写完毕后，总体位线与总体板线电压恢复至低电位，控制线与字线电压恢复至无效电压。

本发明所述的一种铁电随机存取存储器阵列及其控制方法，该阵列结构采用层次化的设计方法，可以在不牺牲读出时间与读出窗口的前提下增大铁电随机存取存储器阵列规模。

附图说明

图1为组成本发明提供的一种铁电随机存取存储器阵列的存储单元的概要等效电路图及其符号图，其中，图1(a)为概要等效电路图，图1(b)为符号图；

图2为组成本发明提供的一种铁电随机存取存储器阵列的基本阵列的概要等效电路图及其符号图，其中，图2(a)为概要等效电路图，图2(b)为符号图；

图3为本发明提供的一种铁电随机存取存储器阵列的概要等效电路图；

图4为本发明提供的一种铁电随机存取存储器阵列的实施例的概要等效电路图。

具体实施方式

下面将参照附图对本发明的一个示例性实施方式做进一步说明。需要注意的是，公布实施例的目的在于帮助进一步理解本发明，但是本领域的技术人员可以理解：在不脱离本发明及所附权利要求的精神和范围内，各种替换和修改都是可能的。因此，本发明不应局限于实施例所公开的内容，本发明要求保护的范围以权利要求书界定的范围为准。

图1为组成本发明提供的一种铁电随机存取存储器阵列的存储单元的概要等效电路图及其符号图，其中，图1(a)为概要等效电路图，图1(b)为符号图。图1(a)中一个晶体管和一个铁电电容器组成了存储单元，晶体管的栅极接字线WL，晶体管的漏极接位线BL，晶体管的源极接铁电电容器的上极板，铁电电容器的下极板接板线PL。图1(a)所示的电路可以等效为图1(b)所示的符号图，图1(b)表示一个存储单元在电路中有三条引出线，分别为字线WL、位线BL和板线PL。

将图1所示的存储单元按照本发明所提出的方法进行重复排列，可以得到基本阵列。图2为组成本发明提供的一种铁电随机存取存储器阵列的基本阵列的概要等效电路图及其符号图，其中，图2(a)为概要等效电路图，图2(b)为符号图。在图2(a)中，基本阵列包括m行存储单元和n列存储单元。同一行存储单元的字线WL接基本阵列中的同一条字线，从第一行到第m行分别对应基本阵列中的字线WL

将图2所示的基本阵列按照本专利提出的方法重复性排列，可以组成总体阵列。图3为本发明提供的一种铁电随机存取存储器阵列的概要等效电路图。图3所示的总体阵列包括B行基本阵列和A列基本阵列。在图3所示的总体阵列中，每一列基本阵列中的n条总体位线连接在一起。比如，第一列基本阵列中的GBL

下面取n＝m＝A＝B＝2的一个实施例，说明如何用本发明提出的控制方法，对所提出的存储阵列进行写入、读出和重写操作。图4所示为n＝m＝A＝B＝2时的一个总体阵列电路，即图4的总体阵列由2行2列基本阵列组成，每个基本阵列由2行2列存储单元组成。第一行存储单元的字线均连接WL

下面对图4所示的总体阵列进行写入操作，具体地，对第一行存储单元进行写入操作，对从左至右的四个存储单元分别写入“0”、“1”、“0”和“1”。首先，将GBL

下面对图4所示的总体阵列进行读出操作，具体地，对第一行存储单元进行读出操作，由于从左至右的四个存储单元已经被写入“0”、“1”、“0”和“1”，所以对应的读出信息也应该是“0”、“1”、“0”和“1”。首先，将GBL

下面对图4所示的总体阵列进行重写操作，具体地，对第一行存储单元进行重写操作，由于从左至右的四个存储单元已经被读出“0”、“1”、“0”和“1”，所以对应的重写信息也应该是“0”、“1”、“0”和“1”。具体地，图4所示总体阵列中的各部分电压延续上述读出操作结束时的状态，即GBL

虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。