显示基板和显示装置

本申请为申请日为2022年6月9日的申请号为202210644140.7的中国专利申请的分案申请。

技术领域

本发明涉及显示技术领域，尤其涉及一种显示基板和显示装置。

背景技术

显示面板包括位于显示区域的阵列分布的多个像素电路和位于边缘区域的移位寄存器，所述移位寄存器包括多级驱动电路，所述驱动电路用于为对应的像素电路提供相应的扫描驱动信号。由于所述移位寄存器设置在显示面板的边缘区域，因此，所述驱动电路的排布方式决定了显示面板的边框宽度。

发明内容

本发明的主要目的在于提供一种显示基板和显示装置，解决现有技术中不能减短显示基板包括的驱动电路的沿第一方向的宽度，不利于实现窄边框的问题。

为了达到上述目的，本发明实施例提供了一种显示基板，包括设置于衬底基板上的移位寄存器，所述移位寄存器包括多级驱动电路，所述驱动电路包括第一输入电路、第二输入电路、第一输出电路和控制电路；所述第一输出电路配置为在第一节点的电位和第二节点的电位的控制下，向第一驱动信号输出端提供第一扫描驱动信号；所述第一输入电路配置为在时钟信号的控制下，向第三节点输入信号；所述第二输入电路配置为在所述第三节点的电位的控制下，将电源线提供的信号输入至第二节点；所述控制电路配置为控制第三节点的电位和所述第一节点的电位；

在所述衬底基板的驱动电路区域中设置有多级所述驱动电路；其中一级驱动电路区域包括第一区域和第二区域，在所述第一区域中设置有所述驱动电路包括的第一种类型晶体管，在所述第二区域中设置有所述驱动电路包括的第二种类型晶体管；

所述第一区域的一侧边为所述电源线远离所述第二区域的侧边，所述第一区域的另一侧边为靠近第二区域一侧的第一种类型晶体管的有源层靠近所述第二区域的侧边；

所述第二区域的一侧边是电源线远离第一区域的侧边，所述第二区域的另一侧边是靠近第二区域一侧的第一种类型晶体管的有源层靠近所述第二区域的侧边。

可选的，所述电源线包括第一电源线；所述第二输入电路用于在所述第三节点的电位的控制下，将所述第一电源线提供的第一电压信号输入至所述第二节点；

X1/X3≥0.21；

其中，X1为所述第一区域在第一方向上的宽度，X3为所述第二区域在所述第一方向上的宽度；

第一方向为与所述第一电源线的延伸方向相交的方向。

可选的，所述电源线包括第二电源线；所述第二输入电路用于在所述第三节点的电位的控制下，将所述第二电源线提供的第二电压信号输入至所述第二节点；

X1/X3≥0.52；

其中，X1为所述第一区域在第一方向上的宽度，X3为所述第二区域在所述第一方向上的宽度；

第一方向为与所述第二电源线的延伸方向相交的方向。

可选的，所述第一种类型晶体管为N型晶体管，所述第二种类型晶体管为P型晶体管；

至少一个所述N型晶体管与所述第二电源线的距离小于所述P型晶体管与所述第二电源线之间的距离。

可选的，所述第二输入电路包括第一晶体管；所述第一晶体管的栅极与所述第三节点电连接，所述第一晶体管的第一电极与第二电源线电连接，所述第一晶体管的第二电极与所述第二节点电连接；所述第一晶体管为第一种类型晶体管；

WT1/X1≥0.258；

其中，WT1为所述第一晶体管的有源层的沿第一方向的宽度。

可选的，所述驱动电路还包括第二输出电路，所述第二输出电路配置为在所述第三节点的电位的控制下，控制通过第二驱动信号输出端输出第二扫描驱动信号；所述第二输出电路包括第二晶体管；所述第二晶体管的栅极与所述第三节点电连接，所述第二晶体管的第一电极与所述第二电源线电连接，所述第二晶体管的第二电极与所述第二驱动信号输出端电连接；所述第二晶体管为第一种类型晶体管；

WT2/X1≥0.33；

WT2为所述第二晶体管的有源层的沿第一方向的宽度。

可选的，所述第二输入电路包括第一晶体管；所述第一晶体管的栅极与所述第三节点电连接，所述第一晶体管的第一电极与第二电源线电连接，所述第一晶体管的第二电极与所述第二节点电连接；所述驱动电路还包括第二输出电路，所述第二输出电路用于在所述第三节点的电位的控制下，控制通过第二驱动信号输出端输出第二扫描驱动信号；所述第二输出电路包括第二晶体管；所述第二晶体管的栅极与所述第三节点电连接，所述第二晶体管的第一电极与所述第二电源线电连接，所述第二晶体管的第二电极与所述第二驱动信号输出端电连接；所述第一晶体管和所述第二晶体管都为第一种类型晶体管；

WT2/WT1≥3.25；

所述第一晶体管的有源层的沿第一方向的宽度为WT1，WT2为所述第二晶体管的有源层的沿第一方向的宽度。

可选的，所述显示基板还包括设置于所述驱动电路区域的时钟信号线组，所述时钟信号线组被配置为提供所述时钟信号；

至少一个第一种类型晶体管的有源层在第一方向上位于时钟信号线组与电源线之间；

至少一个第一种类型晶体管的有源层在所述衬底基板上的正投影，与所述电源线在所述衬底基板上的正投影之间的交叠面积，小于等于该至少一个第一种类型晶体管的有源层的面积的六分之五。

可选的，至少一个第一种类型晶体管的有源层的沿第二方向的长度，与所述驱动电路的高度的比值小于等于0.75。

可选的，所述显示基板还包括设置于所述第二区域的第一有源层；所述第一有源层包括第一有源部、两个第二有源部和两个第三有源部；所述显示基板还包括第二输出电路；

所述第一有源部用作第三晶体管的有源层，所述两个第二有源部用作第四晶体管的有源层，所述两个第三有源部用作第五晶体管的有源层；

所述第三晶体管为所述第一输出电路包括的输出第一电压信号的晶体管，所述第五晶体管为所述第一输出电路包括的输出时钟信号的晶体管，所述第四晶体管为所述第二输出电路包括的输出第三电压信号的晶体管；

第n晶体管的沟道面积是ARn，ARn≥2

可选的，第一有源部的面积P1为p，两个所述第二有源部的面积之和P2大于等于2p而小于等于3p；两个所述第三有源部的面积之和P3大于等于3p而小于等于4p。

可选的，所述显示基板还包括设置于所述驱动电路区域的时钟信号线；所述时钟信号线配置为提供时钟信号；所述第四晶体管的第一电极与第三电源线电连接；

第一距离与所述第三晶体管的有源层在第一方向上的长度之间的比值小于等于10.78；

所述第一距离为所述时钟信号线远离显示区域的一侧边，与第三电源线靠近显示区域的一侧边的距离。

可选的，所述显示基板还包括设置于所述驱动电路区域的时钟信号线；所述时钟信号线配置为提供时钟信号；所述第四晶体管的第一电极与第三电源线电连接；第一电源线的线宽与第一距离之间的比值大于等于0.060；所述第一电源线的线宽为所述第一电源线沿第一方向的长度，第一距离为所述时钟信号线远离显示区域的一侧边，与第三电源线靠近显示区域的一侧边的距离。

可选的，所述显示基板还包括设置于所述驱动电路区域的时钟信号线；所述时钟信号线配置为提供时钟信号；所述第四晶体管的第一电极与第三电源线电连接；

第三电源线的线宽与第一距离之间的比值小于等于0.045；所述第三电源线的线宽为所述第三电源线沿第一方向的长度，第一距离为所述时钟信号线远离显示区域的一侧边，与第三电源线靠近显示区域的一侧边的距离。

可选的，所述显示基板还包括设置于所述驱动电路区域的时钟信号线组；所述时钟信号线组包括至少一条时钟信号线，所述时钟信号线配置为提供时钟信号；所述显示基板包括至少两条电源线；

所述时钟信号线组位于所述至少两条电源线中的两条电源线之间；或者，所述时钟信号线组位于所述电源线远离显示区域的一侧。

可选的，所述显示基板包括第一电源线和第三电源线；所述显示基板还包括第二输出电路；所述第二输入电路配置为在所述第三节点的电位的控制下，将所述第一电源线提供的第一电压信号输入至所述第二节点；所述第二输出电路配置为在第三节点的电位的控制下，将第三电源线提供的第三电压信号输出至第二驱动信号输出端；

第二距离与第三晶体管的有源层在第一方向上的长度之比小于等于8.47；

所述第三晶体管为所述第一输出电路包括的输出第一电压信号的晶体管；所述第二距离为所述第一电源线远离显示区域的一侧边与所述第三电源线靠近所述显示区域的一侧边之间的距离。

可选的，所述显示基板包括第一电源线和第三电源线；所述显示基板还包括第二输出电路；所述第二输入电路配置为在所述第三节点的电位的控制下，将所述第一电源线提供的第一电压信号输入至所述第二节点；所述第二输出电路配置为在第三节点的电位的控制下，将第三电源线提供的第三电压信号输出至第二驱动信号输出端；

第一电源线的线宽与第二距离之间的比值大于等于0.077；

所述第一电源线的线宽为所述第一电源线在第一方向上的长度；所述第二距离为所述第一电源线远离显示区域的一侧边与所述第三电源线靠近所述显示区域的一侧边之间的距离。

可选的，所述显示基板包括第一电源线和第三电源线；所述显示基板还包括第二输出电路；所述第二输入电路配置为在所述第三节点的电位的控制下，将所述第一电源线提供的第一电压信号输入至所述第二节点；所述第二输出电路配置为在第三节点的电位的控制下，将第三电源线提供的第三电压信号输出至第二驱动信号输出端；

第三电源线的线宽与第二距离之间的比值大于等于0.058；

所述第三电源线的线宽为所述第三电源线在第一方向上的长度；所述第二距离为所述第一电源线远离显示区域的一侧边与所述第三电源线靠近所述显示区域的一侧边之间的距离。

可选的，所述显示基板包括沿着远离所述衬底基板的方向依次层叠设置的第一源漏金属层和第二源漏金属层；

所述时钟信号线包括设置于所述第一源漏金属层的第一时钟信号线部或者设置于所述第二源漏金属层的第二时钟信号线部。

可选的，所述显示基板还包括设置于所述第一源漏金属层和所述衬底基板之间的第三栅金属层；

所述时钟信号线还包括设置于所述第三栅金属层的第三时钟信号线部；

所述时钟信号线包括所述第一时钟信号线部，所述第三时钟信号线部与所述第一时钟信号线部之间直接接触或者通过过孔相互电连接；或者，所述时钟信号线包括所述第二时钟信号线部，所述第三时钟信号线部与所述第二时钟信号线部之间直接接触或者通过过孔相互电连接。

可选的，所述时钟信号线包括相互耦接的两个时钟信号线部，所述两个时钟信号线部分别设置于不同金属层；所述两个时钟信号线部中之一连续，所述两个时钟信号线部中另一时钟信号线部不连续。

可选的，所述显示基板包括第一转接电极；

本级驱动电路包括的第五晶体管的第一电极、本级驱动电路包括的第六晶体管的栅极和相邻级驱动电路包括的第七晶体管的栅极通过同一所述第一转接电极相互电连接；

所述第五晶体管为所述第一输出电路包括的输出时钟信号的晶体管，所述第六晶体管为所述控制电路包括的在时钟信号的控制下工作的晶体管，所述第七晶体管为所述第一输入电路包括的为第三节点提供输入电压的晶体管。

可选的，所述显示基板包括第一电源线和第二电源线；所述显示基板还包括第二输出电路；所述第一输入电路包括第七晶体管；所述第二输入电路包括第八晶体管；所述第七晶体管是为第三节点提供输入电压的晶体管，所述第八晶体管是在所述第三节点的电位的控制下，将所述第一电源线提供的第一电压信号输入至第二节点的晶体管；第四晶体管为所述第二输出电路包括的输出第三电压信号的晶体管；

所述第七晶体管的有源层的延伸方向与所述第八晶体管的有源层的延伸方向相同或垂直；

在同一级驱动电路中，所述第七晶体管的第一电极在第二方向上的位置，低于所述第四晶体管的第二电极在第二方向上的位置。

可选的，所述显示基板包括第一电源线，所述显示基板还包括第二转接电极，所述第二转接电极与所述第一电源线为一体结构；所述第二输入电路包括第八晶体管；所述第一输出电路包括第三晶体管；所述第八晶体管是在所述第三节点的电位的控制下，将所述第一电源线提供的第一电压信号输入至第二节点的晶体管；所述第三晶体管为所述第一输出电路包括的输出第一电压信号的晶体管；

所述第二转接电极包括第一电极部、第二电极部和第三电极部；

所述第一电极部用作所述第一电源线与所述第八晶体管的一电极之间的连接电极，所述第二电极部为所述第八晶体管的第一电极与所述第三晶体管的第一电极之间的连接电极，所述第三电极部用作所述第三晶体管的第一电极；

所述第一电极部与所述第二电极部之间的夹角大于等于90度而小于等于120度。

可选的，所述显示基板还包括第三转接电极；所述第三转接电极包括第四电极部、第五电极部和第六电极部；所述第二输入电路包括第一晶体管和第八晶体管；所述第一晶体管是在第三节点的电位的控制下，将第二电源线提供的第二电压信号输入至第二节点的晶体管；所述驱动电路还包括第二输出电路，所述第二输出电路包括第二晶体管；所述第二晶体管是在第三节点的电位的控制下，将第二电源线提供的第二电压信号输出至第二驱动信号输出端的晶体管；所述第八晶体管是在所述第三节点的电位的控制下，将第一电源线提供的第一电压信号输入至第二节点的晶体管；所述控制电路包括第六晶体管和第九晶体管，所述第六晶体管为在时钟信号的控制下工作的晶体管；

所述第九晶体管为在第二电源线提供的第二电压信号的控制下，控制第三节点与第一节点之间连通的晶体管；所述第一晶体管和所述第二晶体管为第一种类型晶体管，所述第八晶体管和所述第九晶体管为第二种类型晶体管；

所述第四电极部用于电连接第一晶体管的底栅与第八晶体管的栅极；和/或，所述第四电极部用于电连接第二晶体管的底栅与所述第八晶体管的栅极；

所述第五电极部用于电连接所述第四电极部、所述第九晶体管的第一电极和所述第一晶体管的顶栅；和/或，所述第五电极部用于电连接所述第四电极部、所述第九晶体管的第一电极和所述第二晶体管的顶栅；

所述第六电极部用于电连接所述第九晶体管的第一电极和所述第六晶体管的第二电极。

可选的，所述第四电极部与所述第五电极部之间的夹角大于等于90度而小于130度。

可选的，所述第五电极部与所述第六电极部垂直或平行。

可选的，所述第一输出电路还包括第一电容，所述第一电容的第一极板与第一节点电连接，所述第一电容的第二极板与第一驱动信号输出端电连接；所述显示基板还包括第一屏蔽部；

所述第一电容的第一极板设置于所述衬底基板与所述第一电容的第二极板之间；

所述第一屏蔽部设置于所述第一电容的第二极板远离所述衬底基板的一侧。

可选的，本发明至少一实施例所述的显示基板还包括第二屏蔽部；所述第二输入电路包括第一晶体管；

所述第二屏蔽部设置于所述第一晶体管的有源层远离所述衬底基板的一侧；

所述第二屏蔽部在所述电源线上的正投影的面积大于所述第一晶体管的有源层在电源线上的正投影的面积。

本发明实施例还提供一种显示基板，包括设置于衬底基板上的移位寄存器，所述移位寄存器包括多级驱动电路，所述驱动电路包括第一输入电路、第二输入电路、第一输出电路、控制电路和第二输出电路；所述第一输出电路配置为在第一节点的电位和第二节点的电位的控制下，向第一驱动信号输出端提供第一扫描驱动信号；所述第一输入电路配置为在时钟信号的控制下，向第三节点输入信号；所述第二输入电路配置为在所述第三节点的电位的控制下，将电源线提供的信号输入至第二节点；所述控制电路配置为控制第三节点的电位和所述第一节点的电位；所述第二输出电路配置为在所述第三节点的电位的控制下，控制通过第二驱动信号输出端输出第二扫描驱动信号；所述第二输入电路包括第一晶体管；所述第二输出电路包括第二晶体管；

所述驱动电路用于为显示区域提供扫描驱动信号；

第一晶体管的栅极与所述第三节点电连接，所述第一晶体管的第一电极与第二电源线电连接，所述第一晶体管的第二电极与所述第二节点电连接；第二晶体管的栅极与所述第三节点电连接，所述第二晶体管的第一电极与所述第二电源线电连接，所述第二晶体管的第二电极与所述第二驱动信号输出端电连接；所述第一晶体管和所述第二晶体管为N型晶体管；

所述第二晶体管的氧化物有源层的面积与所述第一晶体管的氧化物有源层的面积的比值大于等于8.74。

可选的，第四晶体管为所述第二输出电路包括的输出第三电压信号的晶体管；所述第四晶体管为P型晶体管；所述第四晶体管的有源层为低温多晶硅有源层；

所述第二晶体管的氧化物有源层的面积与所述第四晶体管的有源层的面积的比值大于等于1.4。

可选的，所述电源线包括第一电源线和第三电源线；所述第二输入电路用于在所述第三节点的电位的控制下，将所述第一电源线提供的第一电压信号输入至所述第二节点；所述第二输出电路与第三电源线电连接，用于在第三节点的电位的控制下，将所述第三电源线提供的第三电压信号提供至第二驱动信号输出端；

所述第三电压信号的电压值大于等于所述第一电压信号的电压值。

可选的，所述第三电压信号的电压值大于等于所述第一电压信号的电压值的1.4倍。

可选的，所述第一晶体管的栅极包括第一栅极和第二栅极，所述第二晶体管的栅极包括第一栅极和第二栅极，所述第一栅极为底栅，所述第二栅极为顶栅；所述显示基板包括沿着远离所述衬底基板的一侧层叠设置的第一栅金属层、第二栅金属层和第三栅金属层；

所述底栅包含于所述第一栅金属层，所述顶栅包含于所述第二栅金属层；或者，所述底栅包含于所述第二栅金属层，所述顶栅包含于所述第三栅金属层；或者，所述底栅包含于所述第一栅金属层，所述顶栅包含于所述第三栅金属层。

可选的，所述第一晶体管的第一栅极与所述第二晶体管的第一栅极为一体结构，所述第一晶体管的第二栅极与所述第二晶体管的第二栅极为一体结构；所述显示基板还包括设置于所述第三栅金属层远离所述衬底基板的一侧的第一源漏金属层和第二源漏金属层；所述第一源漏金属层设置于所述第三栅金属层与所述第二源漏金属层之间；

所述第一晶体管的第一栅极与所述第一晶体管的第二栅极之间通过连接电极相互电连接，所述连接电极包含于所述第一源漏金属层或所述第二源漏金属层。

本发明实施例还提供一种显示基板，包括设置于衬底基板上的移位寄存器，所述移位寄存器包括多级驱动电路；

所述驱动电路包括第一输入电路、第二输入电路、第一输出电路和控制电路；

所述第一输出电路配置为在第一节点的电位和第二节点的电位的控制下，向第一驱动信号输出端提供第一扫描驱动信号；

所述第一输入电路配置为在时钟信号的控制下，向第三节点输入信号；

所述第二输入电路配置为在所述第三节点的电位的控制下，将电源线提供的信号输入至第二节点；

所述控制电路配置为控制第三节点的电位和所述第一节点的电位。

可选的，所述电源线包括第一电源线和第二电源线；

所述第一输入电路分别与输入电压端、第一时钟信号线和第三节点电连接，配置为在所述第一时钟信号线提供的第一时钟信号的控制下，将所述输入电压端提供的输入电压写入所述第三节点；

所述第二输入电路分别与所述第三节点、所述第二电源线、第二节点和所述第一电源线电连接，配置为在所述第三节点的电位的控制下，将所述第一电源线提供的第一电压信号写入所述第二节点，并将所述第二电源线提供的第二电压信号写入所述第二节点；

所述第一输出电路分别与所述第二节点、第一节点、所述第一电源线、第二时钟信号线和第一驱动信号输出端电连接，配置为在所述第二节点的电位的控制下，将所述第一电源线提供的第一电压信号输出至所述第一驱动信号输出端，并在所述第一节点的电位的控制下，将所述第二时钟信号线提供的第二时钟信号输出至所述第一驱动信号输出端；

所述控制电路分别与所述第二节点、所述第一电源线、所述第二时钟信号线、所述第三节点、所述第一节点和第二电源线电连接，配置为在所述第二节点的电位和所述第二时钟信号线提供的第二时钟信号的控制下，控制将所述第一电源线提供的第一电压信号写入所述第三节点，并在所述第二电源线提供的第二电压信号的控制下，控制所述第三节点与所述第一节点之间连通。

可选的，本发明至少一实施例所述的显示基板还包括第二输出电路；

所述第二输出电路分别与所述第三节点、第二驱动信号输出端、第三电源线和第二电源线电连接，配置为在所述第三节点的电位的控制下，将所述第三电源线提供的第三电压信号输出至所述第二驱动信号输出端，并将所述第二电源线提供的第二电压信号输出至所述第二驱动信号输出端。

可选的，所述第二输出电路还与第一控制端电连接，所述第二输出电路的输出端与第二驱动信号输出端电连接；

所述第二输出电路还配置为在所述第一控制端提供的第一控制信号的控制下，控制将所述第三电压信号输出至所述第二驱动信号输出端，并用于在所述第三节点的电位和所述第一控制信号的控制下，将所述第二电压信号输出至所述第二驱动信号输出端。

可选的，本发明至少一实施例所述的显示基板还包括稳压电路；所述第二输出电路的输出端通过所述稳压电路与所述第二驱动信号输出端电连接；

所述稳压电路的输入端与所述第二输出电路的输出端电连接，所述稳压电路的输出端与所述第二驱动信号输出端电连接，所述稳压电路用于对所述第二输出电路输出的信号进行稳压，得到并通过所述第二驱动信号输出端输出第二扫描驱动信号。

可选的，本发明至少一实施例所述的显示基板还包括第一储能电路和第二储能电路；

所述第一储能电路的第一端与所述第二输出电路的输出端电连接，所述第一储能电路的第二端与所述第二驱动信号输出端电连接；

所述第二储能电路的第一端与所述第二输出电路的输出端电连接，所述第二储能电路的第二端与所述第二驱动信号输出端电连接；

所述第一储能电路和所述第二储能电路用于储存电能。

可选的，所述第一输入电路包括第七晶体管；所述第二输入电路包括第一晶体管和第八晶体管；所述第一输出电路包括第三晶体管、第五晶体管和第一电容；所述控制电路包括第六晶体管、第九晶体管和第十晶体管；

所述第一晶体管的栅极与所述第三节点电连接，所述第一晶体管的第一电极与第二电源线电连接，所述第一晶体管的第二电极与所述第二节点电连接；

所述第八晶体管的栅极与所述第三节点电连接，所述第八晶体管的第一电极与所述第一电源线电连接，所述第八晶体管的第二电极与所述第二节点电连接；

所述第七晶体管的栅极与所述第一时钟信号线电连接，所述第七晶体管的第一电极与所述输入电压端电连接，所述第七晶体管的第二电极与所述第三节点电连接；

所述第三晶体管的栅极与所述第二节点电连接，所述第三晶体管的第一电极与所述第一电源线电连接，所述第三晶体管的第二电极与所述第一驱动信号输出端电连接；

所述第五晶体管的栅极与所述第一节点电连接，所述第五晶体管的第一电极与所述第一驱动信号输出端电连接，所述第五晶体管的第二电极与所述第二时钟信号线电连接；

所述第一电容的第一极板与所述第一节点电连接，所述第一电容的第二极板与所述第一驱动信号输出端电连接；

所述第六晶体管的栅极与所述第二时钟信号线电连接，所述第六晶体管的第一电极与所述第十晶体管的第二电极电连接，所述第六晶体管的第二电极与所述第三节点电连接；

所述第十晶体管的栅极与所述第二节点电连接，所述第十晶体管的第一电极与所述第一电源线电连接；

所述第九晶体管的栅极与所述第二电源线电连接，所述第九晶体管的第一电极与所述第三节点电连接，所述第九晶体管的第二电极与所述第一节点电连接。

可选的，所述第二输出电路包括第二晶体管和第四晶体管；

所述第二晶体管的栅极与所述第三节点电连接，所述第二晶体管的第一电极与所述第二电源线电连接，所述第二晶体管的第二电极与所述第二驱动信号输出端电连接；

所述第四晶体管的栅极与所述第三节点电连接，所述第四晶体管的第一电极与所述第三电源线电连接，所述第四晶体管的第二电极与所述第二驱动信号输出端电连接。

可选的，所述第二输出电路包括第二晶体管、第四晶体管、第十一晶体管和第十二晶体管；

所述第二晶体管的栅极与所述第三节点电连接，所述第二晶体管的第一电极与所述第十二晶体管的第二电极电连接，所述第二晶体管的第二电极与所述第二驱动信号输出端电连接；

所述第四晶体管的栅极与所述第三节点电连接，所述第四晶体管的第一电极与所述第三电源线电连接，所述第四晶体管的第二电极与所述第二驱动信号输出端电连接；

所述第十一晶体管的栅极与所述第一控制端电连接，所述第十一晶体管的第一电极与所述第三电源线电连接，所述第十一晶体管的第二电极与所述第二驱动信号输出端电连接；

所述第十二晶体管的栅极与所述第一控制端电连接，所述第十二晶体管的第一电极与所述第二电源线电连接。

可选的，所述稳压电路包括第十三晶体管和第十四晶体管；

所述第十三晶体管的栅极与所述第二输出电路的输出端电连接，所述第十三晶体管的第一电极与第二电源线电连接，所述第十三晶体管的第二电极与第二驱动信号输出端电连接；

所述第十四晶体管的栅极与所述第二输出电路的输出端电连接，所述第十四晶体管的第一电极与所述第三电源线电连接，所述第十四晶体管的第二电极与所述第二驱动信号输出端电连接。

可选的，所述第一储能电路包括第二电容，所述第二储能电路包括第三电容；所述第二电容的第一端与所述第二输出电路的输出端电连接，所述第二电容的第二端与所述第二驱动信号输出端电连接；

所述第三电容的第一端与所述第二输出电路的输出端电连接，所述第三电容的第二端与所述第二驱动信号输出端电连接。

本发明实施例还提供一种显示装置，包括上述的显示基板。

可选的，本发明至少一实施例所述的显示装置还包括时序控制器、扫描驱动器和数据驱动器；

所述时序控制器分别与所述扫描驱动器和所述数据驱动器电连接，用于分别为所述扫描驱动器和所述数据驱动器提供相应的控制信号；

所述扫描驱动器分别与多行扫描线电连接，用于将相应的扫描信号分别提供至所述多行扫描线；

所述数据驱动器分别与多列数据线电连接，用于分别为所述多列数据线提供相应的数据信号。

本发明所述的显示基板和显示装置能减短显示基板包括的驱动电路的沿第一方向的宽度，利于实现窄边框。

附图说明

图1是本发明所述的显示基板包括的驱动电路的至少一实施例的结构图；

图2是所述驱动电路的至少一实施例的结构图；

图3是所述驱动电路的至少一实施例的结构图；

图4是所述驱动电路的至少一实施例的结构图；

图5是所述驱动电路的至少一实施例的结构图；

图6是所述驱动电路的至少一实施例的电路图；

图7是本发明如图6所示的驱动电路的至少一实施例的工作时序图；

图8是所述驱动电路的至少一实施例的电路图；

图9是所述驱动电路的至少一实施例的电路图；

图10是本发明如图9所示的驱动电路的至少一实施例的工作时序图；

图11是所述驱动电路的至少一实施例的电路图；

图12是所述驱动电路的至少一实施例的电路图；

图13是如图12所示的驱动电路的至少一实施例的工作时序图；

图14是所述驱动电路的至少一实施例的电路图；

图15是所述驱动电路的至少一实施例的电路图；

图16是如图15所示的驱动电路的至少一实施例的工作时序图；

图17是图9所示的驱动电路的一部分布局图；

图18是图9所示的驱动电路的一部分布局图；

图19是图9所示的驱动电路的一部分布局图；

图20是像素电路的至少一实施例的电路图；

图21是像素电路的至少一实施例的电路图；

图22是像素电路的至少一实施例的电路图；

图23是在显示基板的至少一实施例中，驱动电路的布局图中的第一半导体层、第二半导体层、第一栅金属层和第二栅金属层的示意图；

图24为图23中的第一栅金属层的布局图；

图25是在图23的基础上增设第三栅金属层的布局示意图；

图26是在图25的基础上增设第一源漏金属层的布局示意图；

图27为本发明至少一实施例所述的显示基板中的一级驱动电路的布局图；

图28是图27中的第一半导体层的布局图；

图29为图27中的第一栅金属层的布局图；

图30为图27中的第二半导体层的布局图；

图31为图27中的第二栅金属层的布局图；

图32为图27中的第三栅金属层的布局图；

图33为图27中的第一源漏金属层的布局图；

图34为图27中的第二源漏金属层的布局图；

图35是图33中的第二转接电极的结构图；

图36是图33中的第三转接电极的结构图；

图37是图27所示的显示基板的布局图与显示区域A0的位置关系示意图；

图38为本发明至少一实施例所述的显示基板中的一级驱动电路的布局图；

图39为图38中的第一半导体层的布局图；

图40为图38中的第一栅金属层的布局图；

图41为图38中的第二半导体层的布局图；

图42为图38中的第二栅金属层的布局图；

图43为图38中的第三栅金属层的布局图；

图44为图38中的第一源漏金属层的布局图；

图45为图38中的第二源漏金属层的布局图；

图46是图44中的第二转接电极Z2的结构图；

图47是图44中的第三转接电极Z3的结构图；

图48为本发明至少一实施例所述的显示基板中的一级驱动电路的布局图；

图49为图48中的第一半导体层的布局图；

图50为图48中的第一栅金属层的布局图；

图51为图48中的第二半导体层的布局图；

图52为图48中的第二栅金属层的布局图；

图53为图48中的第三栅金属层的布局图；

图54为图48中的第一源漏金属层的布局图；

图55为图48中的第二源漏金属层的布局图；

图56为图48中的屏蔽层的布局图；

图57是图54中的第三转接电极Z3的结构图；

图58是图56所示的屏蔽层和图53所示的第三栅金属层之间的叠加示意图；

图59为本发明至少一实施例所述的显示基板中的一级驱动电路的布局图；

图60为图59中的第一半导体层的布局图；

图61为图59中的第一栅金属层的布局图；

图62为图59中的第二半导体层的布局图；

图63为图59中的第二栅金属层的布局图；

图64为图59中的第三栅金属层的布局图；

图65为图59中的第一源漏金属层的布局图；

图66为图59中的第二源漏金属层的布局图；

图67为图59中的屏蔽层的布局图；

图68是图67所示的屏蔽层和图64所示的第三栅金属层之间的叠加示意图；

图69是图27对应的至少一实施例、图38对应的至少一实施例、图48对应的至少一实施例和图59对应的至少一实施例的比较示意图；

图70是相邻两级驱动电路的至少一实施例的布局图；

图71是相邻两级驱动电路的至少一实施例的布局图；

图72为图71中的第一半导体层的布局图；

图73为图71中的第一栅金属层的布局图；

图74为图71中的第二半导体层的布局图；

图75为图71中的第二栅金属层的布局图；

图76为图71中的第三栅金属层的布局图；

图77为图71中的第一源漏金属层的布局图；

图78为图71中的第二源漏金属层的布局图；

图79为图71中的A-A’截面图；

图80是图59中的B-B’截面图；

图81是本发明至少一实施例所述的显示装置的结构图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。在本发明实施例中，为区分晶体管除栅极之外的两极，将其中一极称为第一电极，另一极称为第二电极。

在实际操作时，当所述晶体管为薄膜晶体管或场效应管时，所述第一电极可以为漏极，所述第二电极可以为源极；或者，所述第一电极可以为源极，所述第二电极可以为漏极。

本发明实施例所述的显示基板包括设置于衬底基板上的移位寄存器，所述移位寄存器包括多级驱动电路；

所述驱动电路包括第一输入电路、第二输入电路、第一输出电路和控制电路；

所述第一输出电路配置为在第一节点的电位和第二节点的电位的控制下，向第一驱动信号输出端提供第一扫描驱动信号；

所述第一输入电路配置为在时钟信号的控制下，向第三节点输入信号；

所述第二输入电路配置为在所述第三节点的电位的控制下，将电源线提供的信号输入至第二节点；

所述控制电路配置为控制第三节点的电位。

在本发明至少一实施例中，所述电源线包括第一电源线和第二电源线；

所述第一输入电路分别与输入电压端、第一时钟信号线和第三节点电连接，配置为在所述第一时钟信号线提供的第一时钟信号的控制下，将所述输入电压端提供的输入电压写入所述第三节点；

所述第二输入电路分别与所述第三节点、所述第二电源线、第二节点和所述第一电源线电连接，配置为在所述第三节点的电位的控制下，将所述第一电源线提供的第一电压信号写入所述第二节点，并将所述第二电源线提供的第二电压信号写入所述第二节点；

所述第一输出电路分别与所述第二节点、第一节点、所述第一电源线、第二时钟信号线和第一驱动信号输出端电连接，配置为在所述第二节点的电位的控制下，将所述第一电源线提供的第一电压信号输出至所述第一驱动信号输出端，并在所述第一节点的电位的控制下，将所述第二时钟信号线提供的第二时钟信号输出至所述第一驱动信号输出端；

所述控制电路分别与所述第二节点、所述第一电源线、所述第二时钟信号线、所述第三节点、所述第一节点和第二电源线电连接，配置为在所述第二节点的电位和所述第二时钟信号线提供的第二时钟信号的控制下，控制将所述第一电源线提供的第一电压信号写入所述第三节点，并在所述第二电源线提供的第二电压信号的控制下，控制所述第三节点与所述第一节点之间连通。

本发明至少一实施例所述的驱动电路在工作时，第一输入电路在第一时钟信号的控制下，控制将输入电压写入第三节点，第二输入电路在第三节点的电位的控制下，控制所述第二节点的电位，控制电路在第二节点的电位和第二时钟信号的控制下，控制第三节点与第一电源线之间连通，并在第二电压信号的控制下，控制所述第三节点与所述第一节点之间连通，所述第一输出电路在第一节点的电位和所述第二节点的电位的控制下，控制所述第一驱动信号输出端输出第一扫描驱动信号。

如图1所示，在本发明至少一实施例中，所述驱动电路的至少一实施例包括第一输入电路11、第二输入电路12、第一输出电路13和控制电路14；

所述第一输入电路11分别与输入电压端STV、第一时钟信号线K1和第三节点N3电连接，配置为在所述第一时钟信号线K1提供的第一时钟信号的控制下，将所述输入电压端STV提供的输入电压写入所述第三节点N3；

所述第二输入电路12分别与所述第三节点N3、第二电源线VGL、第二节点N2和所述第一电源线VGH电连接，配置为在所述第三节点N3的电位的控制下，将所述第一电源线VGH提供的第一电压信号写入所述第二节点N2，并将所述第二电源线VGL提供的第二电压信号写入所述第二节点N2；

所述第一输出电路13分别与所述第二节点N2、第一节点N1、所述第一电源线VGH、第二时钟信号线K2和第一驱动信号输出端GP电连接，配置为在所述第二节点N2的电位的控制下，将所述第一电源线VGH提供的第一电压信号输出至所述第一驱动信号输出端GP，并在所述第一节点N1的电位的控制下，将所述第二时钟信号线K2提供的第二时钟信号输出至所述第一驱动信号输出端GP；

所述控制电路14分别与所述第二节点N2、所述第一电源线VGH、所述第二时钟信号线K2、所述第三节点N3、所述第一节点N1和第二电源线VGL电连接，配置为在所述第二节点N2的电位和所述第二时钟信号线K2提供的第二时钟信号的控制下，控制将所述第一电源线VGH提供的第一电压信号写入所述第三节点N3，并在所述第二电源线VGL提供的第二电压信号的控制下，控制所述第三节点N3与所述第一节点N1之间连通。

在本发明至少一实施例中，所述第一电压信号可以为第一高电压信号，所述第二电压信号可以为低电压信号，但不以此为限。

在图2所示的驱动电路的至少一实施例中，所述第二节点N2也可以为第二驱动信号输出端GN，所述第二驱动信号输出端GN可以用于提供N型扫描驱动信号，所述第一驱动信号输出端可以用于提供P型扫描驱动信号。

在本发明至少一实施例中，所述N型扫描驱动信号为用作导通N型晶体管的扫描驱动信号，所述P型扫描驱动信号为用作导通P型晶体管的扫描驱动信号。

在本发明至少一实施例中，所述驱动电路能够同时输出两种扫描驱动信号。

如图3所示，在图1所示的驱动电路的至少一实施例的基础上，所述驱动电路的至少一实施例还包括第二输出电路31；

所述第二输出电路31分别与所述第三节点N3、第二驱动信号输出端GN、第三电源线VGH2和第二电源线VGL电连接，配置为在所述第三节点N3的电位的控制下，将所述第三电源线VGH2提供的第三电压信号输出至所述第二驱动信号输出端GN，并将所述第二电源线VGL提供的第二电压信号输出至所述第二驱动信号输出端GN。

在本发明至少一实施例中，所述第三电压信号可以为第二高电压信号。

在图3所示的驱动电路的至少一实施例工作时，可以通过第一驱动信号输出端GP提供P型扫描驱动信号，通过第二驱动信号输出端GN提供N型扫描驱动信号。

在本发明至少一实施例中，所述第二输出电路还可以与第一控制端电连接，所述第二输出电路的输出端与第二驱动信号输出端电连接，所述第二输出电路配置为在所述第一控制端提供的第一控制信号的控制下，控制将所述第三电压信号输出至所述第二驱动信号输出端，并用于在所述第三节点的电位和所述第一控制信号的控制下，将所述第二电压信号输出至所述第二驱动信号输出端。

在具体实施时，所述第一控制端可以与相邻上一级驱动电路的第一驱动信号输出端电连接，所述第二输出电路可以在相邻上一级驱动电路输出有效的第一扫描驱动信号时，控制本级驱动电路的第二驱动信号输出端与第三电源线之间连通，并控制本级驱动电路的第二驱动信号输出端与第二电源线之间断开。

如图4所示，在图3所示的驱动电路的至少一实施例的基础上，所述驱动电路的至少一实施例还包括稳压电路41；

所述第二输出电路31的输出端通过所述稳压电路41与所述第二驱动信号输出端GN电连接；

所述稳压电路41的输入端与所述第二输出电路31的输出端电连接，所述稳压电路41的输出端与所述第二驱动信号输出端GN电连接，所述稳压电路41用于对所述第二输出电路31输出的信号进行稳压，得到并通过所述第二驱动信号输出端GN输出第二扫描驱动信号。

在图4所示的驱动电路的至少一实施例在工作时，所述稳压电路41对所述第二输出电路31输出的信号进行稳压，得到第二扫描驱动信号。

如图5所示，在图4所示的驱动电路的至少一实施例的基础上，所述驱动电路的至少一实施例还包括第一储能电路51和第二储能电路52；

所述第一储能电路51的第一端与所述第二输出电路31的输出端电连接，所述第一储能电路51的第二端与所述第二驱动信号输出端GN电连接；

所述第二储能电路52的第一端与所述第二输出电路31的输出端电连接，所述第二储能电路52的第二端与所述第二驱动信号输出端GN电连接；

所述第一储能电路51和所述第二储能电路52用于储存电能。

可选的，所述第一输入电路包括第七晶体管；所述第二输入电路包括第一晶体管和第八晶体管；所述第一输出电路包括第三晶体管、第五晶体管和第一电容；所述控制电路包括第六晶体管、第九晶体管和第十晶体管；

所述第一晶体管的栅极与所述第三节点电连接，所述第一晶体管的第一电极与第二电源线电连接，所述第一晶体管的第二电极与所述第二节点电连接；

所述第八晶体管的栅极与所述第三节点电连接，所述第八晶体管的第一电极与所述第一电源线电连接，所述第八晶体管的第二电极与所述第二节点电连接；

所述第七晶体管的栅极与所述第一时钟信号线电连接，所述第七晶体管的第一电极与所述输入电压端电连接，所述第七晶体管的第二电极与所述第三节点电连接；

所述第三晶体管的栅极与所述第二节点电连接，所述第三晶体管的第一电极与所述第一电源线电连接，所述第三晶体管的第二电极与所述第一驱动信号输出端电连接；

所述第五晶体管的栅极与所述第一节点电连接，所述第五晶体管的第一电极与所述第一驱动信号输出端电连接，所述第五晶体管的第二电极与所述第二时钟信号线电连接；

所述第一电容的第一极板与所述第一节点电连接，所述第一电容的第二极板与所述第一驱动信号输出端电连接；

所述第六晶体管的栅极与所述第二时钟信号线电连接，所述第六晶体管的第一电极与所述第十晶体管的第二电极电连接，所述第六晶体管的第二电极与所述第三节点电连接；

所述第十晶体管的栅极与所述第二节点电连接，所述第十晶体管的第一电极与所述第一电源线电连接；

所述第九晶体管的栅极与所述第二电源线电连接，所述第九晶体管的第一电极与所述第三节点电连接，所述第九晶体管的第二电极与所述第一节点电连接。

可选的，所述第二输出电路包括第二晶体管和第四晶体管；所述第二晶体管的栅极与所述第三节点电连接，所述第二晶体管的第一电极与所述第二电源线电连接，所述第二晶体管的第二电极与所述第二驱动信号输出端电连接；

所述第四晶体管的栅极与所述第三节点电连接，所述第四晶体管的第一电极与所述第三电源线电连接，所述第四晶体管的第二电极与所述第二驱动信号输出端电连接。

可选的，所述第二输出电路包括第二晶体管、第四晶体管、第十一晶体管和第十二晶体管；

所述第二晶体管的栅极与所述第三节点电连接，所述第二晶体管的第一电极与所述第十二晶体管的第二电极电连接，所述第二晶体管的第二电极与所述第二驱动信号输出端电连接；

所述第四晶体管的栅极与所述第三节点电连接，所述第四晶体管的第一电极与所述第三电源线电连接，所述第四晶体管的第二电极与所述第二驱动信号输出端电连接；所述第十一晶体管的栅极与所述第一控制端电连接，所述第十一晶体管的第一电极与所述第三电源线电连接，所述第十一晶体管的第二电极与所述第二驱动信号输出端电连接；

所述第十二晶体管的栅极与所述第一控制端电连接，所述第十二晶体管的第一电极与所述第二电源线电连接。

可选的，所述稳压电路包括第十三晶体管和第十四晶体管；

所述第十三晶体管的栅极与所述第二输出电路的输出端电连接，所述第十三晶体管的第一电极与第二电源线电连接，所述第十三晶体管的第二电极与第二驱动信号输出端电连接；

所述第十四晶体管的栅极与所述第二输出电路的输出端电连接，所述第十四晶体管的第一电极与所述第三电源线电连接，所述第十四晶体管的第二电极与所述第二驱动信号输出端电连接。

可选的，所述第一储能电路包括第二电容，所述第二储能电路包括第三电容；所述第二电容的第一端与所述第二输出电路的输出端电连接，所述第二电容的第二端与所述第二驱动信号输出端电连接；

所述第三电容的第一端与所述第二输出电路的输出端电连接，所述第三电容的第二端与所述第二驱动信号输出端电连接。

如图6所示，在图1所示的驱动电路的至少一实施例中，所述第一输入电路11包括第七晶体管T7；所述第二输入电路12包括第一晶体管T1和第八晶体管T8；所述第一输出电路13包括第三晶体管T3、第五晶体管T5和第一电容C1；所述控制电路14包括第六晶体管T6、第九晶体管T9和第十晶体管T10；

所述第一晶体管T1的栅极与所述第三节点N3电连接，所述第一晶体管T1的源极与第二电源线VGL电连接，所述第一晶体管T1的漏极与所述第二节点N2电连接；

所述第八晶体管T8的栅极与所述第三节点N3电连接，所述第八晶体管T8的源极与所述第一电源线VGH电连接，所述第八晶体管T8的漏极与所述第二节点N2电连接；

所述第七晶体管T7的栅极与所述第一时钟信号线K1电连接，所述第七晶体管T7的源极与所述输入电压端STV电连接，所述第七晶体管T7的漏极与所述第三节点N3电连接；

所述第三晶体管T3的栅极与所述第二节点N2电连接，所述第三晶体管T3的源极与所述第一电源线VGH电连接，所述第三晶体管T3的漏极与所述第一驱动信号输出端GP电连接；

所述第五晶体管T5的栅极与所述第一节点N1电连接，所述第五晶体管T5的源极与所述第一驱动信号输出端GP电连接，所述第五晶体管T5的漏极与所述第二时钟信号线K2电连接；

所述第一电容C1的第一极板与所述第一节点N1电连接，所述第一电容C1的第二极板与所述第一驱动信号输出端GP电连接；

所述第六晶体管T6的栅极与所述第二时钟信号线K2电连接，所述第六晶体管T6的源极与所述第十晶体管T10的漏极电连接，所述第六晶体管T6的漏极与所述第三节点N3电连接；

所述第十晶体管T10的栅极与所述第二节点N2电连接，所述第十晶体管T10的源极与所述第一电源线VGH电连接；

所述第九晶体管T9的栅极与所述第二电源线VGL电连接，所述第九晶体管T9的源极与所述第三节点N3电连接，所述第九晶体管T9的漏极与所述第一节点N1电连接。

在图6所示的驱动电路的至少一实施例中，T1为N型晶体管，除了T1之外的晶体管为P型晶体管。

在本发明至少一实施例中，为了让第二节点的电位更稳定的保持于能够使得T3导通的低电位，可以将T1设置为N型晶体管。

如图7所示，本发明如图6所示的驱动电路的至少一实施例在工作时，驱动周期包括先后设置的输入阶段t1、输出阶段t2和复位阶段t3；

在输入阶段t1，K1提供低电压信号，K2提供高电压信号，STV提供低电压信号，T7导通，以将N3的电位变为低电压，T8导通，以将N2的电位拉高，T3关断；T9导通，N1的电位为低电压信号，T5导通，GP输出高电压信号；

在输出阶段t2，K1提供高电压信号，K2提供低电压信号，STV提供高电压信号，T7关断，N2的电位维持为高电压，T10关断，T6打开，N3的电位维持为低电压，T5导通，T3关断，GP输出低电压信号；

在复位阶段t3，K1提供低电压信号，K2提供高电压信号，STV提供高电压信号，T7导通，以使得N3的电位为高电压，T1导通，以将N2的电位拉低，T10导通，T6关断，T9导通，N1的电位为高电压，T3导通，T5关断，GP输出高电压信号。

图8所示的驱动电路的至少一实施例与图6所示的驱动电路的至少一实施例的区别如下：将所述第二节点N2设置为第二驱动信号输出端GN，所述第二驱动信号输出端GN用于输出N型扫描驱动信号。

图9所示的驱动电路的至少一实施例与图6所示的驱动电路的至少一实施例的区别如下：所述驱动电路还包括第二输出电路31；

所述第二输出电路31包括第二晶体管T2和第四晶体管T4；

所述第二晶体管T2的栅极与所述第三节点N3电连接，所述第二晶体管T2的源极与所述第二电源线VGL电连接，所述第二晶体管T2的漏极与所述第二驱动信号输出端GN电连接；

所述第四晶体管T4的栅极与所述第三节点N3电连接，所述第四晶体管T4的源极与所述第三电源线VGH2电连接，所述第四晶体管T4的漏极与所述第二驱动信号输出端GN电连接。

在图9所示的驱动电路的至少一实施例中，T1和T2为N型晶体管，其他晶体管为P型晶体管，但不以此为限。

图10是图9所示的驱动电路的至少一实施例的工作时序图。

如图11所示，在图3所示的驱动电路的至少一实施例中，所述第一输入电路包括第七晶体管T7；所述第二输入电路包括第一晶体管T1和第八晶体管T8；所述第一输出电路包括第三晶体管T3、第五晶体管T5和第一电容C1；所述控制电路包括第六晶体管T6、第九晶体管T9和第十晶体管T10；

所述第一晶体管T1的栅极G1与所述第三节点N3电连接，所述第一晶体管T1的第一电极S1与第二电源线VGL电连接，所述第一晶体管T1的第二电极D1与所述第二节点N2电连接；

所述第八晶体管T8的栅极G8与所述第三节点N3电连接，所述第八晶体管T8的第一电极S8与所述第一电源线VGH电连接，所述第八晶体管T8的第二电极D8与所述第二节点N2电连接；

所述第七晶体管T7的栅极G7与所述第一时钟信号线K1电连接，所述第七晶体管T7的第一电极S7与所述输入电压端STV电连接，所述第七晶体管T7的第二电极D7与所述第三节点N3电连接；

所述第三晶体管T3的栅极G3与所述第二节点N2电连接，所述第三晶体管T3的第一电极S3与所述第一电源线VGH电连接，所述第三晶体管T3的第二电极D3与所述第一驱动信号输出端GP电连接；

所述第五晶体管T5的栅极G5与所述第一节点N1电连接，所述第五晶体管T5的第一电极S5与所述第一驱动信号输出端GP电连接，所述第五晶体管T5的第二电极D5与所述第二时钟信号线K2电连接；

所述第一电容C1的第一极板C1a与所述第一节点N1电连接，所述第一电容C1的第二极板C1b与所述第一驱动信号输出端GP电连接；

所述第六晶体管T6的栅极G6与所述第二时钟信号线K2电连接，所述第六晶体管T6的第一电极S6与所述第十晶体管T10的第二电极D10电连接，所述第六晶体管T6的第二电极D6与所述第三节点N3电连接；

所述第十晶体管T10的栅极G10与所述第二节点N2电连接，所述第十晶体管T10的第一电极S10与所述第一电源线VGH电连接；

所述第九晶体管T9的栅极G9与所述第二电源线VGL电连接，所述第九晶体管T9的第一电极S9与所述第三节点N3电连接，所述第九晶体管T9的第二电极D9与所述第一节点N1电连接；

所述第二输出电路包括第二晶体管T2和第四晶体管T4；

所述第二晶体管T2的栅极G2与所述第三节点N3电连接，所述第二晶体管T2的第一电极S2与所述第二电源线VGL电连接，所述第二晶体管T2的第二电极D2与所述第二驱动信号输出端GN电连接；

所述第四晶体管T4的栅极G4与所述第三节点N3电连接，所述第四晶体管T4的第一电极S4与所述第三电源线VGH2电连接，所述第四晶体管T4的第二电极D4与所述第二驱动信号输出端GN电连接。

在图11所示的驱动电路的至少一实施例中，T1和T2为N型晶体管，其他晶体管为P型晶体管，但不以此为限。

图12所示的驱动电路的至少一实施例与图9所示的驱动电路的至少一实施例的区别如下：所述第二输出电路31包括第二晶体管T2、第四晶体管T4、第十一晶体管T11和第十二晶体管T12；

所述第二晶体管T2的栅极与所述第三节点N3电连接，所述第二晶体管T2的源极与所述第十二晶体管T12的漏极电连接，所述第二晶体管T2的漏极与所述第二驱动信号输出端GN电连接；

所述第四晶体管T4的栅极与所述第三节点N3电连接，所述第四晶体管T4的源极与所述第三电源线VGH2电连接，所述第四晶体管T4的漏极与所述第二驱动信号输出端GN电连接；

所述第十一晶体管T11的栅极与所述第一控制端电连接，所述第一控制端与相邻上一级驱动电路的第一驱动信号输出端GP(n-1)电连接，所述第十一晶体管T11的源极与所述第三电源线VGH2电连接，所述第十一晶体管T11的漏极与所述第二驱动信号输出端GN电连接；

所述第十二晶体管T12的栅极与所述相邻上一级驱动电路的第一驱动信号输出端GP(n-1)电连接，所述第十二晶体管T12的源极与所述第二电源线VGL电连接。

在图12所示的驱动电路的至少一实施例中，T2、T1和T12为N型晶体管，其他晶体管为P型晶体管，但不以此为限。

图13是图12所示的驱动电路的至少一实施例的工作时序图。

图14所示的驱动电路的至少一实施例与图12所示的驱动电路的至少一实施例的区别如下：图14所示的驱动电路的至少一实施例还包括稳压电路41；所述第二晶体管T2的漏极、所述第四晶体管T4的漏极和所述第十一晶体管T11的漏极都通过所述稳压电路41与第二驱动信号输出端GN电连接；

所述稳压电路41包括第十三晶体管T13和第十四晶体管T14；所述第十三晶体管T13的栅极与所述第二晶体管T2的漏极电连接，所述第十三晶体管T13的源极与第二电源线VGL电连接，所述第十三晶体管T13的漏极与第二驱动信号输出端GN电连接；

所述第十四晶体管T14的栅极与所述第二晶体管T2的漏极电连接，所述第十四晶体管T14的源极与所述第三电源线VGH2电连接，所述第十四晶体管T14的漏极与所述第二驱动信号输出端GN电连接。

在图14所示的至少一实施例中，T13为P型晶体管，T14为N型晶体管。

图15所示的驱动电路的至少一实施例与图14所示的驱动电路的至少一实施例的区别如下：图15所示的驱动电路的至少一实施例还包括第二电容C2和第三电容C3；

所述第二电容C2的第一端与所述第二晶体管T2的漏极电连接，所述第二电容C2的第二端与所述第二驱动信号输出端GN电连接；

所述第三电容C3的第一端与所述第二晶体管T2的漏极电连接，所述第三电容C3的第二端与所述第二驱动信号输出端GN电连接。

图16是图15所示的驱动电路的至少一实施例的工作时序图。

本发明实施例所述的显示基板包括设置于衬底基板上的移位寄存器，所述移位寄存器包括多级驱动电路，所述驱动电路包括第一输入电路、第二输入电路、第一输出电路和控制电路；所述第一输出电路配置为在第一节点的电位和第二节点的电位的控制下，向第一驱动信号输出端提供第一扫描驱动信号；所述第一输入电路配置为在时钟信号的控制下，向第三节点输入信号；所述第二输入电路配置为在所述第三节点的电位的控制下，将电源线提供的信号输入至第二节点；所述控制电路配置为控制第三节点的电位和所述第一节点的电位；

在所述衬底基板的驱动电路区域中设置有多级所述驱动电路；其中一级驱动电路区域包括第一区域和第二区域，在所述第一区域中设置有所述驱动电路包括的第一种类型晶体管，在所述第二区域中设置有所述驱动电路包括的第二种类型晶体管；

所述第一区域的一侧边为所述电源线远离所述第二区域的侧边，所述第一区域的另一侧边为靠近第二区域一侧的第一种类型晶体管的有源层靠近所述第二区域的侧边；

所述第二区域的一侧边是电源线远离第一区域的侧边，所述第二区域的另一侧边是靠近第二区域一侧的第一种类型晶体管的有源层靠近所述第二区域的侧边。

在本发明至少一实施例中，如图17所示，所述电源线可以包括第一电源线VGH、第二电源线VGL和第三电源线VGH2；

第一区域Y1的一侧边Y1-1可以为所述第二电源线VGL远离第二区域Y2的侧边；

所述第二区域Y2的一侧边Y2-1可以为所述第三电源线VGH2远离所述第一区域Y1的侧边。

可选的，第一种类型晶体管可以为N型晶体管，第二种类晶体管可以为P型晶体管，但不以此为限。

在本发明实施例中，为了制作工艺的便捷，以及实现低的寄生电容和布线电阻，或者说为了减短一些连接走线的长度，将N型晶体管放置在一个区域，P型晶体管放置在另一个区域。

在本发明至少一实施例中，所述驱动电路区域为设置有多级驱动电路的区域，一级驱动电路区域可以为设置一级驱动电路的区域；但不以此为限。

图17是图9所示的驱动电路的一部分布局图，其中，标号为VGH的为第一电源线，标号为VGL的为第二电源线，标号为VGH2的为第三电源线，标号为A21的为第二晶体管T2的第一有源层图形，标号为A22的为第二晶体管T2的第二有源层图形，标号为A1的为第一晶体管T1的有源层。

在图17中，第一电源线VGH、第二电源线VGL和第三电源线VGH2可以包含于第一源漏金属层，A21、A22和A1可以包含于第二半导体层；所述第二半导体层可以由氧化物制成，例如，所述第二半导体层可以由IGZO(铟镓锌氧化物)制成。

在图17中，标号为Y1的为第一区域，标号为Y2的为第二区域，所述第一区域Y1的左侧边为所述第二电源线VGL远离所述第二区域Y2的侧边，所述第一区域Y1的右侧边为第一晶体管T1的有源层A1靠近第二区域Y2的侧边；

所述靠近第二区域一侧的第一种类型晶体管为第一晶体管T1，所述第一晶体管T1为设置于所述第一区域Y1中的，最靠近所述第二区域Y2中的N型晶体管。

在本发明至少一实施例中，所述靠近第二区域一侧的第一种类型晶体管可以为：设置于所述第一区域中的，最靠近所述第二区域的第一种类型晶体管。

在图17中，所述第二区域Y2的右侧边是第三电源线VGH2远离所述第一区域Y1的侧边，所述第二区域Y2的左侧边是所述第一晶体管T1的有源层A1靠近所述第二区域Y2的侧边。

可选的，所述电源线包括第二电源线；所述第二输入电路用于在所述第三节点的电位的控制下，将所述第二电源线提供的第二电压信号输入至所述第二节点；

X1/X3≥0.52；

其中，X1为所述第一区域在第一方向上的宽度，X3为所述第二区域在所述第一方向上的宽度；

第一方向为与所述第二电源线的延伸方向相交的方向。

在本发明至少一实施例中，第一方向可以为水平方向，所述第一电源线的延伸方向可以为竖直方向，但不以此为限。

在图17中，标号为X1的为第一区域Y1在第一方向上的宽度，标号为X3的为第二区域Y2在第一方向上的宽度，为了实现窄边框，可以将X1/X3设置为大于等于0.52，但不以此为限。

可选的，所述电源线包括第一电源线；所述第二输入电路用于在所述第三节点的电位的控制下，将所述第一电源线提供的第一电压信号输入至所述第二节点；

X1/X3≥0.21；

其中，X1为所述第一区域在第一方向上的宽度，X3为所述第二区域在所述第一方向上的宽度；

第一方向为与所述第一电源线的延伸方向相交的方向。

图18是图9所示的驱动电路的一部分布局图，其中，标号为VGH的为第一电源线，标号为VGL的为第二电源线，标号为VGH2的为第三电源线，标号为A21的为第二晶体管T2的第一有源层图形，标号为A22的为第二晶体管T2的第二有源层图形，标号为A1的为第一晶体管T1的有源层。

在图18中，第一电源线VGH、第二电源线VGL和第三电源线VGH2可以包含于第一源漏金属层，A21、A22和A1可以包含于第二半导体层；所述第二半导体层可以由氧化物制成，例如，所述第二半导体层可以由IGZO(铟镓锌氧化物)制成。

在图18中，标号为Y1的为第一区域，标号为Y2的为第二区域，所述第一区域Y1的左侧边为所述第一电源线VGH远离所述第二区域Y2的侧边，所述第一区域Y1的右侧边为第一晶体管的有源层A1靠近第二区域Y2的侧边；

所述第一晶体管为设置于所述第一区域Y1中的，最靠近所述第二区域Y2中的N型晶体管。

在图18中，所述第二区域Y2的右侧边是第三电源线VGH2远离所述第一区域Y1的侧边，所述第二区域Y2的左侧边是所述第一晶体管T1的有源层A1靠近所述第二区域Y2的侧边。

在图18中，标号为X1的为第一区域Y1在第一方向上的宽度，标号为X3的为第二区域Y2在第一方向上的宽度，为了实现窄边框，可以将X1/X3设置为大于等于0.21，但不以此为限。

在图18中，标号为Y1-1的为第一区域Y1的一侧边，标号为Y2-1的为第二区域Y2的一侧边。

在图17和图18中示出了第一区域Y1的范围和第二区域Y2的范围，对于第一方向的边界有明确，在第二方向上，边界为一级驱动电路的高度。一级驱动电路的高度在后文中会有说明。

在本发明至少一实施例中，所述第二方向可以为各电源线的延伸方向，但不以此为限。

如图17所示，标号为F1的可以为第一方向，标号为F2的可以为第二方向。

在本发明至少一实施例中，所述第一种类型晶体管为N型晶体管，所述第二种类型晶体管为P型晶体管；

至少一个所述N型晶体管与所述第二电源线的距离小于所述P型晶体管与所述第二电源线之间的距离。

如图27、图38、图48和图59对应的至少一实施例中，第二晶体管与所述第二电源线VGL之间的距离，小于各P型晶体管(所述P型晶体管可以为第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10)与所述第二电源线VGL之间的距离。

在具体实施时，由于第二电源线VGL设置于第二晶体管远离各所述P型晶体管的一侧，因此第二晶体管与第二电源线VGL之间的距离，小于所述P型晶体管与所述第二电源线VGL之间的距离。

可选的，所述第二输入电路包括第一晶体管；所述第一晶体管的栅极与所述第三节点电连接，所述第一晶体管的第一电极与第二电源线电连接，所述第一晶体管的第二电极与所述第二节点电连接；所述第一晶体管为第一种类型晶体管；

WT1/X1≥0.258；

其中，WT1为所述第一晶体管的有源层的沿第一方向的宽度。

在图18中，标号为WT1的为第一晶体管T1的有源层A1在第一方向上的宽度，X1为第一区域Y1在第一方向上的宽度；WT1与X1的比值可以大于等于0.258，但不以此为限。

在图18中，标号为WT2-1的为第二晶体管的第一有源层图形A21沿第一方向上的宽度，标号为WT2-2的为第二晶体管的第二有源层图形A22沿第一方向上的宽度。

在本发明至少一实施例中，所述驱动电路还包括第二输出电路，所述第二输出电路配置为在所述第三节点的电位的控制下，控制通过第二驱动信号输出端输出第二扫描驱动信号；所述第二输出电路包括第二晶体管；所述第二晶体管的栅极与所述第三节点电连接，所述第二晶体管的第一电极与所述第二电源线电连接，所述第二晶体管的第二电极与所述第二驱动信号输出端电连接；所述第二晶体管为第一种类型晶体管；

WT2/X1≥0.33；

WT2为所述第二晶体管的有源层的沿第一方向的宽度，X1为所述第一区域在第一方向上的宽度。

在图17中，标号为A21的为第二晶体管T2的第一有源层图形，标号为A22的为第二晶体管T2的第二有源层图形；标号为WT2-1的为A21沿第一方向的宽度，标号为WT2-2的为A22沿第一方向的宽度，第二晶体管T2的有源层包括第二晶体管T2的第一有源层图形A21和第二晶体管T2的第二有源层图形A22，所述第二晶体管T2的有源层的沿第一方向的宽度WT2为WT2-1与WT2-2的和值，可以将WT2与X1之间的比值设计为大于等于0.33，但不以此为限。

可选的，所述第二输入电路包括第一晶体管；所述第一晶体管的栅极与所述第三节点电连接，所述第一晶体管的第一电极与第二电源线电连接，所述第一晶体管的第二电极与所述第二节点电连接；所述驱动电路还包括第二输出电路，所述第二输出电路用于在所述第三节点的电位的控制下，控制通过第二驱动信号输出端输出第二扫描驱动信号；所述第二输出电路包括第二晶体管；所述第二晶体管的栅极与所述第三节点电连接，所述第二晶体管的第一电极与所述第二电源线电连接，所述第二晶体管的第二电极与所述第二驱动信号输出端电连接；所述第一晶体管和所述第二晶体管都为第一种类型晶体管；

WT2/WT1≥3.25；

所述第一晶体管的有源层的沿第一方向的宽度为WT1，WT2为所述第二晶体管的有源层的沿第一方向的宽度。

在本发明至少一实施例中，可以将所述第二晶体管的有源层的沿第一方向的宽度WT2与所述第一晶体管的有源层的沿第一方向的宽度WT1之间的比值设计为大于等于3.25，但不以此为限。

在本发明至少一实施例中，所述显示基板还包括设置于所述驱动电路区域的时钟信号线组，所述时钟信号线组被配置为提供所述时钟信号；

至少一个第一种类型晶体管的有源层在第一方向上位于时钟信号线组与电源线之间；

至少一个第一种类型晶体管的有源层在所述衬底基板上的正投影，与所述电源线在所述衬底基板上的正投影之间的交叠面积，小于等于该至少一个第一种类型晶体管的有源层的面积的六分之五。

在图48所示的显示基板的至少一实施例和图59所示的显示基板的至少一实施例中，第二晶体管T2的有源层在第一方向上位于时钟信号线组与第一电源线VGH之间，所述时钟信号线组包括第一时钟信号线和第二时钟信号线；

所述第一晶体管T1的有源层A1在所述衬底基板上的正投影与所述第一电源线VGH在所述衬底基板上的正投影之间的交叠面积，小于等于所述第一晶体管T1的有源层A1的面积的六分之五。

可选的，至少一个第一种类型晶体管的有源层的沿第二方向的长度，与所述驱动电路的高度的比值小于等于0.75。

如图17所示，所述第一晶体管的有源层A1沿第二方向的长度，与第一区域Y1在第二方向上的高度H1，之间的比值小于等于0.75，所述第一区域Y1在第二方向上的高度H1可以为所述驱动电路的高度。

在本发明至少一实施例中，所述第二方向可以为竖直方向，但不以此为限。

在本发明至少一实施例中，所述显示基板还包括设置于所述第二区域的第一有源层；所述第一有源层包括第一有源部、两个第二有源部和两个第三有源部；所述显示基板还包括第二输出电路；

所述第一有源部用作第三晶体管的有源层，所述两个第二有源部用作第四晶体管的有源层，所述两个第三有源部用作所述第五晶体管的有源层；

所述第三晶体管为所述第一输出电路包括的输出第一电压信号的晶体管，所述第五晶体管为所述第一输出电路包括的输出时钟信号的晶体管，所述第四晶体管为所述第二输出电路包括的输出第三电压信号的晶体管；

第n晶体管的沟道面积是ARn，ARn≥2

在本发明至少一实施例中，当n等于1时，第一晶体管的沟道面积AR1可以大于等于i；当n等于2时，第二晶体管的沟道面积AR2可以大于等于2i；当n等于3时，第三晶体管的沟道面积AR3可以大于等于4i。

在图19中，标号为A3的为第一有源部，标号为A41的为第一个第二有源部，标号为A42的为第二个第二有源部，标号为A51的为第一个第三有源部，标号为A52的为第二个第三有源部；标号为A8的为第八晶体管T8的有源层，标号为A10的为第十晶体管T10的有源层，标号为A6的为第六晶体管T6的有源层，标号为A7的为第七晶体管T7的有源层，标号为A9的为第九晶体管T9的有源层，A8、A10和A6相互连续。

A3作为第三晶体管T3的有源层，A41和A42作为第四晶体管T4的有源层，A51和A52作为第五晶体管T5的有源层。

在图19所示的至少一实施例中，A3、A41、A42、A51、A52、A8、A10、A6、A7和A9包含于第一半导体层，所述第一半导体层可以为低温多晶硅半导体层，但不以此为限。

可选的，第一有源部的面积P1为p，两个所述第二有源部的面积之和P2大于等于2p而小于等于3p；两个所述第三有源部的面积之和P3大于等于3p而小于等于4p。

在图19所示的至少一实施例中，A3的面积P1为p，A41的面积和A42的面积之和为P2，A51的面积和A52的面积之和为P3，P2可以大于等于2p而小于等于3p，P3可以大于等于3p而小于等于4p。

图20是像素电路的至少一实施例的电路图，图21是像素电路的至少一实施例的电路图，图22是像素电路的至少一实施例的电路图。在图20、图21和图22中，所述像素电路可以LTPO(低温多晶氧化物)像素电路。

在图20中，标号为M1的为第一复位晶体管，标号为M2的为阈值补偿晶体管，标号为M3的为驱动晶体管，标号为M4的为数据写入晶体管，标号为M5的为第一发光控制晶体管，标号为M6的为第二发光控制晶体管，标号为M7的为第二复位晶体管，标号为Cst的为存储电容；标号为E0的为有机发光二极管；

标号为VDD的为高电压端，标号为E1的为发光控制线，标号为GL的为扫描线，标号为R1的为第一复位控制端，标号为R2的为的第二复位控制端，标号为DL的为数据线，标号为S0的为补偿控制端，标号为I1的为第一初始电压端，标号为I2的为第二初始电压端。

驱动电路中的第一驱动信号输出端GP用于向数据写入晶体管M4的栅极提供信号，驱动电路中的第二驱动信号输出端GN用于向阈值补偿晶体管M2的栅极和第一复位晶体管M1的栅极提供信号。

在图20所示的至少一实施例中，M1和M2为N型晶体管，M3、M4、M5、M6和M7可以都为P型晶体管。

在图21中，标号为M1的为第一复位晶体管，标号为M2的为阈值补偿晶体管，标号为M3的为驱动晶体管，标号为M4的为数据写入晶体管，标号为M5的为第一发光控制晶体管，标号为M6的为第二发光控制晶体管，标号为M7的为第二复位晶体管，标号为M8的为第三复位晶体管，标号为Cst的为存储电容；标号为E0的为有机发光二极管；

标号为VDD的为高电压端，标号为E1的为发光控制线，标号为GL的为扫描线，标号为R1的为第一复位控制端，标号为R2的为的第二复位控制端，标号为DL的为数据线，标号为S0的为补偿控制端，标号为I1的为第一初始电压端，标号为I2的为第二初始电压端，标号为I3的为第三初始电压端，标号为R3的为第三复位控制端。

驱动电路中的第一驱动信号输出端GP用于向数据写入晶体管M4的栅极提供信号，驱动电路中的第二驱动信号输出端GN用于向阈值补偿晶体管M2的栅极和第一复位晶体管M1的栅极提供信号。

在图21所示的至少一实施例中，M1和M2为N型晶体管，M3、M4、M5、M6、M7和M8可以都为P型晶体管。

在图22中，标号为M1的为第一复位晶体管，标号为M2的为阈值补偿晶体管，标号为M3的为驱动晶体管，标号为M4的为数据写入晶体管，标号为M5的为第一发光控制晶体管，标号为M6的为第二发光控制晶体管，标号为M7的为第二复位晶体管，标号为Cst的为存储电容；标号为E0的为有机发光二极管；

标号为VDD的为高电压端，标号为E1的为发光控制线，标号为GL的为扫描线，标号为R1的为第一复位控制端，标号为DL的为数据线，标号为S0的为补偿控制端，标号为I1的为第一初始电压端，标号为I2的为第二初始电压端。

驱动电路中的第一驱动信号输出端GP用于向数据写入晶体管M4的栅极提供信号，驱动电路中的第二驱动信号输出端GN用于向阈值补偿晶体管M2的栅极和第一复位晶体管M1的栅极提供信号。

图22所示的像素电路的至少一实施例与图20所示的像素电路的至少一实施例的区别在于：M7为N型晶体管，并M7的栅极与发光控制线E1电连接。

在图22所示的至少一实施例中，M1、M2和M7为N型晶体管，M3、M4、M5和M6可以都为P型晶体管。

在图20、图21和图22中，标号为Q1的为第一控制节点，第一控制节点Q1与驱动晶体管M3的栅极电连接。

在像素电路的数据写入过程中，数据信号经过导通的M4、M3和M2写入驱动晶体管M3的栅极。在这个过程中，M4的栅极的电位持续为低电压的时间，明显短于M2的栅极的电位持续为高电压的时间，也就是说，数据写入的时长是由扫描线GL提供的扫描信号的电位维持为低电压的时间决定，所述扫描信号需要具有较短的上升沿和较短的下降沿。也即，数据写入的时长由第一驱动信号输出端GP提供的第一扫描驱动信号的电位维持为低电压的时间决定，由所述第一扫描驱动信号的电位抬高，以结束数据写入过程。在I-V曲线(电流-电压曲线)中，电压V越大，翘尾越明显，例如电压V大于5V之后，漏电也较大，而此处所述第一扫描驱动信号的上升沿需要较小，因此第三晶体管T3输出的第一电压信号(第一电压信号为第一电源线VGH提供的信号)更小。第四晶体管T4输出的第三电压信号(所述第三电压信号为第三电源线VGH2提供的信号)即使有下降沿，因为本身高电位保持时间长，也没有关系。而且，第三晶体管T3输出的第三电压信号越大，越有利于阈值补偿晶体管M2的充分打开，有利于数据信号的快速写入。对于第二驱动信号输出端GN提供给第一复位晶体管M1的栅极的信号也是同样，第三晶体管T3输出的第三电压信号越大，越有利于第一初始电压端提供的第一初始电压快速的写入第一控制节点Q1。在本发明至少一实施例中，所述第三电源线VGH2提供的第三电压信号的电压值可以大于所述第一电源线VGH提供的第一电压信号的电压值，例如，所述第三电源线VGH2提供的第三电压信号的电压值可以大于等于所述第一电源线VGH提供的第一电压信号的电压值的1.4倍。

在本发明至少一实施例中，所述第一电源线VGH提供的第一电压信号的电压值可以为5V，所述第三电源线VGH2提供的第三电压信号的电压值可以为7V、7.5V或8V，但不以此为限。

在本发明至少一实施例中，所述显示基板可以包括第一半导体层、第一栅金属层、第二半导体层、第二栅金属层和第三栅金属层；

N型晶体管的底栅和P型晶体管的顶栅可以由第一栅金属层制成，N型晶体管的栅极为顶栅加底栅的结构，由于氧化物晶体管长期使用后会出现阈值电压漂移的问题，顶栅加底栅的结构可以稳定住阈值电压，特别是在低频驱动的情况下，可以有效防止漏电。

可选的，所述第一半导体层可以为低温多晶硅半导体层，所述第二半导体层可以为氧化物半导体层，但不以此为限。

在具体实施时，当需要N型晶体管的栅极距离氧化物半导体层更近一些时，N型晶体管的底栅也可以采用第二栅金属层制成。

在本发明至少一实施例中，所述N型晶体管的底栅可以包含于第一栅金属层，所述N型晶体管的顶栅可以包含于第三栅金属层；或者，所述N型晶体管的底栅可以包含于第二栅金属层，所述N型晶体管的顶栅可以包含于第三栅金属层；或者，所述N型晶体管的底栅可以包含于第一栅金属层，所述N型晶体管的顶栅可以包含于第二栅金属层；但不以此为限。

图23是在显示基板的至少一实施例中，驱动电路的布局图中的第一半导体层、第二半导体层、第一栅金属层和第二栅金属层的示意图。

在本发明至少一实施例中，所述第一半导体层、所述第一栅金属层、所述第二半导体层和所述第二栅金属层可以沿着远离所述衬底基板的方向依次层叠设置，或者，所述第一半导体层、所述第一栅金属层、所述第二栅金属层和所述第二半导体层可以沿着远离所述衬底基板的方向依次层叠设置。

在图23中，标号为C1a的为第一电容C1的第一极板，C1的第一极板C1a包含于所述第二栅金属层。

图24为图23中的第一栅金属层的布局图。

在图24中，标号为G21的为T2的底栅，标号为G11的为T1的底栅，G21与G11一体形成，与P型晶体管的栅极相比，T1的栅极面积和T2的栅极面积较大，将T1的有源层的中间部分和T2的有源层的中间部分全部覆盖，由于氧化物对光较敏感，T2的底栅G21和T1的底栅G11不仅用作栅极，还用于挡光。

在图24中，标号为G41的为T4的第一栅极图形，标号为G42的为T4的第二栅极图形，标号为G511的为T5的第一栅极图形，标号为G512为T5的第二栅极图形，标号为G521的为T5的第三栅极图形，标号为G522的为T5的第四栅极图形；G41和G42一体形成，G5111、G512、G521和G522一体形成；

标号为G21的为T2的底栅，标号为G11的为T1的底栅，标号为G3的为T3的栅极，标号为G6的为T6的栅极，标号为G7的为T7的栅极，标号为G8的为T8的栅极，标号为G9的为T9的栅极，标号为G10的为T10的栅极。

图25是在图23的基础上增设第三栅金属层的布局示意图。

在图25中，标号为C1b的为第一电容C1的第二极板，标号为K13的为第一时钟信号线包括的第三时钟信号线部，标号为K23的为第二时钟信号线包括的第三时钟信号线部。

图32为图27中的第三栅金属层的布局图。在图32中，标号为G12的为T1的顶栅，标号为C1b的为第一电容C1的第二极板。

如图32所示，第二晶体管T2的顶栅包括的第一栅极图形标示为G221，第二晶体管T2的顶栅包括的第二栅极图形标示为G222，第二晶体管T2的顶栅包括的第三栅极图形标示为G223，第二晶体管T2的顶栅包括的第四栅极图形标示为G224，第二晶体管T2的顶栅包括的第五栅极图形标示为G225，第二晶体管T2的顶栅包括的第六栅极图形标示为G226。

如图32所示，G221、G222、G223、G224、G225、G226和G12可以一体形成。

在图32中，标号为K13的为第一时钟信号线包括的第三时钟信号线部，标号为K23的为第二时钟信号线包括的第三时钟信号线部。

图26是在图25的基础上增设第一源漏金属层的布局示意图。

如图26所示，标号为VGH的为第一电源线，标号为VGL的为第二电源线，标号为VGH2的为第三电源线。

图33为图27中的第一源漏金属层的布局图。在图33中，标号为VGH的为第一电源线，标号为VGL的为第二电源线，标号为VGH2的为第三电源线，标号为K11的为第一时钟信号线包括的第一时钟信号线部，标号为K21的为第二时钟信号线包括的第一时钟信号线部。

如图26和图33所示，所述第一源漏金属层用作制成所述第一电源线VGH、所述第二电源线VGL、所述第三电源线VGH2、K11、K21、转接电极和晶体管的源漏极。由图26可见，第一时钟信号线由第三栅金属层和第一源漏金属层制成，第二时钟信号线由第三栅金属层和第一源漏金属层制成，第一时钟信号线部与第三时钟信号线部之间通过过孔电连接。由于电阻与面积成反比，因此采用两层金属层制作时钟信号线，可以显著增大面积，进而显著降低电阻。

图27是在图26所示的布局图的基础上增加第二源漏金属层和过孔的示意图。图28为图27中的第一半导体层的布局图，图29为图27中的第一栅金属层的布局图，图30为图27中的第二半导体层的布局图，图31为图27中的第二栅金属层的布局图，图32为图27中的第三栅金属层的布局图，图33为图27中的第一源漏金属层的布局图，图34为图27中的第二源漏金属层的布局图。

在本发明至少一实施例中，所述显示基板还包括设置于所述驱动电路区域的时钟信号线；所述时钟信号线配置为提供时钟信号；所述第四晶体管的第一电极与第三电源线电连接；

第一距离与所述第三晶体管的有源层在第一方向上的长度之间的比值小于等于10.78；

所述第一距离为所述时钟信号线远离显示区域的一侧边，与第三电源线靠近显示区域的一侧边的距离。

在具体实施时，可以将第一距离与第三晶体管的有源层在第一方向上的长度的比值设置于小于等于10.78，以利于实现窄边框。

如图26所示，第一时钟信号线包括的第一时钟信号线部K11远离显示区域的一侧边，与第三电源线VGH2靠近显示区域的一侧边之间的距离为第一距离J1；如图23所示，第三晶体管T3的有源层A3沿第一方向的长度为WT3；

第一距离J1与WT3之间的比值小于等于10.78。

在本发明至少一实施例中，所述显示基板还包括设置于所述驱动电路区域的时钟信号线；所述时钟信号线配置为提供时钟信号；所述第四晶体管的第一电极与第三电源线电连接；第一电源线的线宽与第一距离之间的比值大于等于0.060；所述第一电源线的线宽为所述第一电源线沿第一方向的长度，第一距离为所述时钟信号线远离显示区域的一侧边，与第三电源线靠近显示区域的一侧边的距离。

在具体实施时，可以将第一电源线的线宽与第一距离的比值设置于大于等于0.060，以利于实现窄边框。

如图26所示，第一时钟信号线包括的第一时钟信号线部K11远离显示区域的一侧边，与第三电源线VGH2靠近显示区域的一侧边之间的距离为第一距离J1；标号为XL1的为第一电源线VGH的线宽，XL1与第一距离J1之间的比值大于等于0.060。

本发明至少一实施例所述的显示基板还包括设置于所述驱动电路区域的时钟信号线；所述时钟信号线配置为提供时钟信号；所述第四晶体管的第一电极与第三电源线电连接；

第三电源线的线宽与第一距离之间的比值小于等于0.045；所述第三电源线的线宽为所述第三电源线沿第一方向的长度，第一距离为所述时钟信号线远离显示区域的一侧边，与第三电源线靠近显示区域的一侧边的距离。

在具体实施时，可以将第三电源线的线宽与第一距离的比值设置于大于等于0.045，以利于实现窄边框。

如图26所示，第一时钟信号线包括的第一时钟信号线部K11远离显示区域的一侧边，与第三电源线VGH2靠近显示区域的一侧边之间的距离为第一距离J1；标号为XL3的为第三电源线VGH2的线宽，XL3与第一距离J1之间的比值大于等于0.045。

本发明至少一实施例所述的显示基板还包括设置于所述驱动电路区域的时钟信号线组；所述时钟信号线组包括至少一条时钟信号线，所述时钟信号线配置为提供时钟信号；所述显示基板包括至少两条电源线；

所述时钟信号线组位于所述至少两条电源线中的两条电源线之间；或者，所述时钟信号线组位于所述电源线远离显示区域的一侧。

在本发明至少一实施例中，时钟信号线组可以位于两条电源线之间，或者，时钟信号线组可以位于电源线远离显示区域的一侧。

在图26所示的显示基板的至少一实施例中，显示区域可以设置于第三电源线VGH2远离所述第一电源线VGH的一侧。

如图37所示，显示区域A0设置于所述第三电源线VGH2远离所述第一电源线VGH的一侧。

如图27至图37所示，第一时钟信号线包括的第一时钟信号线部K11和第一时钟信号线包括的第三时钟信号线部K13设置于所述第二电压线VGL远离所述显示区域A0的一侧，第二时钟信号线包括的第一时钟信号线部K21和第二时钟信号线部包括的第三时钟信号线部K23设置于所述第二电压线VGL远离所述显示区域A0的一侧。

在本发明至少一实施例中，所述显示基板包括第一电源线和第三电源线；所述显示基板还包括第二输出电路；所述第二输入电路配置为在所述第三节点的电位的控制下，将所述第一电源线提供的第一电压信号输入至所述第二节点；所述第二输出电路配置为在第三节点的电位的控制下，将第三电源线提供的第三电压信号输出至第二驱动信号输出端；

第二距离与第三晶体管的有源层在第一方向上的长度之比小于等于8.47；

所述第三晶体管为所述第一输出电路包括的输出第一电压信号的晶体管；所述第二距离为所述第一电源线远离显示区域的一侧边与所述第三电源线靠近所述显示区域的一侧边之间的距离。

在具体实施时，可以将第二距离与第三晶体管的有源层在第一方向上的长度的比值设置为小于等于8.47，以利于实现窄边框。

如图26所示，第二距离J2为所述第一电源线VGH远离显示区域的一侧边与所述第三电源线VGH2靠近所述显示区域的一侧边之间的距离；

如图23所示，第三晶体管T3的有源层A3沿第一方向的长度为WT3；

第二距离J2与WT3之间的比值小于等于8.47。

在本发明至少一实施例中，所述显示基板包括第一电源线和第三电源线；所述显示基板还包括第二输出电路；所述第二输入电路配置为在所述第三节点的电位的控制下，将所述第一电源线提供的第一电压信号输入至所述第二节点；所述第二输出电路配置为在第三节点的电位的控制下，将第三电源线提供的第三电压信号输出至第二驱动信号输出端；

第一电源线的线宽与第二距离之间的比值大于等于0.077；

所述第一电源线的线宽为所述第一电源线在第一方向上的长度；所述第二距离为所述第一电源线远离显示区域的一侧边与所述第三电源线靠近所述显示区域的一侧边之间的距离。

在具体实施时，可以将第一电源线的线宽与第二距离的比值设置于大于等于0.077，以利于实现窄边框。

如图26所示，第二距离J2为所述第一电源线VGH远离显示区域的一侧边与所述第三电源线VGH2靠近所述显示区域的一侧边之间的距离；标号为XL1的为第一电源线VGH的线宽，XL1与第二距离J2之间的比值大于等于0.077。

在本发明至少一实施例中，所述显示基板包括第一电源线和第三电源线；所述显示基板还包括第二输出电路；所述第二输入电路配置为在所述第三节点的电位的控制下，将所述第一电源线提供的第一电压信号输入至所述第二节点；所述第二输出电路配置为在第三节点的电位的控制下，将第三电源线提供的第三电压信号输出至第二驱动信号输出端；

第三电源线的线宽与第二距离之间的比值大于等于0.058；

所述第三电源线的线宽为所述第三电源线在第一方向上的长度；所述第二距离为所述第一电源线远离显示区域的一侧边与所述第三电源线靠近所述显示区域的一侧边之间的距离。

在具体实施时，可以将第三电源线的线宽与第二距离的比值设置于大于等于0.058，以利于实现窄边框。

如图26所示，第二距离J2为所述第一电源线VGH远离显示区域的一侧边与所述第三电源线VGH2靠近所述显示区域的一侧边之间的距离；标号为XL3的为第三电源线VGH2的线宽，XL3与第二距离J2之间的比值大于等于0.058。

本发明至少一实施例所述的显示基板包括沿着远离所述衬底基板的方向依次层叠设置的第一源漏金属层和第二源漏金属层；

所述时钟信号线包括设置于所述第一源漏金属层的第一时钟信号线部或者设置于所述第二源漏金属层的第二时钟信号线部。

在本发明至少一实施例中，所述时钟信号线可以包括第一时钟信号线部或第二时钟信号线部，所述第一时钟信号线部设置于第一源漏金属层，所述第二时钟信号线部可以设置于第二源漏金属层。

可选的，所述显示基板还包括设置于所述第一源漏金属层和所述衬底基板之间的第三栅金属层；

所述时钟信号线还包括设置于所述第三栅金属层的第三时钟信号线部；

所述时钟信号线包括所述第一时钟信号线部，所述第三时钟信号线部与所述第一时钟信号线部之间直接接触或者通过过孔相互电连接；或者，所述时钟信号线包括所述第二时钟信号线部，所述第三时钟信号线部与所述第二时钟信号线部之间直接接触或者通过过孔相互电连接。

进一步的，在本发明至少一实施例所述的显示基板中，所述时钟信号线部还可以包括第三时钟信号线部，所述第三时钟信号线部可以设置于第三栅金属层，第三时钟信号线部与第一时钟信号线部直接接触或通过过孔相互电连接，或者，第三时钟信号线部与第二时钟信号线部直接接触或通过过孔相互电连接。

在本发明至少一实施例中，所述时钟信号线包括相互耦接的两个时钟信号线部，所述两个时钟信号线部分别设置于不同金属层；所述两个时钟信号线部中之一连续，所述两个时钟信号线部中另一时钟信号线部不连续。

在具体实施时，所述时钟信号线可以包括相互耦接的分别设置于不同金属层的两个时钟信号线部，其中一时钟信号线部可以连续，其中另一时钟信号线部不连续。

如图25所示，第二时钟信号线包括的第三时钟信号线部K23不连续，设置于第一栅金属层的第一导电连接部L1设置于K23的两个部分之间。

在本发明至少一实施例中，第一时钟信号线包括的第三时钟信号线部K13可以被另外的导电连接部断开，从而使得第一时钟信号线包括的第三时钟信号线部K13不连续。

如图26所示，第一时钟信号线包括的第一时钟信号线部K11和第二时钟信号线包括的第一时钟信号线部K21是连续的。

可选的，所述显示基板包括第一转接电极；

本级驱动电路包括的第五晶体管的第一电极、本级驱动电路包括的第六晶体管的栅极和相邻级驱动电路包括的第七晶体管的栅极通过同一所述第一转接电极相互电连接；

所述第五晶体管为所述第一输出电路包括的输出时钟信号的晶体管，所述第六晶体管为所述控制电路包括的在时钟信号的控制下工作的晶体管，所述第七晶体管为所述第一输入电路包括的为第三节点提供输入电压的晶体管。

如图27-图34所示，标号为Z1的为第一转接电极；第一转接电极Z1用于电连接第五晶体管T5的第一电极S5和第六晶体管T6的栅极G6，并且，所述第一转接电极Z1用于电连接第六晶体管T6的栅极G6，以及，相邻下一级驱动电路包括的第七晶体管T7的栅极。

图38为所述显示基板的至少一实施例的布局图，图48为所述显示基板的至少一实施例的布局图，图59为所述显示基板的至少一实施例的布局图。

图39为图38中的第一半导体层的布局图，图40为图38中的第一栅金属层的布局图，图41为图38中的第二半导体层的布局图，图42为图38中的第二栅金属层的布局图，图43为图38中的第三栅金属层的布局图，图44为图38中的第一源漏金属层的布局图，图45为图38中的第二源漏金属层的布局图。

图49为图48中的第一半导体层的布局图，图50为图48中的第一栅金属层的布局图，图51为图48中的第二半导体层的布局图，图52为图48中的第二栅金属层的布局图，图53为图48中的第三栅金属层的布局图，图54为图48中的第一源漏金属层的布局图，图55为图48中的第二源漏金属层的布局图，图56为图48中的屏蔽层的布局图。所述屏蔽层可以设置于所述第三栅金属层与所述第一源漏金属层之间。

图60为图59中的第一半导体层的布局图，图61为图59中的第一栅金属层的布局图，图62为图59中的第二半导体层的布局图，图63为图59中的第二栅金属层的布局图，图64为图59中的第三栅金属层的布局图，图65为图59中的第一源漏金属层的布局图，图66为图59中的第二源漏金属层的布局图。图67为图59中的屏蔽层的布局图。所述屏蔽层可以设置于所述第三栅金属层与所述第一源漏金属层之间。

在本发明至少一实施例中，所述显示基板包括第一电源线和第二电源线；所述显示基板还包括第二输出电路；所述第一输入电路包括第七晶体管；所述第二输入电路包括第八晶体管；所述第七晶体管是为第三节点提供输入电压的晶体管，所述第八晶体管是在所述第三节点的电位的控制下，将所述第一电源线提供的第一电压信号输入至第二节点的晶体管；第四晶体管为所述第二输出电路包括的输出第三电压信号的晶体管；

所述第七晶体管的有源层的延伸方向与所述第八晶体管的有源层的延伸方向相同或垂直；

在同一级驱动电路中，所述第七晶体管的第一电极在第二方向上的位置，低于所述第四晶体管的第二电极在第二方向上的位置。

在本发明至少一实施例中，所述第二方向可以为竖直方向，但不以此为限。

在图27-图34所示的显示基板的至少一实施例中，T7的有源层A7的延伸方向与T8的有源层A8的延伸方向垂直；

在图38所示的显示基板的至少一实施例、图48所示的显示基板的至少一实施例和图59所示的显示基板的至少一实施例中，T7的有源层A7的延伸方向与T8的有源层A8的延伸方向平行。

在图27所示的显示基板的至少一实施例、图38所示的显示基板的至少一实施例、图48所示的显示基板的至少一实施例和图59所示的显示基板的至少一实施例中，第七晶体管T7的第一电极S7在第二方向上的位置低于第四晶体管T4的第二电极D4在第二方向上的位置。

在本发明至少一实施例中，如图33、图44、图54和图65所示，将第七晶体管T7的第一电极S7在第二方向上的位置设置为低于第四晶体管T4的第二电极D4在第二方向(所述第二方向可以为竖直方向)上的位置，从而可以利用节省出来的纵向空间来布局连接电极，利于缩小驱动电路的纵向的高度，利于实现高PPI(Pixels Per Inch，像素密度)。

在本发明至少一实施例中，所述显示基板包括第一电源线，所述显示基板还包括第二转接电极，所述第二转接电极与所述第一电源线为一体结构；所述第二输入电路包括第八晶体管；所述第一输出电路包括第三晶体管；所述第八晶体管是在所述第三节点的电位的控制下，将所述第一电源线提供的第一电压信号输入至第二节点的晶体管；所述第三晶体管为所述第一输出电路包括的输出第一电压信号的晶体管；

所述第二转接电极包括第一电极部、第二电极部和第三电极部；

所述第一电极部用作所述第一电源线与所述第八晶体管的一电极之间的连接电极，所述第二电极部为所述第八晶体管的第一电极与所述第三晶体管的第一电极之间的连接电极，所述第三电极部用作所述第三晶体管的第一电极；

所述第一电极部与所述第二电极部之间的夹角大于等于90度而小于等于120度。

在图33、图44、图54和图65中，标号为Z2的为第二转接电极；

在图35中，标号为Z2的为图33中的第二转接电极，在图46中，标号为Z2的为图44中的第二转接电极。

如图35和图46所示，第二转接电极Z2包括第一电极部Z21、第二电极部Z22和第三电极部Z23；

所述第一电极部Z21用作所述第一电源线VGH与所述第八晶体管T8的第一电极S8之间的连接电极，所述第二电极部Z22为所述第八晶体管T8的第一电极S8与所述第三晶体管T3的第一电极S3之间的连接电极，所述第三电极部Z23用作所述第三晶体管T3的第一电极S3。

在图33中，标号为D8的为T8的第二电极，标号为S8的为T8的第一电极，标号为D3的为T3的第二电极，标号为S3的为T3的第一电极，标号为S4的为T4的第一电极，标号为D4的为T4的第二电极，标号为S5的为T5的第一电极，标号为D5的为T5的第二电极，标号为S7的为T7的第一电极，标号为D7的为T7的第二电极，标号为S9的为T9的第一电极，标号为D9的为T9的第二电极，标号为D6的为T6的第二电极。

在图44、图54和图65中，标号为S8的为T8的第一电极，标号为D3的为T3的第二电极，标号为S3的为T3的第一电极，标号为S4的为T4的第一电极，标号为D4的为T4的第二电极，标号为S5的为T5的第一电极，标号为D5的为T5的第二电极，标号为S7的为T7的第一电极，标号为D7的为T7的第二电极，标号为S9的为T9的第一电极，标号为D9的为T9的第二电极，标号为D6的为T6的第二电极。

如图35所示，所述第一电极部Z21与所述第二电极部Z22之间的夹角大于90度而小于等于120度。

如图46所示，所述第一电极部Z21与所述第二电极部Z22之间的夹角等于90度。

在图34、图45、图55和图66中，标号为S2的为T2的第一电极，标号为D2的为T2的第二电极，标号为S1的为T1的第一电极，标号为D1的为T1的第二电极。

如图27-图34、图38-图45、图48-图56、图48-图68所示，S1和S2一体形成，S2通过过孔与第二电源线VGL电连接。

本发明至少一实施例所述的显示基板还包括第三转接电极；所述第三转接电极包括第四电极部、第五电极部和第六电极部；所述第二输入电路包括第一晶体管和第八晶体管；所述第一晶体管是在第三节点的电位的控制下，将第二电源线提供的第二电压信号输入至第二节点的晶体管；所述驱动电路还包括第二输出电路，所述第二输出电路包括第二晶体管；所述第二晶体管是在第三节点的电位的控制下，将第二电源线提供的第二电压信号输出至第二驱动信号输出端的晶体管；所述第八晶体管是在所述第三节点的电位的控制下，将所述第一电源线提供的第一电压信号输入至第二节点的晶体管；所述控制电路包括第六晶体管和第九晶体管，所述第六晶体管为在时钟信号的控制下工作的晶体管；

所述第九晶体管为在第二电源线提供的第二电压信号的控制下，控制第三节点与第一节点之间连通的晶体管；所述第一晶体管和所述第二晶体管为第一种类型晶体管，所述第八晶体管和所述第九晶体管为第二种类型晶体管；

所述第四电极部用于电连接第一晶体管的底栅与第八晶体管的栅极；和/或，所述第四电极部用于电连接第二晶体管的底栅与所述第八晶体管的栅极；

所述第五电极部用于电连接所述第四电极部、所述第九晶体管的第一电极和所述第一晶体管的顶栅；和/或，所述第五电极部用于电连接所述第四电极部、所述第九晶体管的第一电极和所述第二晶体管的顶栅；

所述第六电极部用于电连接所述第九晶体管的第一电极和所述第六晶体管的第二电极。

可选的，所述第四电极部与所述第五电极部之间的夹角大于等于90度而小于130度。

可选的，所述第五电极部与所述第六电极部垂直或平行。

在图33、图44、图54和图65中，标号为Z3的为第三转接电极；

在图36中，标号为Z3的为图33中的第三转接电极，在图47中，标号为Z3的为图44中的第三转接电极；在图57中，标号为Z3的为图54中的第三转接电极。

如图36、图47和图57所示，第三转接电极Z3包括第四电极部Z31、第五电极部Z32和第六电极部Z33；

所述第四电极部Z31用于电连接第一晶体管T1的底栅G11与第八晶体管T8的栅极G8；所述第四电极部Z31用于电连接第二晶体管T2的底栅G21与所述第八晶体管T8的栅极G8；

所述第五电极部Z32用于电连接所述第四电极部Z31、所述第九晶体管T9的第一电极S9和所述第一晶体管T1的顶栅G12；所述第五电极部Z32用于电连接所述第四电极部Z31、所述第九晶体管T9的第一电极S9和所述第二晶体管T2的顶栅；

所述第六电极部Z33用于电连接所述第九晶体管T9的第一电极S9和所述第六晶体管T6的第二电极D6。

如图36所示，Z31与Z32之间的夹角大于90度而小于等于130度。

如图47和图57所示，Z31与Z32之间的夹角等于90度。

如图36所示，Z32与Z33之间垂直。

如图47和图57所示，Z32与Z33之间平行。

在本发明至少一实施例中，所述第一输出电路还包括第一电容，所述第一电容的第一极板与第一节点电连接，所述第一电容的第二极板与第一驱动信号输出端电连接；所述显示基板还包括第一屏蔽部；

所述第一电容的第一极板设置于所述衬底基板与所述第一电容的第二极板之间；

所述第一屏蔽部设置于所述第一电容的第二极板远离所述衬底基板的一侧。

如图48-图56、图59-图67所示，第一电容C1的第一极板C1a设置于所述衬底基板与所述第一电容C1的第二极板C1b之间，第一屏蔽部B1设置于所述第一电容的第二极板C1b远离所述衬底基板的一侧，所述第一屏蔽部B1包含于所述屏蔽层；

所述第一屏蔽部B1用于防止设置于第一源漏金属层的第三电源线VGH2与所述第一电容C1的极板之间的金属层产生额外的寄生电容，在所述第一电容C1的极板与第三电源线VGH2之间设置第一屏蔽部。

图58是图56所示的屏蔽层和图53所示的第三栅金属层之间的叠加示意图。

图68是图67所示的屏蔽层和图64所示的第三栅金属层之间的叠加示意图。

本发明至少一实施例所述的显示基板还包括第二屏蔽部；所述第二输入电路包括第一晶体管；

所述第二屏蔽部设置于所述第一晶体管的有源层远离所述衬底基板的一侧；

所述第二屏蔽部在所述电源线上的正投影的面积大于所述第一晶体管的有源层在电源线上的正投影的面积。

如图48-图56、图59-图67所示，第二屏蔽部B2包含于屏蔽层；

所述第二屏蔽部B2设置于所述第一晶体管T1的有源层A1远离所述衬底基板的一侧；

所述第二屏蔽部B2在所述第一电源线VGH上的正投影的面积大于所述第一晶体管T1的有源层A1在所述第一电源线VGH上的正投影的面积。

在具体实施时，在第一电源线VGH与所述第一晶体管T1的有源层A1之间设置第二屏蔽部，所述第二屏蔽部包含于屏蔽层；所述第二屏蔽部用于屏蔽第一电源线VGH与所述第一晶体管T1的有源层A1之间的寄生电容，以及，第一电源线VGH与所述第一晶体管T1的栅极(所述第一晶体管T1的栅极包括所述第一晶体管T1的顶栅和所述第一晶体管T1的底栅)之间的寄生电容。

在本发明至少一实施例中，当所述第一晶体管T1的有源层A1与第一电源线VGH之间无交叠的实施例中，为了防止产生寄生电容，也可以设置屏蔽层。所述屏蔽层可以设置于第三栅金属层与第一源漏金属层之间。

与图27相比，图38所示的显示基板的至少一实施例将第八晶体管T8的有源层A8设置为沿第一方向延伸，这样可以缩减所述第八晶体管T8与所述第一晶体管T1之间的连接电极的走线长度，充分利用了第一电源线VGH靠近所述第七晶体管T7一侧的空间，提高空间的利用率，且第八晶体管T8上方的空间可以节省出来用于排布时钟信号线与晶体管之间的连接走线，有利于缩短纵向的尺寸，进而实现更高的分辨率。另外，为了防止第一电源线VGH与氧化物之间产生寄生电容，在图38所示的显示面板的至少一实施例中，所述第一晶体管T1的有源层A1与第一电源线VGH之间不交叠。

在图38所示的显示基板的至少一实施例中，所述第一晶体管T1的顶栅G12与第六晶体管T6的第二电极D6和第九晶体管T9的第一电极S9之间的连接走线的长度减短，走线方式简化。通过这样的变化，移位寄存器在第一方向上的长度可以明显缩短，可以至少减短一根电源线的宽度。

与图48相比，在图38所示的显示基板的至少一实施例的基础上，将所述第一晶体管T1的有源层A1进一步向靠近第二电源线VGL的方向移动，这样可以使得移位寄存器的沿第一方向的宽度进一步变窄。

与图59相比，图48所示的显示基板的至少一实施例将所述第一晶体管T1的底栅G11与所述第一晶体管T1的第二电极D1在第一方向上的位置做了调整；

在图48所示的至少一实施例中，第一电源线VGH在所述衬底基板上的正投影，与所述第一晶体管T1的底栅G11在所述衬底基板上的正投影之间有较多的交叠；

在图59所示的至少一实施例中，第一电源线VGH在所述衬底基板上的正投影，与所述第一晶体管T1的第二电极D1在所述衬底基板上的正投影之间有较多的交叠。

在图27、图38、图48和图59对应的至少一实施例中，各P型晶体管的第一电极与该P型晶体管的有源层之间可以通过过孔电连接，各P型晶体管的第二电极与该P型晶体管的有源层之间也可以通过过孔电连接；

N型晶体管的第一电极与该N型晶体管的有源层之间可以通过过孔电连接，N型晶体管的第二电极与该N型晶体管的有源层之间可以通过过孔电连接；但是，由于氧化物半导体层的厚度比较薄，为了防止打孔对氧化物半导体层造成损伤；因此，N型晶体管的第一电极与该N型晶体管的有源层之间也可以直接电连接；N型晶体管的第二电极与该N型晶体管的有源层之间也可以直接电连接。

图69是图27对应的至少一实施例、图38对应的至少一实施例、图48对应的至少一实施例和图59对应的至少一实施例的比较示意图。

如图69所示，图27对应的至少一实施例、图38对应的至少一实施例、图48对应的至少一实施例和图59对应的至少一实施例从上至下依次排列，图27对应的驱动电路的至少一实施例的沿第一方向的宽度、图38对应的驱动电路的至少一实施例的沿第一方向的宽度和图48对应的驱动电路的至少一实施例的沿第一方向的宽度依次变窄，利于实现窄边框。

图70是相邻两级驱动电路的至少一实施例的布局图，所述驱动电路的结构如图59所示。

如图70所示，本级驱动电路中的第五晶体管T5的第一电极与相邻下一级驱动电路的第一时钟信号线电连接，相邻下一级驱动电路中的第七晶体管T7的栅极信号连接线同时接到了本级驱动电路中的第五晶体管T5的第一电极，这样可以节省时钟信号线的走线。

如图70所示，第一转接电极Z1用于电连接本级驱动电路中的第五晶体管T5的第一电极S5和本级驱动电路中的第六晶体管T6的栅极G6，并且，所述第一转接电极Z1用于电连接本级驱动电路中的第六晶体管T6的栅极G6，以及，相邻下一级驱动电路包括的第七晶体管T7的栅极。

如图70所示，一级驱动电路的高度H0可以为本级驱动电路中的第四晶体管的有源层的上边缘与相邻下一级驱动电路中的第四晶体管的上边缘之间的距离，但不以此为限。

图71是相邻两级驱动电路的至少一实施例的布局图。

图71所示的布局图与图70所示的布局图的区别在于：将第一时钟信号线K1和第二时钟信号线K2放置于第一电源线VGH与第三电源线VGH2之间，并将所述第一时钟信号线K1和所述第二时钟信号线K2设置于第二源漏金属层；本级驱动电路包括的第七晶体管的栅极与靠近所述第一电源线VGH的时钟信号线电连接，相邻下一级驱动电路的第七晶体管的栅极与距离所述第一电源线VGH较远的一条时钟信号线电连接。

在图71中，标号为VGL的为第二电源线。

图71所示的至少一实施例与以上实施例相比，能够进一步缩减驱动电路在第一方向上的尺寸，可以缩减两条时钟信号线的宽度。

在本发明至少一实施例中，相邻的两驱动电路可以与相同的两条时钟信号线电连接，当本级驱动电路包括的第七晶体管的栅极接入第一时钟信号时，相邻下一级驱动电路包括的第七晶体管的栅极接入第二时钟信号。

图72为图71中的第一半导体层的布局图，图73为图71中的第一栅金属层的布局图，图74为图71中的第二半导体层的布局图，图75为图71中的第二栅金属层的布局图，图76为图71中的第三栅金属层的布局图，图77为图71中的第一源漏金属层的布局图，图78为图71中的第二源漏金属层的布局图。

在图72中，标号为A3的为第一有源部，标号为A41的为第一个第二有源部，标号为A42的为第二个第二有源部，标号为A51的为第一个第三有源部，标号为A52的为第二个第三有源部；标号为A8的为第八晶体管的有源层，标号为A10的为第十晶体管的有源层，标号为A6的为第六晶体管的有源层，标号为A7的为第七晶体管的有源层，标号为A9的为第九晶体管的有源层，A8、A10和A6相互连续。

在图73中，标号为G41的为第四晶体管的第一栅极图形，标号为G42的为第四晶体管的第二栅极图形，标号为G511的为第五晶体管的第一栅极图形，标号为G512为第五晶体管的第二栅极图形，标号为G521的为第五晶体管的第三栅极图形，标号为G522的为第五晶体管的第四栅极图形；G41和G42一体形成，G5111、G512、G521和G522一体形成；

标号为G21的为第二晶体管的底栅，标号为G11的为第一晶体管的底栅，标号为G3的为第三晶体管的栅极，标号为G6的为第六晶体管的栅极，标号为G7的为第七晶体管的栅极，标号为G8的为第八晶体管的栅极，标号为G9的为第九晶体管的栅极，标号为G10的为第十晶体管的栅极。

在图74中，标号为A21的为第二晶体管的第一有源层图形，标号为A22的为第二晶体管的第二有源层图形；标号为A1的为第一晶体管的有源层。

在图75中，标号为C1a的为第一电容的第一极板。

在图76中，第二晶体管的顶栅包括的第一栅极图形标示为G221，第二晶体管的顶栅包括的第二栅极图形标示为G222，第二晶体管的顶栅包括的第三栅极图形标示为G223，第二晶体管的顶栅包括的第四栅极图形标示为G224，第二晶体管的顶栅包括的第五栅极图形标示为G225，第二晶体管的顶栅包括的第六栅极图形标示为G226，标号为G12的为第一晶体管的顶栅，标号为C1b的为第一电容的第二极板。

在图77中，标号为S8的为T8的第一电极，标号为D3的为T3的第二电极，标号为S3的为T3的第一电极，标号为S4的为T4的第一电极，标号为D4的为T4的第二电极，标号为S5的为T5的第一电极，标号为D5的为T5的第二电极，标号为S7的为T7的第一电极，标号为D7的为T7的第二电极，标号为S9的为T9的第一电极，标号为D9的为T9的第二电极，标号为D6的为T6的第二电极，标号为VGH的为第一电源线，标号为VGL的为第二电源线，标号为VGH2的为第三电源线。

在图78中，标号为S2的为第二晶体管的第一电极，标号为D2的为第二晶体管的第二电极，标号为S1的为第一晶体管的第一电极，标号为D1的为第一晶体管的第二电极，标号为K1的为第一时钟信号线，标号为K2的为第二时钟信号线。

图79为图71中的A-A’截面图。

如图79所示，标号为791的为衬底基板，标号为792的为第一绝缘层，标号为793的为第一栅金属层，标号为794的为第二绝缘层，标号为795的为第二半导体层，标号为796的为第三绝缘层，标号为797的为第三栅金属层，标号为798的为第四绝缘层，标号为799的为第一源漏金属层，标号为7910的为第五绝缘层，标号为7911的为第二源漏金属层。

如图79所示，设置于第二源漏金属层7911的第一种类型晶体管的第一电极与设置于第二半导体层795的第一种类晶体管的有源层之间电连接，设置于第二源漏金属层7911的第一种类型晶体管的第二电极与设置于第二半导体层795的第一种类晶体管的有源层之间电连接。

在本发明至少一实施例中，第二半导体层795为氧化物半导体层，所述第二半导体层795的厚度比较薄，例如，所述第二半导体层的厚度可以为第一半导体层的厚度的十分之一；为了防止打孔对氧化物半导体层造成损伤，本发明至少一实施例可以将第二半导体层与第二源漏金属层设置为直接连接，但不以此为限。

图80是图59中的B-B’截面图。

在图80中，标号为791的为衬底基板，标号为801的为第六绝缘层，标号为797的为第三栅金属层，标号为802的为第七绝缘层，标号为790的为屏蔽层，标号为7912的为第一源漏金属层，标号为803的为第八绝缘层。

如图80所示，屏蔽层790设置于第三栅金属层797与第一源漏金属层7912之间，第一屏蔽部设置于第一电容的第二极板与第三电源线之间，以防止所述第一电容的第二极板与所述第三电源线之间产生额外的寄生电容；其中，所述第一屏蔽部设置于屏蔽层790，所述第一电容的第二极板设置于第三栅金属层797，所述第三电源线设置于所述第一源漏金属层7912，但不以此为限。

本发明实施例所述的显示基板包括设置于衬底基板上的移位寄存器，所述移位寄存器包括多级驱动电路，所述驱动电路包括第一输入电路、第二输入电路、第一输出电路、控制电路和第二输出电路；所述第一输出电路配置为在第一节点的电位和第二节点的电位的控制下，向第一驱动信号输出端提供第一扫描驱动信号；所述第一输入电路配置为在时钟信号的控制下，向第三节点输入信号；所述第二输入电路配置为在所述第三节点的电位的控制下，将电源线提供的信号输入至第二节点；所述控制电路配置为控制第三节点的电位和所述第一节点的电位；所述第二输出电路配置为在所述第三节点的电位的控制下，控制通过第二驱动信号输出端输出第二扫描驱动信号；所述第二输入电路包括第一晶体管；所述第二输出电路包括第二晶体管；

所述驱动电路用于为显示区域提供扫描驱动信号；

所述第一晶体管的栅极与所述第三节点电连接，所述第一晶体管的第一电极与第二电源线电连接，所述第一晶体管的第二电极与所述第二节点电连接；所述第二晶体管的栅极与所述第三节点电连接，所述第二晶体管的第一电极与所述第二电源线电连接，所述第二晶体管的第二电极与所述第二驱动信号输出端电连接；所述第一晶体管和所述第二晶体管为N型晶体管；

所述第二晶体管的氧化物有源层的面积与所述第一晶体管的氧化物有源层的面积的比值大于等于8.74。

在图19中，标号为A21的为第二晶体管T2的第一有源层图形，标号为A22的为第二晶体管T2的第二有源层图形；第二晶体管T2的有源层包括第二晶体管T2的第一有源层图形A21和第二晶体管T2的第二有源层图形A22；第二晶体管T2的有源层为氧化物有源层，第一晶体管T1的有源层A1为氧化物有源层；第二晶体管T2的有源层的面积等于A21的面积与A22的面积之和，第二晶体管T2的有源层的面积与A1的面积之间的比值大于等于8.74。

可选的，第四晶体管为所述第二输出电路包括的输出第三电压信号的晶体管；所述第四晶体管为P型晶体管；所述第四晶体管的有源层为低温多晶硅有源层；

所述第二晶体管的氧化物有源层的面积与所述第四晶体管的有源层的面积的比值大于等于1.4。

在图19中，标号为A41的为第一个第二有源部，标号为A42的为第二个第二有源部，A41和A42用作第四晶体管T4的有源层，第四晶体管T4的有源层的面积等于A41的面积和A42的面积之和；

第二晶体管T2的有源层的面积与第四晶体管T4的有源层的面积的比值大于等于1.4。

在本发明至少一实施例中，所述电源线包括第一电源线和第三电源线；所述第二输入电路用于在所述第三节点的电位的控制下，将所述第一电源线提供的第一电压信号输入至所述第二节点；所述第二输出电路与第三电源线电连接，用于在第三节点的电位的控制下，将所述第三电源线提供的第三电压信号提供至第二驱动信号输出端；

所述第三电压信号的电压值大于等于所述第一电压信号的电压值。

可选的，所述第三电压信号的电压值大于等于所述第一电压信号的电压值的1.4倍。

可选的，所述第一晶体管的栅极包括第一栅极和第二栅极，所述第二晶体管的栅极包括第一栅极和第二栅极，所述第一栅极为底栅，所述第二栅极为顶栅；所述显示基板包括沿着远离所述衬底基板的一侧层叠设置的第一栅金属层、第二栅金属层和第三栅金属层；

所述底栅包含于所述第一栅金属层，所述顶栅包含于所述第二栅金属层；或者，所述底栅包含于所述第二栅金属层，所述顶栅包含于所述第三栅金属层；或者，所述底栅包含于所述第一栅金属层，所述顶栅包含于所述第三栅金属层。

在本发明至少一实施例中，所述第一晶体管的第一栅极与所述第二晶体管的第一栅极为一体结构，所述第一晶体管的第二栅极与所述第二晶体管的第二栅极为一体结构；所述显示基板还包括设置于所述第三栅金属层远离所述衬底基板的一侧的第一源漏金属层和第二源漏金属层；所述第一源漏金属层设置于所述第三栅金属层与所述第二源漏金属层之间；

所述第一晶体管的第一栅极与所述第一晶体管的第二栅极之间通过所述连接电极相互电连接，所述连接电极包含于所述第一源漏金属层或所述第二源漏金属层。

在图27-图34对应的实施例中，所述连接电极可以为第三转接电极Z3，第一晶体管T1的第一栅极为第一晶体管T1的底栅G11，第一晶体管T1的第二栅极为第一晶体管T1的顶栅G12，第二晶体管T2的第一栅极为第二晶体管T2的底栅G21，第二晶体管T2的第二栅极为第二晶体管T2的顶栅，所述第一晶体管T1的底栅G11与所述第一晶体管T1的顶栅G12之间通过所述第三转接电极Z3电连接，所述第三转接电极Z3包含于所述第一源漏金属层。

本发明实施例提供了一系列的驱动电路和相应的布局图，在能实现降低漏电的前提下，将晶体管和信号线(所述信号线包括电源线和时钟信号线)进行合理的布局，减短在第一方向上的宽度，实现窄边框。纵向上，缩短在第二方向上的高度，实现高分辨率。

本发明实施例所述的显示装置包括上述的显示基板。

图81是本发明至少一实施例所述的显示装置的结构图。在图81所示的显示装置的至少一实施例中，所述显示装置可以为有机发光显示器，例如，所述显示装置可以是OLED(有机发光二极管)显示器、量子点发光二极管(Quantum Dot Light Emitting Diodes，简称QLED)显示器或微发光二极管(Micro Light Emitting Diodes，简称Micro LED)显示器等，但不以此为限。

在图81中，标号为O11的为第一行第一列像素电路，标号为O12的为第一行第二列像素电路，标号为O1m的为第一行第m列像素电路；m为大于2的整数；

标号为O21的为第二行第一列像素电路，标号为O22的为第二行第二列像素电路，标号为O2m的为第二行第m列像素电路；

标号为On1的为第n行第一列像素电路，标号为On2的为第n行第二列像素电路，标号为Onm的为第n行第m列像素电路；n为大于2的整数。

在图81中，标号为VDD的为高电压端，所述显示装置包括的各像素电路都与所述高电压端VDD电连接。

如图81所示，位于第一行的像素电路都与第一行扫描线GL1电连接，位于第二行的像素电路都与第二行扫描线GL2电连接，位于第n行的像素电路都与第n行扫描线GLn电连接；

位于第一列的像素电路都与第一列数据线DL1电连接，位于第二列的像素电路都与第二列数据线DL2电连接，位于第m列的像素电路都与第m列数据线DLm电连接。

如图81所示，本发明至少一实施例所述的显示装置还包括时序控制器810、扫描驱动器811和数据驱动器812；

所述时序控制器810分别与所述扫描驱动器811和所述数据驱动器812电连接，用于分别为所述扫描驱动器811和所述数据驱动器812提供相应的控制信号；

所述扫描驱动器811分别与所述第一行扫描线GL1、所述第二行扫描线GL2和所述第n行扫描线GLn电连接，用于将相应的扫描信号分别提供至所述第一行扫描线GL1、所述第二行扫描线GL2和所述第n行扫描线GLn；例如，所述扫描驱动器81可以将相应的扫描信号顺序地提供至第一行扫描线GL1至第n行扫描线GLn；

所述数据驱动器812分别与所述第一列数据线DL1、所述第二列数据线DL2和所述第m列数据线DLm电连接，用于分别为所述第一列数据线DL1、所述第二列数据线DL2和所述第m列数据线DLm提供相应的数据信号。

本发明如图81所示的显示装置的至少一实施例在工作时，所述时序控制器81还用于将外部数据(图81中未示出)发送至所述数据驱动器812；所述扫描驱动器811用于向所述显示装置包括的像素电路提供扫描信号，所述数据驱动器812用于向所述像素电路提供数据信号，所述像素电路在所述扫描信号的控制下，被充入所述数据信号，所述像素电路相应发光。

本发明实施例所提供的显示装置可以为手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。