一种移位寄存器、硅基显示面板和显示装置

技术领域

本发明涉及显示技术领域，尤其涉及一种移位寄存器、硅基显示面板和显示装置。

背景技术

目前，硅基显示面板的像素包括发光元件和像素电路，像素电路可以向发光元件提供驱动电流，驱动发光元件进行发光，且向发光元件所提供的驱动电流的大小和/或时长，可以控制发光元件所呈现的亮度的等级。

现有技术中，像素电路包括开关晶体管，通过移位寄存器向开关晶体管提供具有不同占空比的栅极驱动信号，使得开关晶体管具有不同的导通时间，以控制向发光元件提供的驱动电流的时长。

但是，受限于现有技术中移位寄存器的结构及其工作过程，使得开关晶体管的导通时长无法精细控制，从而无法准确控制向发光元件提供的驱动电流的时长，导致发光元件进行亮度调节时有顿挫敢，不够平滑，甚至在进行亮度调节时出现闪烁，进而无法对发光元件的亮度进行准确且灵活地调节，使得硅基显示面板的应用受限制。

发明内容

本发明提供了一种移位寄存器、硅基显示面板及显示装置，以提高发光元件显示亮度调节的准确性和灵活性，从而提高硅基显示面板的显示效果。

根据本发明的一方面，提供了一种移位寄存器，应用于硅基显示面板，所述硅基显示面板包括阵列排布的多个像素电路；所述像素电路包括开关晶体管，所述移位寄存器包括：级联的多个移位寄存单元；

每个所述移位寄存单元包括锁存模块、电平转换模块、输出模块、上级移位信号输入端、时钟信号输入端、下级移位信号输出端和驱动信号输出端；所述上级移位信号输入端与上一级所述移位寄存单元的下级移位信号输出端电连接，所述下级移位信号输出端与下一级所述移位寄存单元的上级移位信号输入端电连接；

所述锁存模块分别与所述时钟信号输入端、所述上级移位信号输入端和所述下级移位信号输出端电连接；所述锁存模块用于响应所述时钟信号输入端输入的时钟信号，锁存所述上级移位信号输入端的上级移位信号，并通过所述下级移位信号输出端输出下级移位信号；

所述电平转换模块耦接于所述下级移位信号输出端与所述输出模块之间；所述电平转换模块用于响应所述下级移位信号输出端输出的下级移位信号，控制向所述输出模块提供的栅极驱动信号的有效脉冲的电压；

所述输出模块还与所述驱动信号输出端电连接；所述输出模块用于控制所述栅极驱动信号的极性，并通过所述驱动信号输出端输出所述栅极驱动信号至一行所述像素电路中所述开关晶体管的栅极；

其中，所述栅极驱动信号的有效脉冲的宽度为N*H；N为正整数，H＝1/(F*L)，F为所述硅基显示面板的刷新频率，L为所述硅基显示面板中像素电路的行数。

根据本发明的另一方面，提供了一种硅基显示面板，包括：阵列排布的多个像素电路、多条栅极信号线、启动信号线和上述述移位寄存器；

所述像素电路包括开关晶体管；位于同一行的所述像素电路的所述开关晶体管的栅极与同一条所述栅极信号线电连接；

所述移位寄存器中，第一级所述移位寄存单元的上级移位信号输入端与所述启动信号线电连接；

各级所述移位寄存单元的驱动信号输出端分别与各条所述栅极信号线电连接。

根据本发明的另一方面，提供了一种显示装置，包括：上述的硅基显示面板。

本发明的技术方案，通过锁存模块响应时钟信号，锁存上级移位信号，并输出下级移位信号，电平转换模块响应下级移位信号，控制向输出模块提供的栅极驱动信号的有效脉冲的电压，输出模块控制栅极驱动信号的极性，并通过驱动信号输出端输出栅极驱动信号至一行像素电路中开关晶体管的栅极，使得提供至一行像素电路中开关晶体管的栅极处的栅极驱动信号的有效脉冲的宽度为一行像素电路的刷新时间的整数倍，即栅极驱动信号的有效脉冲的宽度可以为一行像素电路的刷新时间的奇数倍或偶数倍，从而可以根据开关晶体管导通时间的需求，灵活控制移位寄存器输出的栅极驱动信号的有效脉冲的宽度，且在该开关晶体管为控制发光元件的发光时间的晶体管时，通过控制移位寄存器输出的栅极驱动信号的有效脉冲的宽度，准确输出相应的栅极驱动信号，能够在发光元件进行发光时，硅基显示面板能够准确呈现相应的亮度，使得硅基显示面板的具有更为精细的亮度调节方式，使得亮度调节更为平滑，避免因亮度调节的顿挫感而出现的显示闪烁，进而能够提高硅基显示面板的显示效果，拓宽硅基显示面板的应用场景。

应当理解，本部分所描述的内容并非旨在标识本发明的实施例的关键或重要特征，也不用于限制本发明的范围。本发明的其它特征将通过以下的说明书而变得容易理解。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是是本发明实施例提供的一种像素电路的结构示意图；

图2是本发明实施例提供的一种移位寄存器的结构示意图；

图3是本发明实施例提供的一种移位寄存器的驱动时序图；

图4是本发明实施例提供的另一种移位寄存器的驱动时序图；

图5是本发明实施例提供的一种移位寄存单元的结构示意图；

图6是本发明实施例提供的又一种移位寄存器的驱动时序图；

图7是本发明实施例提供的又一种移位寄存器的驱动时序图；

图8是本发明实施例提供的一种移位寄存单元的具体电路结构示意图；

图9是与图8对应的一种移位寄存单元的驱动时序图；

图10是本发明实施例提供的另一种移位寄存器的结构示意图；

图11是本发明实施例提供的又一种移位寄存器的驱动时序图；

图12是本发明实施例提供的又一种移位寄存器的驱动时序图；

图13是本发明实施例提供的另一种移位寄存单元的具体电路结构示意图；

图14是与图13对应的一种移位寄存单元的驱动时序图；

图15是与图13对应的另一种移位寄存单元的驱动时序图；

图16是本发明实施例提供的一种硅基显示面板的结构示意图；

图17是本发明实施例提供的一种显示装置的结构示意图。

具体实施方式

为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。

需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

本发明实施例提供的移位寄存器可应用于硅基显示面板中，该硅基显示面板包括阵列排布的多个像素电路，该像素电路至少包括开关晶体管。图1是本发明实施例提供的一种像素电路的结构示意图，如图1所示，像素电路P中除设置有开关晶体管M1外，还可以包括驱动模块P1、数据写入模块P2和发光元件D0。其中，数据写入模块P2可以向驱动模块P1提供数据信号DATA，驱动模块P1可以响应其接收到的数据信号DATA产生相应的驱动电流Id，开关晶体管M1用于控制驱动电流Id向发光元件D0传输的时间。

在一可选的实施例中，驱动模块P1可以包括驱动晶体管M0，数据写入模块P2可以包括数据写入晶体管M2，此时，开关晶体管M1的栅极接收栅极驱动信号Gout，数据写入晶体管M2的栅极接收栅极驱动信号Gout′；数据写入晶体管M2的第一极可以接收数据信号DATA，数据写入晶体管M2的第二极可以与驱动晶体管M0的栅极电连接，驱动晶体管的M0的第一极接收正性电源信号VP+，驱动晶体管的第二极与开关晶体管M1的第一极电连接，开关晶体管M1的第二极与发光元件D0的阳极电连接，发光元件D0的阴极接收负性电源信号Vp-；此时，数据写入晶体管M2可以在其栅极所接收到栅极驱动信号Gout′控制下导通或关闭，开关晶体管M1可以在其栅极所接收到的栅极驱动信号Gout的控制下导通或关闭，且在数据写入晶体管M2导通时，能够将数据信号DATA提供至驱动晶体管M0的栅极，使得驱动晶体管M0可以根据其栅极所接收到的数据信号DATA产生相应的驱动电流Id；开关晶体管M1可以控制驱动电流Id向发光元件D0提供的时间，以控制发光元件D0的发光时间。

可以理解的是，驱动晶体管M0、数据写入晶体管M2以及开关晶体管M1的沟道类型可以相同或不同，即各晶体管的沟道类型可以为P型或N型；若数据写入晶体管M2和/或开关晶体管M1的沟道类型为P型，则在其栅极接收到的栅极驱动信号为低电平时导通，而在其栅极所接收到的栅极驱动信号为高电平时关闭；若数据写入晶体管M2和/或开关晶体管M1的沟道类型为N型，则在其栅极接收到的栅极驱动信号为高电平时导通，而在其栅极所接收到的栅极驱动信号为低电平时关闭；对于驱动晶体管M0的沟道类型为P型的情况，其栅极所接收到的数据信号的电压越小，驱动晶体管M0所产生的驱动电流越大；而对于驱动晶体管的沟道类型为N型的情况，其栅极所接收到的数据信号的电压越大，驱动晶体管M0所产生的驱动电流越大。其中，对于信号的高低、大小均为相对的概念，可以根据实际需要进行设计，本发明实施例对此不做具体限定。

为便于描述，本发明实施例均以驱动晶体管M0、数据写入晶体管M2以及开关晶体管M1的沟道类型相同且均为N沟道晶体管为例，对本发明实施例的技术方案进行示例性的说明。

其中，继续参考图1，当数据写入模块P2向驱动模块P1提供的数据信号的电压不同时，驱动模块P1所产生的驱动电流的大小不同，不同的驱动电流通过导通的开关晶体管M1传输至发光元件D0时，该发光元件D0可以呈现不同的显示发光亮度，且不同的发光元件呈现不同亮度和不同颜色的光时，能够使得硅基显示面板实现色彩丰富的彩色显示；同时，在硅基显示面板显示画面时，人眼所观看到的显示发光亮度为硅基显示面板在一帧画面时间内实际发光亮度对时间的积分，使得在发光元件D0进行显示发光的时间越长，人眼所感受到硅基显示面板的显示亮度越高，如此，可以通过控制发光元件D0的发光时长，即控制开关晶体管M1的导通时长，达到控制硅基显示面板的显示亮度的目的，从而使得在不同的应用场景下，硅基显示面板可以具有不同的显示亮度，例如较暗的环境下，可以通过控制开关晶体管M1具有较短的导通时长，使得硅基显示面板具有较低的显示亮度，防止高亮度显示刺激人眼，提高人眼观看显示画面的舒适度；而在较亮的环境下，可以通过控制开关晶体管M1具有较长的导通时长，使得硅基显示面板具有较高的显示亮度，以能够在较亮的环境下，确保人眼无法观看到清晰的画面。

需要说明的是，硅基显示面板在不同的应用场景下，所需要显示亮度具有差异，通过控制开关晶体管M1的导通时长即可以实现硅基显示面板在不同应用场景下的显示发光亮度需求，为使得硅基显示面板在具有较高的显示质量的前提下，满足更多应用场景的显示发光亮度需要，则需要开关晶体管M1能够具有更为细致的导通时间的调节。

鉴于此，本发明实施例提供一种移位寄存器，该移位寄存器包括：级联的多个移位寄存单元；每个移位寄存单元包括锁存模块、电平转换模块、输出模块、上级移位信号输入端、时钟信号输入端、下级移位信号输出端和驱动信号输出端；上级移位信号输入端与上一级移位寄存单元的下级移位信号输出端电连接，下级移位信号输出端与下一级移位寄存单元的上级移位信号输入端电连接；锁存模块分别与时钟信号输入端、上级移位信号输入端和下级移位信号输出端电连接；锁存模块用于响应时钟信号输入端输入的时钟信号，锁存上级移位信号输入端的上级移位信号，并通过下级移位信号输出端输出下级移位信号；电平转换模块耦接于下级移位信号输出端与输出模块之间；电平转换模块用于响应下级移位信号输出端输出的下级移位信号，控制向输出模块提供的栅极驱动信号的有效脉冲的电压；输出模块还与驱动信号输出端电连接；输出模块用于控制栅极驱动信号的极性，并通过驱动信号输出端输出栅极驱动信号至一行像素电路中开关晶体管的栅极；其中，栅极驱动信号的有效脉冲的宽度为N*H；N为正整数，H＝1/(F*L)，F为硅基显示面板的刷新频率，L为硅基显示面板中像素电路的行数。

采用上述技术方案，能够使得提供至一行像素电路中开关晶体管的栅极处的栅极驱动信号的有效脉冲的宽度为一行像素电路的刷新时间的整数倍，即栅极驱动信号的有效脉冲的宽度可以为一行像素电路的刷新时间的奇数倍或偶数倍，从而可以根据开关晶体管导通时间的需求，灵活控制移位寄存器输出的栅极驱动信号的有效脉冲的宽度，且在该开关晶体管为控制发光元件的发光时间的晶体管时，通过控制移位寄存器输出的栅极驱动信号的有效脉冲的宽度，准确输出相应的栅极驱动信号，能够在发光元件进行发光时，硅基显示面板能够准确呈现相应的亮度，使得硅基显示面板的具有更为精细的亮度调节方式，使得亮度调节更为平滑，避免因亮度调节的顿挫感而出现的显示闪烁，进而能够提高硅基显示面板的显示效果，拓宽硅基显示面板的应用场景。

以上是本发明的核心思想，基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下，所获得的所有其他实施例，都属于本发明保护的范围。以下将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整的描述。

图2是本发明实施例提供的一种移位寄存器的结构示意图，如图2所示，该移位寄存器100包括级联的多个移位寄存单元G；每个移位寄存单元G包括锁存模块10、电平转换模块20、输出模块30、上级移位信号输入端IN、时钟信号输入端CK、下级移位信号输出端Next和驱动信号输出端OUT；其中，当前级移位寄存单元G的上级移位信号输入端Nexti-1与上一级移位寄存单元G的下级移位信号输出端Next电连接，以及，当前级移位寄存单元G的下级移位信号输出端Next与下一级移位寄存单元G的上级移位信号输入端IN电连接。

示例性的，图3是本发明实施例提供的一种移位寄存器的驱动时序图，图4是本发明实施例提供的另一种移位寄存器的驱动时序图，参考图2-4，第一级移位寄存单元G1的上级移位信号输入端IN接收启动信号STV；第二级移位寄存单元G2的上级移位信号输入端IN与第一级移位寄存单元G1的下级移位信号输出端Next电连接，第二级移位寄存单元G2的下级移位信号输出端Next与第三级移位寄存单元G3的上级移位信号输入端IN电连接，第三级移位寄存单元G3的下级移位信号输出端Next与第四级移位寄存单元G4的上级移位信号输入端Nexti-1电连接；以此类推，第M-1级移位寄存单元GM-1的上级移位信号输入端IN与第M-2级移位寄存单元G的下级移位信号输出端Next电连接，第M-1级移位寄存单元GM-1的下级移位信号输出端IN与第M级移位寄存单元GM的上级移位信号输入端IN电连接。此时，第一级移位寄存单元G1可以在启动信号STV的控制下向第二级移位寄存单元G2提供下级移位信号V_Next1作为第二级移位寄存单元的上级移位信号，第二级移位寄存单元G2可以在其接收的上级移位信号V_Next1的控制下向第三级移位寄存单元G3提供下级移位信号V_Next2作为第三级移位寄存单元G3的上级移位信号，以及第三级移位寄存单元G3在其接收的上级移位信号V_Next1的控制下向第四级移位寄存单元G4提供下级移位信号V_Next3作为第四级移位寄存单元G4的上级移位信号，以此类推，第M-1级移位寄存单元GM-1在其接收的第M-2级移位寄存单元GM-2提供的下级移位信号V_NextM-2的控制下，向第M级移位寄存单元GM提供下级移位信号V_NextM-1作为第四级移位寄存单元G4的上级移位信号，第M级移位寄存单元GM可以在其接收的上级移位信号V_NextM-1的控制下生成下级移位信号V_NextM，如此，M级移位寄存单元G依次级联，使得各级移位寄存单元G输出的下级移位信号V_Next能够依次移位。

结合参考图1和图2，同一移位寄存单元G中，锁存模块10分别与时钟信号输入端CK、上级移位信号输入端IN和下级移位信号输出端Next电连接；锁存模块10用于响应时钟信号输入端CK输入的时钟信号CLK，锁存上级移位信号输入端IN的上级移位信号V_Nexti-1，并通过下级移位信号输出端Next输出下级移位信号V_Nexti；电平转换模块20耦接于下级移位信号输出端Next与输出模块30之间；电平转换模块20用于响应下级移位信号输出端Next输出的下级移位信号V_Nexti，控制向输出模块30提供的栅极驱动信号Gout的有效脉冲的电压；输出模块30还与驱动信号输出端OUT电连接；输出模块30用于控制栅极驱动信号Gout的极性，并通过驱动信号输出端OUT输出栅极驱动信号Gout至一行像素电路P中开关晶体管M1的栅极。

其中，锁存模块10可以为具有锁存功能的任何结构，实现对上级移位信号输入端IN接收到的上级移位信号V_Nexti-1的锁存功能，并能响应时钟信号端CK的时钟信号CLK，以在该时钟信号CLK的控制下，控制其通过下级移位信号输出端Next输出的下级移位信号V_Nexti相较于其接收到的上级移位信号V_Nexti-1的移位量。在一可选的实施例中，时钟信号CLK的时钟周期可以为一行像素电路P的刷新时间H的整数倍，使得下级移位信号输出端Next输出的下级移位信号V_Nexti相较于其接收到的上级移位信号V_Nexti-1的移位量也为H的整数倍。

电平转换模块20可以对下级移位信号输出端Next输出的下级移位信号V_Nexti进行电平转换，例如可以增大或减小下级移位信号V_Nexti中有效脉冲的幅值，以使得下级移位信号V_Nexti经电平转换模块20转换为相应的栅极驱动信号Gout，使得该栅极驱动信号Gout的有效脉冲的幅值为能够控制开关晶体管导通或关闭的幅值，即该栅极驱动信号Gout的有效脉冲的幅值可以与开关晶体管的M1的阈值电压相关，在能够确保栅极驱动信号Gout为有效脉冲时，控制开关晶体管M1导通的前提下，本发明实施例对电平转换模块20进行电平转换的幅值大小不做具体限定。在一可选的实施例中，电平转换模块20可以包括电平转换器，该电平转换器的输入端耦接于下级移位信号输出端Next，该电平转换器的输出端与输出模块30电连接，该电平转换器能够对其输入端输入的下级移位信号V_Nexti进行电平转换。

输出模块30可以对经电平转换模块20进行电平转换后的栅极驱动信号Gout的极性进行控制，例如当开关晶体管M1为N沟通晶体管，而电平转换模块20进行电平转换后提供至输出模块30的栅极驱动信号的有效脉冲为低电平时，通过输出模块30将栅极驱动信号的有效脉冲由低电平转换为高电平，以使得该有效脉冲可以控制N沟道的开关晶体管M1导通；反之，输出模块30也可以将栅极驱动信号的有效脉冲由高电平转换为低电平，以使得该有效脉冲可以控制P沟道的开关晶体管M1导通。

可以理解的是，此处所述的有效脉冲的高电平和低电平可以指代有效脉冲的极性，例如高电平可以为正极性，低电平可以为负极性。在其它可选的实施例中，当电平转换模块20进行电平转换后提供至输出模块30的栅极驱动信号的有效脉冲能够控制开关晶体管M1导通时，输出模块30无需对栅极驱动信号进行极性转换，此时，输出模块30可以提高该栅极驱动信号的驱动能力，使得开关晶体管M1具有较佳的导通状态。在一可选的实施例中，输出模块30可以包括串联连接于驱动信号输出端OUT与电平转换模块20之间的至少一个缓冲器，该缓冲器能够提高栅极驱动信号的驱动能力。其中，每个缓冲器可以包括至少一个反相器，且反相器的数量和缓冲器的数量均与提供至开关晶体管M1的栅极驱动信号的极性、以及所需要提高的驱动能力相关。

参考图1-4所示，在锁存模块10、电平转换20、输出模块30、时钟信号CLK和上级移位信号V_Nexti-1的共同作用下，栅极驱动信号Gout的有效脉冲的宽度T10为N*H；N为正整数，即N可以为奇数，也可以为偶数；H＝1/(F*L)，F为硅基显示面板的刷新频率，L为硅基显示面板中像素电路P的行数。

其中，硅基显示面板中像素电路P的行数L可以与移位寄存器中移位寄存单元G的数量M相同或不同，本发明实施例对此不做具体限定，在一可选的实施例中，移位寄存单元G的数量M可以大于或等于L，以确保各行像素电路P能够接收不同级移位寄存单元G输出的栅极驱动信号Gout。

可以理解的是，硅基显示面板的刷新频率F可以表示该硅基显示面板在单位时间内所能够呈现的画面的帧数，硅基显示面板的刷新频率可以根据需要进行选择，例如可以为240Hz、120Hz、60Hz或30Hz等，本发明实施例对此不做具体限定。在获知硅基显示面板的刷新频率F后，可以由此确定硅基显示面板显示一帧画面所需的时间为1/F,此时，由硅基显示面板包括L行像素电路P，可以确定每行像素电路P的刷新时间H的长度为1/(F*L)。每行像素电路P的驱动过程中各个阶段的时长均以H为单位进行，使得在硅基显示面板的一帧画面的时间内能够完成对各行像素电路P的驱动。

示例性的，以移位寄存单元G的数量M等于L为例，在一帧画面的时间内，会依次驱动硅基显示面板的各行像素电路P，例如第一个时长为H时间段可以为第一行像素电路P的数据写入阶段，可以控制第一行像素电路P中数据写入模块P1导通，使得第一行像素电路P的数据信号DATA能够对应写入至第一行像素电路P的驱动模块P1中，而其它行像素电路P的数据写入模块处于关闭状态，在第一个时长为H时间段结束后，可以进入第一行像素电路P的发光阶段，该发光阶段的长度为受控于开关晶体管M1的导通时长，即受控于第一级移位寄存单元G1输出的栅极驱动信号Gout1的有效脉冲的宽度T10；在第一行像素电路P的数据写入阶段结束后，进入第一行像素电路P的发光阶段的同时，也会进入第二行像素电路P的数据写入阶段，且第二行像素电路P的数据写入阶段的时长同样可以为H；在第二行像素电路P的数据写入阶段结束后会进入该行像素电路P的发光阶段，此时，第二级移位寄存单元G2会输出栅极驱动信号Gout2的有效脉冲；在第二行像素电路P的数据写入阶段结束后，进入该第二行像素电路P的发光阶段的同时，也会进入第三行像素电路P的数据写入阶段，且在第三行像素电路P的数据写入阶段结束后会进入该行像素电路P的发光阶段，此时，第三级移位寄存单元G3会输出栅极驱动信号Gout2的有效脉冲；以此类推，在第M-1行像素电路P的数据写入阶段结束后，会进入第M行像素电路P的发光阶段和第M行像素电路P的数据写入阶段，此时，第M-1级移位寄存单元GM-1会输出栅极驱动信号GoutM-1的有效脉冲；且在第M行像素电路的数据写入阶段结束后会进入第M行像素电路P的发光阶段，此时，第M级移位寄存单元GM会输出栅极驱动信号GoutM的有效脉冲。如此，通过使得各级移位寄存单元G输出的栅极驱动信号Gout(Gout1、Gout2、Gout3、Gout4、…、GoutM-2、GoutM-1、GoutM)的有效脉冲依次移位，可以实现对各行像素电路P的逐行扫描，使得各行像素电路P的发光元件D0能够依次进行发光。

同时，由于各级移位寄存单元G输出的栅极驱动信号Gout的有效脉冲的宽度T10为一行像素电路P的刷新时间H的整数倍，即如图3所示，该栅极驱动信号Gout的有效脉冲的宽度T10可以为一行像素电路P的刷新时间H的偶数倍，或者，如图4所示，栅极驱动信号Gout的有效脉冲的宽度T10可以为一行像素电路P的刷新时间H的奇数倍，使得移位寄存单元G输出的栅极驱动信号Gout的有效脉冲的宽度T10可以在1*H至(L-1)*H的范围内以H为单位进行调节，使得栅极驱动信号Gout的有效脉冲的宽度T10具有较多的选择，从而在采用该移位寄存器中各级移位寄存单元G输出的栅极驱动信号Gout控制像素电路P中开关晶体管M1的导通时长时，能够使得开关晶体管M1的导通时长在1*H至(L-1)*H的范围内以H为单位进行调节，进而能够使得硅基显示面板至少可以具有(L-1)个显示亮度等级，使得硅基显示面板可以适应不同的应用场景的显示亮度需求。

本实施例通过使各级移位寄存单元输出的栅极驱动信号的有效脉冲的宽度为H的整数倍，能够使得移位寄存器输出的栅极驱动信号的有效脉冲的宽度具有更加灵活的调节方式，使得移位寄存器能够对应于像素电路中发光元件的发光亮度需求，准确输出相应的栅极驱动信号，从而能够使得发光元件具有更为精细的亮度调节方式，亮度调节更为平滑，避免因亮度调节的顿挫感而出现的显示闪烁，进而能够提高硅基显示面板的显示效果，拓宽硅基显示面板的应用场景。

需要说明的是，上述仅示例性地对每个移位寄存单元中锁存模块、电平转换模块和输出模块的作用进行了说明，在能够控制各移位寄存单元输出的栅极驱动信号的有效脉冲的宽度为一行像素电路的刷新时间的整数倍的前提下，各个模块的结构可以根据实际需要进行设计，本发明实施例对此不做具体限定，以下对各模块的典型示例进行示例性的说明。

可选的，图5是本发明实施例提供的一种移位寄存单元的结构示意图，如图5所示，时钟信号输入端CK可以包括接收第一时钟信号CLK的第一时钟信号端CK1和接收第二时钟信号XCLK的第二时钟信号端CK2，且在同一时刻，第一时钟信号CLK与第二时钟信号XCLK的极性可以相反，即第一时钟信号CLK为同相时钟信号时，第二时钟信号XCLK为反相时钟信号；此时，锁存模块可以包括D触发器DS；D触发器DS的输入端D与上级移位信号输入端IN电连接，D触发器的控制端CL与第一时钟信号端CK1电连接，D触发器的复位端SET与第二时钟信号端CK2电连接，D触发器的输出端Q与下级移位信号输出端Next电连接；其中，上级移位信号V_Nexti-1的有效脉冲的宽度和下级移位信号V_Nexti的有效脉冲的宽度均与栅极驱动信号Gout的有效脉冲的宽度T10相同。

具体的，以各信号的有效脉冲为高电平为例，D触发器DS通常为下降沿触发，此时，若D触发器DS的输入端D所接收的上级移位信号V_Nexti-1为有效脉冲，则在D触发器DS的控制端CL接收到的第一时钟信号CLK由高电平向低电平跳变时，D触发器DS的输出端Q输出的下级移位信号V_Nexti会由低电平向高电平跳变；同样的，若D触发器DS的输入端D所接收的上级移位信号V_Nexti-1为无效电平，则在D触发器DS的控制端CL接收到的第一时钟信号CLK由高电平向低电平跳变时，D触发器DS的输出端Q输出的下级移位信号V_Nexti会由高电平向低电平跳变。如此，相邻两级移位寄存单元的输出的下级移位信号V_Nexti的移位量等于第一时钟信号CLK的一个时钟周期。

可以理解的是，由于下级移位信号V_Nexti受控于D触发器DS的输入端D接收的上级移位信号V_Nexti-1和第一时钟信号CLK由高电平向低电平跳变的时间，因此，可以通过控制上级移位信号V_Nexti-1的有效脉冲的宽度和第一时钟信号CLK的周期，实现对下级移位信号V_Nexti有效脉冲的宽度的控制。同时，D触发器输出的下级移位信号V_Nexti可以经电平转换模块20进行电平转换后提供至输出模块30，使得输出模块30所接收到的栅极驱动信号Gout的幅值可以与下级移位信号V_Nexti的幅值不同，而有效脉冲的宽度相同；输出模块30对其所接收到的栅极驱动信号Gout进行极性调节后提供至一行像素电路的开关晶体管，即像素电路的开关晶体管的栅极驱动信号Gout可以与下级移位信号V_Nexti的有效脉冲的幅值和极性不同，但该栅极驱动信号Gout的有效脉冲的宽度可以与下级移位信号V_Nexti的有效脉冲的宽度相同；如此，移位寄存单元G输出的栅极驱动信号Gout的有效脉冲的宽度同样受控于上级移位信号V_Nexti-1和第一时钟信号CLK。

可以理解的是，上述仅示例性以第一时钟信号和上级移位信号为高电平时间为第一时钟信号和上级移位信号的有效脉冲阶段为例进行了示例性的说明，而在本发明其它实施例中，也可以降第一时钟信号和上级移位信号为低电平时间作为第一时钟信号和上级移位信号的有效脉冲阶段。在能够实现本发明实施例的核心发明点的前提下，本发明实施例对有效脉冲的电平高低不做限定。为便于描述，在没有特殊限定的前提下，本发明实施例均以有效脉冲为高电平为例，对本发明实施例的技术方案进行示例性的说明。

在一可选的实施例中，图6是本发明实施例提供的又一种移位寄存器的驱动时序图，图7是本发明实施例提供的又一种移位寄存器的驱动时序图，参考图2、以及图5-图7，当时钟信号输入端CK包括接收第一时钟信号CLK的第一时钟信号端CK1和接收第二时钟信号XCLK的第二时钟信号端CK2时，时钟信号可以包括时钟周期T均为H的第一时钟信号CLK和第二时钟信号XCLK；且在同一时刻，第一时钟信号CLK与第二时钟信号XCLK的极性相反，此时，当第一时钟信号CLK为正极性时，第二时钟信号XCLK为负极性，而当第一时钟信号CLK为负极性时，第二时钟信号XCLK为正极性。

具体的，以移位寄存器中的前三级移位寄存单元的工作过程为例进行说明，当需要使各级移位寄存单元输出的栅极驱动信号Gout的有效脉冲的宽度为H的偶数倍时，结合参考图2、图5和图6，以所需输出的栅极驱动信号Gout的有效脉冲的宽度为2*H为例，可以向第一级移位寄存单元G1的上级移位信号输入端IN提供有效脉冲的宽度为2*H的启动信号STV，且该启动信号STV的有效脉冲的起始时刻可以与第一时钟信号CLK为无效电平的时间段、第二时钟信号XCLK为有效电平的时间段交叠，或者，也可以与第一时钟信号CLK由高电平跳变为低电平的时刻、且第二时钟信号XCLK由电平跳变为高电平的时刻重叠。在启动信号STV为有效脉冲的期间，第一时钟信号CLK首次由高电平跳变为低电平，且第二时钟信号XCLK由低电平跳变为高电平时，第一级移位寄存单元G1开始输出高电平的下级移位信号V_Next1和栅极驱动信号Gout1，即该时刻为第一级移位寄存单元G1输出的下级移位信号V_Next1和栅极前驱动信号Gout1的有效脉冲的起始时刻，且在此之后第一级移位寄存单元G1输出的下级移位信号V_Next1和栅极驱动信号Gout1会持续保持为高电平的有效脉冲。在启动信号STV的有效脉冲的终止时刻之后，第一时钟信号CLK首次由高电平跳变为低电平，且第二时钟信号XCLK由低电平向高电平跳变时，第一级移位寄存单元G1会停止输出高电平的下级移位信号V_Next1和栅极驱动信号Gout1，该时刻即为第一级移位寄存单元G1输出的下级移位信号V_Next1和栅极驱动信号Gout1的有效脉冲终止时刻。如此，第一级移位寄存单元G1输出的下级移位信号V_Next1的有效脉冲的宽度为时钟周期的整数倍，且受启动信号STV的有效脉冲的宽度T30的影响，相较于启动信号STV的有效脉冲，第一级移位寄存单元G1输出的下级移位信号V_Next1的有效脉冲的移位量可以约等于H，第一级移位寄存单元G1输出的下级移位信号V_Next1的有效脉冲的宽度T21为2*H，第一级移位寄存单元G1输出的栅极驱动信号Gout1的有效脉冲的宽度T11也为2*H。

第二级移位寄存单元G2的上级移位信号输入端IN接收到的上级移位信号为第一级移位寄存单元G1输出的下级移位信号V_Next1，因此，在第一级移位寄存单元G1输出的下级移位信号V_Next1为有效脉冲的期间，第一时钟信号CLK首次由高电平跳变为低电平，且第二时钟信号XCLK由低电平跳变为高电平时，第二级移位寄存单元G2开始输出高电平的下级移位信号V_Next2和栅极驱动信号Gout2，即该时刻为第二级移位寄存单元G2输出的下级移位信号V_Next2和栅极驱动信号Gout2的有效脉冲的起始时刻，且在此之后第二级移位寄存单元G2输出的下级移位信号V_Next2和栅极驱动信号Gout2会持续保持为高电平的有效脉冲。在第一级移位寄存单元G1输出的下级移位信号V_Next1的有效脉冲的终止时刻之后，第一时钟信号CLK首次由高电平跳变为低电平，且第二时钟信号XCLK由低电平向高电平跳变时，第二级移位寄存单元G2会停止输出高电平的下级移位信号V_Next2和栅极驱动信号Gout2，该时刻即为第二级移位寄存单元G2输出的下级移位信号V_Next2和栅极驱动信号Gout2的有效脉冲终止时刻；如此，第二级移位寄存单元G2输出的下级移位信号V_Next2的有效脉冲的起始时刻与终止时刻之间的长度同样为时钟周期的整数倍，且受第一级移位寄存单元G1输出的下级移位信号V_Next1的有效脉冲的宽度T21的影响，使得相较于第一级移位寄存单元G1输出的下级移位信号V_Next1的有效脉冲，第二级移位寄存单元G2输出的下级移位信号V_Next2的有效脉冲的移位量为H，第二级移位寄存单元G2输出的下级移位信号V_Next2的有效脉冲的宽度T22为2*H，同样的，第二级移位寄存单元G2输出的栅极驱动信号Gout2的有效脉冲的宽度T12也为2*H。

基于与第二级移位寄存单元G2输出的栅极驱动信号Gout2和下级移位信号V_Next2相同的原理，第三级移位寄存单元G2输出的栅极驱动信号Gout3的有效脉冲的宽度T13和下级移位信号V_Next3的有效脉冲的宽度T23均与第二级移位寄存单元G2输出的下级移位信号V_Next2的有效脉冲的宽度T22相同，且移位量为H；对于其它各级移位寄存单元G输出的栅极驱动信号Gouti和下级移位信号V_Nexti均可以与上级移位信号输入端接收的上级移位信号V_Nexti-1的有效脉冲的宽度相同，使得各级移位寄存单元G均能够输出有效脉冲的宽度等于启动信号STV的有效脉冲的宽度T30的栅极驱动信号Gouti和下级移位信号V_Nexti。

可以理解的是，对于需要使各级移位寄存单元输出的栅极驱动信号Gout的有效脉冲的宽度为H的奇数倍的情况与上述偶数倍的情况类似，如图7所示，仅需要对应设置启动信号STV的有效脉冲的宽度为H的奇数倍即可，相同之处可参照上文描述，此处不再赘述。

在一可选的实施例中，图8是本发明实施例提供的一种移位寄存单元的具体电路结构示意图，如图8所示，D触发器DS可以包括第一锁存器110和第二锁存器120；第一锁存器110的输入端与上级移位信号输入端IN电连接，第一锁存器110的使能端与第一时钟信号端CK1电连接，第一锁存器110的输出端与第二锁存器120的输入端电连接；第二锁存器120的使能端与第二时钟信号端CK2电连接，第二锁存器120的输出端与下级移位信号输出端Next电连接。此时，第一锁存器110可以响应于第一时钟信号端CK1的第一时钟信号CLK，锁存上级移位信号输入端IN接收到的上级移位信号V_Nexti-1，并向第二锁存器120提供锁存信号；而第二锁存器120可以响应于第二时钟信号端CK2的第二时钟信号XCLK，锁存第一锁存器110输出的锁存信号，并向下级移位信号输出端Next提供下级移位信号V_Nexti。

具体的，以第i级移位寄存单元的输出信号为一行像素电路的刷新时间H的3倍为例，图9是与图8对应的一种移位寄存单元的驱动时序图，结合参考图8和图9，上级移位信号输入端IN接收到的上级移位信号V_Nexti-1的有效脉冲的宽度为3*H；在T1时刻之前，上级移位信号输入端IN的上级移位信号V_Nexti-1为低电平，使得第一锁存器110锁存的上级移位信号V_Nexti-1为低电平，第一锁存器110输出至第二锁存器120的锁存信号V_lach也为低电平，第二锁存器120提供至下级移位信号输出端Next的下级移位信号V_Nexti同样为无效电平。

在T1时刻至T2时刻之间的时间段，上级移位信号输入端IN的上级移位信号V_Nexti-1为高电平，第一时钟信号CLK为低电平，第一锁存器110锁存上级移位信号V_Nexti-1，但受控于第一时钟信号CLK的低电平，使得第一锁存器110向第二锁存器120提供的锁存信号V_lach仍保持为低电平，第二锁存器120提供至下级移位信号输出端Next的下级移位信号V_Nexti保持为低电平。

在T2时刻，上级移位信号输入端IN的上级移位信号V_Nexti-1仍为高电平，第一时钟信号CLK由低电平跳变为高电平，第一锁存器110开始将其锁存的上级移位信号V_Nexti-1的高电平输出至第二锁存器120；且在T2时刻之后至T4时刻之前的时间段内，由于上级移位信号输入端IN的上级移位信号V_Nexti-1持续保持为高电平，使得第一锁存器110会持续向第二锁存器120提供高电平的锁存信号V_lach。

在T2时刻至T3时刻之间的时间段，虽然第二锁存器120的输入端接收到锁存信号V_lach为高电平，但由于第二锁存器120的使能端接收到的第二时钟信号XCLK为低电平，使得第二锁存器120仅能够将其接收到的锁存信号V_lach进行锁存，而不会向下级移位信号输出端Next提供高电平的下级移位信号V_Nexti，使得下级移位信号V_Nexti继续保持为低电平。

在T3时刻，第二锁存器120的使能端接收到的第二时钟信号XCLK由低电平跳变为高电平，使得第二锁存器120开始控制其锁存的高电平的锁存信号V_lach输出，即第二锁存器120开始向下级移位信号输出端Next提供高电平的下级移位信号V_Nexti，使得T3时刻为下级移位信号V_Nexti的有效脉冲的起始时刻；且在T3时刻之后至T4时刻之前的时间段内，由于第一锁存器110持续向第二锁存器120提供高电平的锁存信号V_lach，使得第二锁存器120会持续向下级移位信号输出端Next提供高电平的下级移位信号V_Nexti。

在T4时刻之后至T5时刻之前的时间段，上级移位信号输入端IN的上级移位信号V_Next1变为低电平，但因在该时间段内第一时钟信号CLK为低电平，使得第一锁存器110会继续向第二锁存器120提供高电平的锁存信号V_lach，第二锁存器120继续向下级移位信号输出端Next提供高电平的下级移位信号V_Nexti。

在T5时刻，上级移位信号输入端IN的上级移位信号V_Nexti-1为低电平，第一时钟信号CLK由低电平跳变为高电平，第一锁存器110响应于第一时钟信号CLK，开始输出低电平的锁存信号V_lach至第二锁存器120；且在T5时刻之后至下一个上级移位信号V_Nexti的跳变时刻之间的时间段，第一锁存器110会持续向第二锁存器120提供低电平的锁存信号V_lach。

在T6时刻，锁存信号V_lach为低电平，第二时钟信号XCLK由高电平跳变为低电平，第二锁存器120响应于第二时钟信号CLK，开始向下级移位信号输出端Next提供低电平的下级移位信号V_Nexti，即该时刻为下级移位信号V_Nexti由高电平向低电平进行跳变的时刻。

如此，通过使D触发器包括串联连接的两个锁存器，并将两个锁存器所接收的时钟信号的时钟周期设置为等于一行像素电路的刷新时间H，且在同一时刻两个锁存器所接收的时钟信号的时钟周期的极性相反，以使得下级移位信号输出端输出的下级移位信号能够为时钟信号的时钟周期的整数倍。

可以理解的是，上述仅示例性地以下级移位信号的有效脉冲的宽度为一行像素电路的刷新时间H的3倍为例进行了示例性说明，而对于下级移位信号的有效脉冲的宽度为一行像素电路的刷新时间H的1、2、或4倍等的情况，均与上述工作过程类似，在此不再赘述。

需要说明的是，第一锁存器的结构可以与第二锁存器的结构相同或不同，可以根据实际需要进行设计，本发明实施例对此不做具体限定。在一示例性的实施例中，如图8所示，第一锁存器110可以包括第一反相器U11、第二反相器U12、第一三态门U13和第二三态门U14；其中，第一反相器U11的输入端与第一时钟信号端CK1电连接，第一反相器U11的输入端还分别与第一三态门U13的负性信号控制端和第二三态门U14的正性信号控制端电连接，第一反相器U11的输出端分别与第一三态门U13的正性信号控制端和第二三态门U14的负性信号控制端电连接；第一三态门U13的输入端与上级移位信号输入端IN电连接，第一三态门U13的输出端与第二反相器U12的输入端电连接；第二反相器U12的输出端与第二三态门U14的输入端电连接，第二三态门U14的输出端与第二反相器U12的输入端电连接；其中，第二反相器U12的输出端即为第一锁存器110的输出端。

相应的，第二锁存器120可以包括第三反相器U21、第四反相器U22、第三三态门U23和第四三态门U24；其中，第三反相器U11的输入端与第二时钟信号端CK2电连接，第三反相器U21的输入端还分别与第三三态门U23的负性信号控制端和第四三态门U24的正性信号控制端电连接，第三反相器U21的输出端分别与第三三态门U23的正性信号控制端和第四三态门U24的负性信号控制端电连接；第三三态门U23的输入端与第一锁存器110的输出端电连接，第三三态门U23的输出端与第四反相器U22的输入端电连接；第四反相器U22的输出端与第四三态门U24的输入端电连接，第四三态门U24的输出端与第四反相器U22的输入端电连接；其中，第四反相器U22的输出端即为第二锁存器120的输出端。

可以理解的是，上述仅示例性的以时钟信号的时钟周期为H的情况进行了示例性的说明，在其它可选的实施例中时钟信号的时钟周期也可以大于H，例如，时钟信号的时钟周期可以为2*H。

可选的，图10是本发明实施例提供的另一种移位寄存器的结构示意图，图11是本发明实施例提供的又一种移位寄存器的驱动时序图，图12是本发明实施例提供的又一种移位寄存器的驱动时序图，参考图10-图12，时钟信号CLK的时钟周期T可以为2*H，该时钟周期T可以包括时长均为H的第一阶段T01和第二阶段T02；时钟信号CLK可以包括第一时钟信号CLK1和第二时钟信号CLK2；在一个时钟周期T内，第一时钟信号CLK1的有效脉冲的时间位于第一阶段T1，第二时钟信号CLK2的有效脉冲的时间位于所述第二阶段T2；此时，在一个时钟周期T内，第一时钟信号CLK1的有效脉冲的起始时刻与第二时钟信号CLK2的有效脉冲的起始时刻之间的时长可以为H；此时，奇数级移位寄存单元G(G1、G3…)的时钟信号端CK接收第一时钟信号CLK1，偶数级移位寄存单元G(G2、G4…)的时钟信号端CK接收所述第二时钟信号CLK2。

如此，奇数级移位寄存单元G(G1、G3…)的锁存模块10可以响应于第一时钟信号CLK1，对其接收的上级移位信号V_Nexti-1进行锁存，并控制向其下级移位信号输出端Next提供的下级移位信号V_Nexti有效脉冲的起始时刻和终止时刻；偶数级移位寄存单元G(G2、G2…)的锁存模块10可以响应于第二时钟信号CLK2，对其接收的上级移位信号V_Nexti-1进行锁存，并控制向其下级移位信号输出端Next提供的下级移位信号V_Nexti有效脉冲的起始时刻和终止时刻。

在一可选的实施例中，图13是本发明实施例提供的另一种移位寄存单元的具体电路结构示意图，锁存模块10可以包括锁存器101，该锁存器101的输入端与上级移位信号输入端IN电连接，该锁存器101的使能端与时钟信号端CK电连接，该锁存器101的输出端与下级移位信号输出端Next电连接。

在一示例性的实施例中，锁存器101可以包括两个反相器U1和U2、以及两个三态门U3和U4，锁存器101中反相器U1和U2、以及三态门U3和U4的连接方式可以与上述第一锁存器和第二锁存器中反相器和三态门的连接方式类似，相同之处可参考上文描述，此处不再赘述。

如此，在上级移位信号输入端IN处的上级移位信号V_Nexti-1为高电平的时间段，锁存器101可以响应时钟信号端CK的时钟信号CLK，使得在时钟信号端CLK向高电平跳变时，锁存器101开始输出高电平的下级移位信号V_Nexti至下级移位信号输出端Next；直至上级移位信号输入端IN处的上级移位信号V_Nexti-1变为低电平，且时钟信号端CK的时钟信号CLK再次向高电平跳变时，下级移位信号输出端Next输出的下级移位信号V_Nexti变为低电平，如此，下级移位信号V_Nexti的有效脉冲宽度为时钟信号端CK接收的时钟信号CLK(第一时钟信号CLK1或第二时钟信号CLK2)的时钟周期T的整数倍，即当时钟信号CLK(第一时钟信号CLK1或第二时钟信号CLK2)的时钟周期T为2*H时，下级移位信号V_Nexti的有效脉冲宽度仅可以为H的偶数倍。

在上述实施例的基础上，为使驱动信号输出端OUT输出的栅极驱动信号Gout为H的任意整数倍，结合参考图10和图13，移位寄存器100的各移位寄存单元中还可以设置有逻辑模块40、使能控制端EN和下级移位信号输入端IN′；其中，当前级移位寄存单元G的下级移位信号输入端IN′与下一级移位寄存单元G的下级移位信号输出端Next电连接，例如，第一级移位寄存单元G1的下级移位信号输入端IN′与第二级移位寄存单元G2的下级移位信号输出端Next电连接，第二级移位寄存单元G2的下级移位信号输入端IN′与第三级移位寄存单元G3的下级移位信号输出端Next电连接，以此类推，第M-1级移位寄存单元G2的下级移位信号输入端IN′与第M级移位寄存单元G3的下级移位信号输出端Next电连接，第M级移位寄存单元G3的下级移位信号输入端IN′可以接收结束信号STV′。

逻辑模块40电连接于电平转换模块20和下级移位信号输出端Next之间，且逻辑模块40还与下级移位信号输入端IN′和使能控制端EN电连接；逻辑模块40用于响应下级移位信号输出端Next输出的下级移位信号V_Nexti、下级移位信号输入端IN′输入的下级移位信号V_Nexti+1和使能控制端EN的使能控制信号V_EN，向电平转换模块20提供电平转换控制信号V_CL；其中，当N为奇数时，使能控制信号V_EN为有效电平；当N为偶数时，使能控制信号V_EN为无效电平；此时，电平转换模块20具体用于响应电平转换控制信号V_CL，控制向输出模块30提供的栅极驱动信号Gout的电压和有效脉冲的宽度；其中，上级移位信号V_Nexti-1的有效脉冲的宽度为I*H，下级移位信号V_Nexti的有效脉冲的宽度为J*H；N-1≤I≤N，N-1≤J≤N，且I≥J。

可以理解的是，当上级移位信号V_Nexti-1的有效脉冲的宽度为I*H，下级移位信号V_Nexti的有效脉冲的宽度为J*H，且N-1≤I≤N，N-1≤J≤N时，上级移位信号V_Nexti-1的有效脉冲的宽度可以与下级移位信号V_Nexti的有效脉冲的宽度相同或不同，即在上级移位信号V_Nexti-1的有效脉冲的宽度为N*H时，下级移位信号V_Nexti的有效脉冲的宽度可以大于或等于(N-1)*H且小于或等于N*H，此时，若使能控制信号EN为无效电平，则N为偶数，即栅极驱动信号Gout的有效脉冲的宽度为一行像素电路的刷新时间H的偶数倍，而在使能控制信号EN为有效电平时，N为奇数，即栅极驱动信号Gout的有效脉冲的宽度为一行像素电路的刷新时间H的奇数倍。

在一可选的实施例中，继续参考图13，逻辑模块40可以包括第一与非门410和第二与非门420；第一与非门410的第一输入端与下级移位信号输入端IN′电连接，第一与非门410的第二输入端与使能控制端EN电连接，第一与非门EN的输出端与第二与非门420的第一输入端电连接；第二与非门420的第二输入端与下级移位信号输出端Next电连接，第二与非门420的输出端与电平转换模块20电连接。

具体的，由于第一与非门410的两个输入端分别与下级移位信号输入端IN′和使能控制端EN电连接，使得在下级移位信号V_Nexti+1和使能控制信号V_EN均为高电平时，第一与非门410输出低电平的信号至第二与非门的第一输入端，而在下级移位信号V_Nexti+1和时钟控制信号V_EN中的至少一个为低电平时，第一与非门410输出高电平的信号至第二与非门的第一输入端；同样的，由于第二与非门420的两个输入端分别与第一与非门410的输出端和下级移位信号输出端Next电连接，使得在第一与非门410输出的信号和下级移位信号输出端Next的下级移位信号V_Nexti均为高电平时，第二与非门420输出高电平的电平转换控制信号V_CL至电平转换模块20，而在第一与非门410输出的信号和下级移位信号输出端Next的下级移位信号V_Nexti中至少一个为低电平时，第二与非门420输出低电平的电平转换控制信号V_CL至电平转换模块20。此时，逻辑模块40向电平转换模块20提供的电平转换控制信号V_CL的有效脉冲的极性与下级移位信号V_Nexti的极性相反，即电平转换控制信号V_CL的有效脉冲为低电平的信号。

如此，若使能控制端EN的使能控制信号V_EN为低电平，则在下级移位信号输出端Next的下级移位信号V_Nexti为高电平时，第二与非门420输出的电平转换控制信号V_CL为低电平；而在下级移位信号输出端Next的下级移位信号V_Nexti为低电平时，第二与非门420输出的电平转换控制信号V_CL为高电平，使得提供至电平转换模块20的电平转换控制信号V_CL为低电平的时长与下级移位信号V_Nexti的有效脉冲的宽度相同；此时，电平转换模块20可以对其接收到的低电平的电平转换控制信号V_CL进行电平转换后，提供至输出模块30；输出模块30对其接收到的信号进行极性调节后输出有效脉冲宽度与下级移位信号V_Nexti的有效脉冲的宽度相同的栅极驱动信号Gout。

若使能控制端EN的使能控制信号V_EN为高电平，则在下级移位信号输出端Next的下级移位信号V_Nexti和下级移位信号输入端IN′的下级移位信号V_Nexti+1中的至少一个为高电平时，第二与非门420输出的电平转换控制信号V_CL为低电平；而在下级移位信号输出端Next的下级移位信号V_Nexti和下级移位信号输入端IN′的下级移位信号V_Nexti+1均为低电平时，第二与非门420输出的电平转换控制信号V_CL为高电平；使得提供至电平转换模块20的电平转换控制信号V_CL为低电平的时长可以等于下级移位信号V_Nexti的有效脉冲的起始时刻至下级移位信号V_Nexti+1的有效脉冲的终止时刻之间的时间段，并在电平转换模块20对其接收到的低电平的电平转换控制信号V_CL进行电平转换后，提供至输出模块30，而在输出模块30对其接收到的信号进行极性调节后可以输出有效脉冲宽度大于下级移位信号V_Nexti的有效脉冲的宽度的栅极驱动信号Gout。

可以理解的是，下级移位信号V_Nexti的有效脉冲的起始时刻位于下级移位信号V_Nexti+1的有效脉冲的起始时刻之前，而下级移位信号V_Nexti+1的有效脉冲的终止时刻位于下级移位信号V_Nexti的有效脉冲的终止时刻之后，因此，当电平转换控制信号V_CL为低电平的时长等于下级移位信号V_Nexti的有效脉冲的起始时刻至下级移位信号V_Nexti+1的有效脉冲的终止时刻之间的时间段时，同一移位寄存单元G中，驱动信号输出端OUT输出的栅极驱动信号Gout的有效脉冲的起始时刻与下级移位信号输出端Next输出的下级移位信号V_Nexti的有效脉冲的起始时刻为同一时刻；驱动信号输出端OUT输出的栅极驱动信号Gout的有效脉冲的终止时刻与下级移位信号输入端IN′输入的下级移位信号V_Nexti+1的有效脉冲的终止时刻为同一时刻。

在一示例性的实施例中，图14是与图13对应的一种移位寄存单元的驱动时序图，结合参考图14和图13，当需要输出有效脉冲的宽度为2*H的栅极驱动信号Gouti时，使能控制端EN的使能控制信号V_EN为持续的低电平，上级移位信号输入端IN输入的上级移位信号V_Nexti-1的有效脉冲的宽度可以为2*H，且上级移位信号V_Nexti-1有效脉冲的起始时刻与时钟信号端CK接收的时钟信号CLK的无效脉冲的时间交叠。

在T1′时刻之前，上级移位信号V_Nexti-1为低电平，使得锁存器101提供至下级移位信号输出端Next的下级移位信号V_Nexti为持续的低电平。此时，因逻辑模块40的第二与非门420的其中一个输入端接收到的下级移位信号V_Nexti为持续的低电平，使得第二与非门420输出至电平转换模块20的电平转换控制信号V_CL保持为高电平，进而使得电平转换模块20受控于该高电平的电平转换控制信号V_CL向输出模块30提供的栅极驱动信号Gout为无效电平，该无效电平的栅极驱动信号Gout经输出模块30进行极性转换后，仍保持为无效电平。

在T1′时刻，上级移位信号V_Nexti-1由低电平跳变为高电平，但因此时时钟信号端CK的时钟信号CLK为低电平，使得锁存器101仅对该高电平的上级移位信号V_Nexti-1进行锁存，且继续向下级移位信号输出端Next提供低电平的下级移位信号V_Nexti；此时，逻辑模块40的第二与非门420的其中一个输入端接收到的下级移位信号V_Nexti仍为低电平，使得第二与非门420输出至电平转换模块20的电平转换控制信号V_CL仍保持为高电平，进而使得电平转换模块20向输出模块30提供的栅极驱动信号Gouti为无效电平，该无效电平的栅极驱动信号Gout经输出模块30进行极性转换后，仍保持为无效电平。

在T2′时刻，上级移位信号V_Nexti-1保持为高电平，时钟信号CLK由低电平跳变为高电平，使得锁存器101开始输出高电平的下级移位信号V_Nexti；逻辑模块40的第二与非门420的第二输入端开始接收到高电平的下级移位信号V_Nexti；同时，因使能控制端EN的使能控制信号V_EN为持续的低电平，使得第一与非门410的其中一个输入端接收到的信号为低电平，此时，无论下级移位信号输入端IN′输入的下级移位信号V_Nexti+1的电平高低，第一与非门410均会保持输出高电平的信号至第二与非门420的第一输入端，使得在第二与非门420的第二输入端接收到高电平的下级移位信号V_Nexti，第二与非门420会向电平转换模块20提供低电平的电平转换控制信号V_CL，使得电平转换模块20受控于该低电平的电平转换控制信号V_CL向输出模块30提供的栅极驱动信号Gout为有效电平，该有效电平的栅极驱动信号Gouti经输出模块30进行极性转换后，仍保持为有效电平；如此，在T2′时刻，开始向一行像素电路的开关晶体管的栅极提供栅极驱动信号Gouti的有效电平。

在T3′时刻，上级移位信号V_Nexti-1跳变为低电平，但是时钟信号保持为低电平，使得锁存器101输出的下级移位信号V_Nexti会继续保持为高电平；相应的，第二与非门420会继续向电平转换模块20提供低电平的电平转换控制信号V_CL，使得电平转换模块20向输出模块30提供的栅极驱动信号Gouti仍为有效电平，该有效电平的栅极驱动信号Gouti经输出模块30进行极性转换后，仍保持为有效电平。

在T4′时刻，上级移位信号V_Nexti-1为低电平，且时钟信号CLK由低电平跳变为高电平，使得锁存器101响应于时钟信号CLK，开始向下级移位信号输出端Next提供低电平的下级移位信号V_Nexti，该时刻即为下级移位信号V_Nexti的有效脉冲的终止时刻，且从下级移位信号V_Nexti的有效脉冲的终止时刻T2′至其有效脉冲的终止时刻T4′之间的时长为时钟信号的一个时钟周期T，即下级移位信号V_Nexti的有效脉冲的宽度为2*H；同时，因第二与非门420的第二输入端接收到的下级移位信号V_Nexti开始变为低电平，使得第二与非门420开始向电平转换模块20提供高电平的电平转换控制信号V_CL，使得电平转换模块20向输出模块30提供的栅极驱动信号Gouti变为无效电平，该无效电平的栅极驱动信号Gouti经输出模块30进行极性转换后，仍保持为无效电平。

在T4′时刻之后，下级移位信号V_Nexti和栅极驱动信号Gouti会持续保持为无效电平，直至下一驱动周期。如此下级移位信号V_Nexti与栅极驱动信号Gouti的有效脉冲的宽度相同，使得移位寄存单元G能够输出有效脉冲宽度为2*H的。

在另一示例性的实施例中，图15是与图13对应的另一种移位寄存单元的驱动时序图，结合参考图15和图13，当需要输出有效脉冲的宽度为3*H的栅极驱动信号Gouti时，使能控制端EN的使能控制信号V_EN为持续的高电平，上级移位信号输入端IN输入的上级移位信号V_Nexti-1的有效脉冲的宽度可以为3*H，且上级移位信号V_Nexti-1有效脉冲的起始时刻与时钟信号端CK接收的时钟信号CLK的无效脉冲的时间交叠，上级移位信号V_Nexti-1有效脉冲的终止时刻与时钟信号端CK接收的时钟信号CLK的有效脉冲的时间交叠。

在T1′时刻之前，上级移位信号V_Nexti-1为低电平，使得锁存器101提供至下级移位信号输出端Next的下级移位信号V_Nexti为持续的低电平。此时，因逻辑模块40的第二与非门420的其中一个输入端接收到的下级移位信号V_Nexti为持续的低电平，使得第二与非门420输出至电平转换模块20的电平转换控制信号V_CL保持为高电平，进而使得电平转换模块20受控于该高电平的电平转换控制信号V_CL向输出模块30提供的栅极驱动信号Gout为无效电平，该无效电平的栅极驱动信号Gout经输出模块30进行极性转换后，仍保持为无效电平。

在T1′时刻，上级移位信号V_Nexti-1由低电平跳变为高电平，但因此时时钟信号端CK的时钟信号CLK为低电平，使得锁存器101仅对该高电平的上级移位信号V_Nexti-1进行锁存，且继续向下级移位信号输出端Next提供低电平的下级移位信号V_Nexti；此时，逻辑模块40的第二与非门420的其中一个输入端接收到的下级移位信号V_Nexti仍为低电平，使得第二与非门420输出至电平转换模块20的电平转换控制信号V_CL仍保持为高电平，进而使得电平转换模块20向输出模块30提供的栅极驱动信号Gouti为无效电平，该无效电平的栅极驱动信号Gout经输出模块30进行极性转换后，仍保持为无效电平。

在T2′时刻，上级移位信号V_Nexti-1保持为高电平，时钟信号CLK由低电平跳变为高电平，使得锁存器101开始输出高电平的下级移位信号V_Nexti；逻辑模块40的第二与非门420的第二输入端开始接收到高电平的下级移位信号V_Nexti；同时，因使能控制端EN的使能控制信号V_EN为持续的高电平，使得第一与非门410的第二输入端接收到的信号为高电平，此时，因下级移位信号输入端IN′输入的下级移位信号V_Nexti+1为低电平，第一与非门410输出高电平的信号至第二与非门420的第一输入端，第二与非门420的第一输入端为高电平的先后、第二输入端也为高电平的下级移位信号V_Nexti，第二与非门420输出低电平的电平转换控制信号V_CL至电平转换模块20，使得电平转换模块20受控于该低电平的电平转换控制信号V_CL向输出模块30提供的栅极驱动信号Gout为有效电平，该有效电平的栅极驱动信号Gouti经输出模块30进行极性转换后，仍保持为有效电平；如此，在T2′时刻，开始向一行像素电路的开关晶体管的栅极提供栅极驱动信号Gouti的有效电平。

在T3′时刻，上级移位信号V_Nexti-1仍为高电平，使得锁存器101输出的下级移位信号V_Nexti会继续保持为高电平；同时，下级移位信号V_Nexti+1有低电平跳变为高电平，第一与非门410的第一输入端开始接收到高电平的下级移位信号V_Nexti+1，使得第一与非门410输出低电平的信号至第二与非门门420的第一输入端，第二与非门420会向电平转换模块20提供高电平的电平转换控制信号V_CL；此时，因该高电平的电平转换控制信号V_CL为无效电平，电平转换模块20可以结合其它信号(例如时钟信号、控制信号等)，继续向输出模块30提供的栅极驱动信号Gouti的有效电平，该有效电平的栅极驱动信号Gouti经输出模块30进行极性转换后，仍保持为有效电平。

在T4′时刻，上级移位信号V_Nexti-1跳变为低电平，且时钟信号CLK为高电平，使得锁存器101响应于时钟信号CLK，也开始向下级移位信号输出端Next提供低电平的下级移位信号V_Nexti，该时刻即为下级移位信号V_Nexti的有效脉冲的终止时刻，且从下级移位信号V_Nexti的有效脉冲的终止时刻T2′至其有效脉冲的终止时刻T4′之间的时长大于时钟信号的一个时钟周期T，即下级移位信号V_Nexti的有效脉冲的宽度大于2*H；同时，因第二与非门420的第二输入端接收到的下级移位信号V_Nexti开始变为低电平，使得第二与非门420继续向电平转换模块20提供高电平的电平转换控制信号V_CL，此时，因该高电平的电平转换控制信号V_CL为无效电平，电平转换模块20可以结合其它信号(例如时钟信号、控制信号等)，继续向输出模块30提供的栅极驱动信号Gouti的有效电平，该有效电平的栅极驱动信号Gouti经输出模块30进行极性转换后，仍保持为有效电平。

在T5′时刻，下级移位信号V_Nexti+1由高电平跳变为低电平，第一与非门410的第一输入端开始接收低电平的信号，使得第一与非门410输出高电平信号至第二与非门420的第一输入端，且因第二与非门420的第一输入端接收的下级移位信号V_Nexti仍为低电平，使得第二与非门420继续向电平转换模块20提供高电平的电平转换控制信号V_C；此时，因该高电平的电平转换控制信号V_CL为无效电平，电平转换模块20可以结合其它信号(例如时钟信号、控制信号等)，停止向输出模块30提供的栅极驱动信号Gouti的有效电平，使得输出模块30接收到栅极驱动信号Gouti的无效电路，该无效电平的栅极驱动信号Gouti经输出模块30进行极性转换后，仍保持为无效电平，即该T5′时刻为栅极驱动信号Gouti的有效脉冲的终止时刻。

如此，栅极驱动信号Gouti的有效脉冲的宽度为下级移位信号V_Nexti的起始时刻至下级移位信号V_Nexti+1的终止时刻的时长，即栅极驱动信号Gouti的有效脉冲的宽度为3*H。

可以理解的是，上述分别对栅极驱动信号Gouti的有效脉冲的宽度为2*H和3*H的情况进行了示例性的说明，对于栅极驱动信号Gouti为其它情况时，均与上述情况类似，在此不再一一叙述，相同之处可参考上文描述。

基于同一发明构思，本发明实施例还提供了一种硅基显示面板，包括本发明任一实施例提供的移位寄存器，因此本发明实施例提供的硅基显示面板包括本发明任一实施例提供的移位寄存器的技术特征，能够达到本发明任一实施例提供的移位寄存器的有益效果，相同之处可参照上述对本发明实施例提供的移位寄存器的描述，在此不再赘述。

在一可选的实施例中，图16是本发明实施例提供的一种硅基显示面板的结构示意图，结合参考图1和图16所示，硅基显示面板001包括阵列排布的多个像素电路P、多条栅极信号线S11和S12、启动信号线S20和移位寄存器100；像素电路P包括开关晶体管M1；位于同一行的像素电路P的开关晶体管M1的栅极与同一条栅极信号线S11电连接；移位寄存器100中，第一级移位寄存单元的上级移位信号输入端IN与启动信号线S20电连接；各级移位寄存单元的驱动信号输出端分别与各条栅极信号线S11电连接，各级移位寄存单元向各条栅极信号线S11提供的栅极驱动信号依次移位，以使得个行像素电路P的开关晶体管M1能够控制其各自的发光元件D0依次进行发光。

同时，像素电路P还可以包括数据写入模块P2，该数据写入模块P2可以包括数据写入晶体管M2，位于同一行的像素电路P的数据写入晶体管P2的栅极可以与同一条栅极信号线S12电连接；相应的，硅基显示面板001中还可以包括移位寄存器200，该移位寄存器200的各级移位寄存单元能够依次向各条栅极信号线S12提供控制数据写入晶体管M2导通的驱动信号的有效脉冲，以能够使得各行像素电路P的数据写入晶体管M2能够分时导通。

此外，硅基显示面板001中还可以包括多条数据信号线S40和时钟信号线S30，时钟信号线S30能够传输时钟信号至各级移位寄存单元；数据信号线S40可以传输数据信号，位于同一列的各像素电路P可以与同一条数据信号线S40电连接，以使得数据信号线S40可以分时传输位于同一列的各像素电路P的数据信号，使得各像素电路P的数据信号能够一一对应地写入至其各自的驱动模块P1中，从而在开关晶体管M1导通使，各像素电路P的驱动模块P1能够准确向其各自的发光元件D0提供驱动电流，使得发光元件D0可以准确发光。

基于同一发明构思，本发明实施例还提供了一种显示装置，该显示装置包括本发明任一实施例提供的硅基显示面板，因此本发明实施例提供的显示装置包括本发明任一实施例提供的硅基显示面板的技术特征，能够达到本发明任一实施例提供的硅基显示面板的有益效果，相同之处可参照上述对本发明实施例提供的硅基显示面板的描述，在此不再赘述。

可选的，图17是本发明实施例提供的一种显示装置的结构示意图，如图17所示，显示装置可以为近眼显示装置002。其中，近眼显示装置002可以为基于VR或AR的智能眼镜，能够在单眼或双眼视场中创建虚像，通过置于人眼非明视距离内的硅基显示面板，向人眼渲染出光场信息，进而能够在人眼前创建虚拟场景。

应该理解，可以使用上面所示的各种形式的流程，重新排序、增加或删除步骤。例如，本发明中记载的各步骤可以并行地执行也可以顺序地执行也可以不同的次序执行，只要能够实现本发明的技术方案所期望的结果，本文在此不进行限制。

上述具体实施方式，并不构成对本发明保护范围的限制。本领域技术人员应该明白的是，根据设计要求和其他因素，可以进行各种修改、组合、子组合和替代。任何在本发明的精神和原则之内所作的修改、等同替换和改进等，均应包含在本发明保护范围之内。