闪存读操作的电压控制装置和方法

技术领域

本发明涉及半导体集成电路领域，特别是涉及一种闪存读操作的电压控制装置。本发明还涉及一种闪存读操作的电压控制方法。

背景技术

如图1所示，是现有闪存的存储单元的电路结构示意图；如图2所示，是现有闪存的存储单元的剖面结构示意图；各所述存储单元101都采用分离栅浮栅器件。

如图2所示，所述分离栅浮栅器件包括：第一源漏区205和第二源漏区206，位于所述第一源漏区205和所述第二源漏区206之间的多个分离的具有浮栅104的第一栅极结构，位于所述第一栅极结构之间的第二栅极结构103；所述第一栅极结构中具有位于所述浮栅104顶部的控制栅105。

所述分离栅浮栅器件为双分离栅浮栅器件，所述第一栅极结构的数量为两个，分别用标记102a和102b表示。

所述分离栅浮栅器件为N型器件，所述第一源漏区205和所述第二源漏区206都由N+区组成。

P型掺杂的沟道区位于所述第一源漏区205和所述第二源漏区206之间且被各所述第一栅极结构和所述第二栅极结构103所覆盖。所述第一源漏区205和所述第二源漏区206都形成于P型半导体衬底201且和对应的两个所述第一栅极结构的外侧面自对准，所述沟道区之间由所述第一源漏区205和所述第二源漏区206之间的所述P型半导体衬底201组成或者进一步在所述P型半导体衬底201上进行掺杂形成。

所述存储单元101的所述第二源漏区206连接到位线BL1。

所述存储单元101的所述第一源漏区205连接位线BL0。

各所述第一栅极结构由隧穿介质层202、所述浮栅104、控制栅介质层203和所述控制栅105叠加而成。

各所述第二栅极结构103由字线栅介质层204和字线栅106叠加而成。

图2中，两个所述控制栅105可以分开控制，分别连接到控制栅线CG0和CG1，所述字线栅106连接到字线WL。

对所述存储单元101的所述存储单元101进行读取(read)时，以对靠近所述第一源漏区205对应的存储位‘a’进行读操作为例：

所述控制栅线CG0接0V即接地GND；

所述字线WL接字线电压VWLR，VWLR例如为3.5V；

所述控制栅线CG1接控制栅电压VCGR，VCGR例如为5.3V；

所述位线BL0接0V。

所述位线BL1接读取电流Isense，大小如0.8A。

如图3所示，是现有闪存的存储单元在读操作时的读取电压曲线；图3中，显示了控制栅电压VCGR的曲线，可以看出，在较长的时间T内，VCGR一直保持较高的电平如上面的5.3V，这种较高的电平一种偏置的所述控制栅线上，则会对所述控制栅线对应的各所述存储单元的所述存储位所存储的信息产生累积影响，有可能造成读串扰(disturb)。

而，如果每次读取过程中，在每次读取后将VCGR从高电平切换为低电平，下一次读取时需要从低电平切换为高电平，这样势必会造成高电平和低电平之间的频繁切换，控制栅线具有电容，电容的频繁充放电，会造成较大的功耗。

发明内容

本发明所要解决的技术问题是提供一种闪存读操作的电压控制装置，能在对读速度和功耗产生的影响最小的条件下，减少读串扰。为此，本发明还提供一种闪存读操作的电压控制装置。

为此，本发明提供的闪存读操作的电压控制装置中，闪存包括多个存储单元，各所述存储单元都采用分离栅浮栅器件。

所述分离栅浮栅器件包括：第一源漏区和第二源漏区，位于所述第一源漏区和所述第二源漏区之间的多个分离的具有浮栅的第一栅极结构，位于所述第一栅极结构之间的第二栅极结构；所述第一栅极结构中具有位于所述浮栅顶部的控制栅。

沟道区位于所述第一源漏区和所述第二源漏区之间且被各所述第一栅极结构和所述第二栅极结构所覆盖，各所述第一栅极结构和所述第二栅极结构各控制所述沟道区的一个区域段。

各所述第一栅极结构的所述浮栅作为一个存储位。

各所述第一栅极结构的所述控制栅连接到对应的控制栅线。

各所述第二栅极结构连接到对应的字线。

在读操作时，选定存储单元的未选定存储位对应的所述控制栅线连接到控制栅电压，电压控制装置用于对所述控制栅电压进行控制，包括：

设置第一时间段，所述第一时间段为实现对所述选定存储单元的选定存储位进行读取的时间；将所述第一时间段内的所述控制栅电压设置为第一高电压，所述第一高电压保证所述未选定存储位的所述第一栅极结构所控制的所述沟道区的区域段导通。

将两个所述第一时间段之间的间隔区域设置为第二时间段，所述第二时间段中所述控制栅电压设置为：

当所述第二时间段小于等于读退出时间时，所述第二时间段中的所述控制栅电压设置为第一中电压，所述第一中电压小于所述第一高电压。

当所述第二时间段大于所述读退出时间时，所述第二时间段分成第二时间前段和第二时间后段，所述第二时间前段为从所述第二时间段的起始时间开始的长度为所述读退出时间的时间段，所述第二时间后段为所述第二时间前段之后到所述第二时间段的结束时间所对应的时间段。

所述第二时间前段中的所述控制栅电压设置为第一中电压，所述第二时间后段中的所述控制栅电压设置为低电压，所述低电压小于所述第一中电压。

进一步的改进是，在所述读操作中，所述选定存储位的所述控制栅电压设置为所述低电压。

进一步的改进是，所述低电压为接地电压。

所述第一高电压和所述第一中电压都由电荷泵提供。

进一步的改进是，所述第一时间段和所述第二时间段通过读使能信号控制。

进一步的改进是，所述读使能信号为脉冲信号。

进一步的改进是，所述分离栅浮栅器件为双分离栅浮栅器件，所述第一栅极结构的数量为两个。

进一步的改进是，所述分离栅浮栅器件为N型器件，所述第一源漏区和所述第二源漏区都由N+区组成。

P型掺杂的沟道区位于所述第一源漏区和所述第二源漏区之间且被各所述第一栅极结构和所述第二栅极结构所覆盖，各所述第一栅极结构和所述第二栅极结构分别控制所覆盖的所述沟道区的区域段。

进一步的改进是，各所述第一栅极结构由隧穿介质层、所述浮栅、控制栅介质层和所述控制栅叠加而成。

所述第二栅极结构由字线栅介质层和字线栅叠加而成。

为解决上述技术问题，本发明提供的闪存读操作的电压控制方法中，闪存包括多个存储单元，各所述存储单元都采用分离栅浮栅器件。

所述分离栅浮栅器件包括：第一源漏区和第二源漏区，位于所述第一源漏区和所述第二源漏区之间的多个分离的具有浮栅的第一栅极结构，位于所述第一栅极结构之间的第二栅极结构；所述第一栅极结构中具有位于所述浮栅顶部的控制栅。

沟道区位于所述第一源漏区和所述第二源漏区之间且被各所述第一栅极结构和所述第二栅极结构所覆盖，各所述第一栅极结构和所述第二栅极结构各控制所述沟道区的一个区域段。

各所述第一栅极结构的所述浮栅作为一个存储位。

各所述第一栅极结构的所述控制栅连接到对应的控制栅线。

各所述第二栅极结构连接到对应的字线。

在读操作时，选定存储单元的未选定存储位对应的所述控制栅线连接到控制栅电压，对所述控制栅电压的控制步骤包括：

设置第一时间段，所述第一时间段为实现对所述选定存储单元的选定存储位进行读取的时间；将所述第一时间段内的所述控制栅电压设置为第一高电压，所述第一高电压保证所述未选定存储位的所述第一栅极结构所控制的所述沟道区的区域段导通。

将两个所述第一时间段之间的间隔区域设置为第二时间段，所述第二时间段中所述控制栅电压设置为：

当所述第二时间段小于等于读退出时间时，所述第二时间段中的所述控制栅电压设置为第一中电压，所述第一中电压小于所述第一高电压。

当所述第二时间段大于所述读退出时间时，所述第二时间段分成第二时间前段和第二时间后段，所述第二时间前段为从所述第二时间段的起始时间开始的长度为所述读退出时间的时间段，所述第二时间后段为所述第二时间前段之后到所述第二时间段的结束时间所对应的时间段。

所述第二时间前段中的所述控制栅电压设置为第一中电压，所述第二时间后段中的所述控制栅电压设置为低电压，所述低电压小于所述第一中电压。

进一步的改进是，在所述读操作中，所述选定存储位的所述控制栅电压设置为所述低电压。

进一步的改进是，所述低电压为接地电压；

所述第一高电压和所述第一中电压都由电荷泵提供。

进一步的改进是，所述第一时间段和所述第二时间段通过读使能信号控制。

进一步的改进是，所述读使能信号为脉冲信号。

进一步的改进是，所述分离栅浮栅器件为双分离栅浮栅器件，所述第一栅极结构的数量为两个。

进一步的改进是，所述分离栅浮栅器件为N型器件，所述第一源漏区和所述第二源漏区都由N+区组成。

P型掺杂的沟道区位于所述第一源漏区和所述第二源漏区之间且被各所述第一栅极结构和所述第二栅极结构所覆盖，各所述第一栅极结构和所述第二栅极结构分别控制所覆盖的所述沟道区的区域段。

本发明对读操作的未选定存储位的控制栅电压进行控制且是根据第一时间段和第二时间段设置控制栅电压，第一时间段为对对选定存储单元的选定存储位进行读取的时间段，通过将第一时间段中的控制栅电压设置为第一高电压，能保证实现读取操作并提高读取窗口。

和现有技术中，在之后的第二时间段中直接将控制栅电压设置为低电压以及将控制栅电压一直保持为第一高电压不同，本发明进一步根据读退出时间对第一时间段之后的第二时间段进行分割，当第二时间段小于等于读退出时间时，控制栅电压设置为第一中电压，由于第一中电压小于第一高电压，故能防止保持为第一高电压时所带来的读串扰。

同时，当第二时间段小于读退出时间时，后续会马上进行下一次读操作，由于第一中电压和第一高电压的电压差小于从低电压到第一高电压的电压差，故在下一次读操作时，控制栅电压能快速上升到第一高电压，从而能保证和提高读速度。

同时，读取操作往往会是连续读取，通过读退出时间的设置，能在读操作中，防止从第一高电压和低电压的频繁切换，第一高电压到低电压的切换涉及到控制栅线的寄生电容的充放电，故降低第一高电压和低电压之间的切换频率后能降低功耗。

所以，本发明能同时对读速度、功耗和读串扰进行改善，能在对读速度和功耗产生的影响最小的条件下，减少读串扰。

附图说明

下面结合附图和具体实施方式对本发明作进一步详细的说明：

图1是现有闪存的存储单元的电路结构示意图；

图2是现有闪存的存储单元的剖面结构示意图；

图3是现有闪存的存储单元在读操作时的读取电压曲线；

图4是本发明实施例闪存读操作的电压控制装置所控制的在读操作时的读取电压曲线。

具体实施方式

本发明实施例闪存并不需对存储单元101结构进行改变，故本发明实施例闪存的存储单元101的电路结构依然请参考图1所示以及剖面结构请参考图2所述，如图4所示，是本发明实施例闪存读操作的电压控制装置所控制的在读操作时的读取电压曲线；本发明实施例闪存读操作的电压控制装置中，闪存包括多个存储单元101，各所述存储单元101都采用分离栅浮栅104器件。

所述分离栅浮栅104器件包括：第一源漏区205和第二源漏区206，位于所述第一源漏区205和所述第二源漏区206之间的多个分离的具有浮栅104的第一栅极结构，位于所述第一栅极结构之间的第二栅极结构103；所述第一栅极结构中具有位于所述浮栅104顶部的控制栅105。

沟道区位于所述第一源漏区205和所述第二源漏区206之间且被各所述第一栅极结构和所述第二栅极结构103所覆盖，各所述第一栅极结构和所述第二栅极结构103各控制所述沟道区的一个区域段。

各所述第一栅极结构的所述浮栅104作为一个存储位。

各所述第一栅极结构的所述控制栅105连接到对应的控制栅线。

各所述第二栅极结构103连接到对应的字线WL。

本发明实施例中，所述分离栅浮栅器件为双分离栅浮栅器件，所述第一栅极结构的数量为两个，分别用标记102a和102b表示。

所述分离栅浮栅器件为N型器件，所述第一源漏区205和所述第二源漏区206都由N+区组成。所述沟道区为P型掺杂。

所述第一源漏区205和所述第二源漏区206都形成于P型半导体衬底201且和对应的两个所述第一栅极结构的外侧面自对准，所述沟道区之间由所述第一源漏区205和所述第二源漏区206之间的所述P型半导体衬底201组成或者进一步在所述P型半导体衬底201上进行掺杂形成。

所述存储单元101的所述第二源漏区206连接到位线BL1。

所述存储单元101的所述第一源漏区205连接位线BL0。

各所述第一栅极结构由隧穿介质层202、所述浮栅104、控制栅介质层203和所述控制栅105叠加而成。

各所述第二栅极结构103由字线WL栅介质层204和字线WL栅106叠加而成。

图2中，两个所述控制栅105可以分开控制，分别连接到控制栅线CG0和CG1，所述字线WL栅106连接到字线WL。

图2中，存储位‘a’对应于所述第一栅极结构CG0的所述浮栅104对应的存储位，该存储为‘a’靠近所述第一源漏区205；这样，所述第一栅极结构CG1的所述浮栅104对应的存储位为未选定存储位。

在读操作时，选定存储单元101的未选定存储位对应的所述控制栅线连接到控制栅电压VCGR，电压控制装置用于对所述控制栅电压VCGR进行控制，包括：

设置第一时间段T1，所述第一时间段T1为实现对所述选定存储单元101的选定存储位进行读取的时间；将所述第一时间段T1内的所述控制栅电压VCGR设置为第一高电压VH，所述第一高电压VH保证所述未选定存储位的所述第一栅极结构所控制的所述沟道区的区域段导通，例如，所述第一高电压VH为5.3V。

将两个所述第一时间段T1之间的间隔区域设置为第二时间段，图4中，显示了两个所述第二时间段，分别用T2a和T2b标出。

所述第二时间段中所述控制栅电压VCGR设置为：

当所述第二时间段小于等于读退出时间时，所述第二时间段中的所述控制栅电压VCGR设置为第一中电压VM，所述第一中电压VM小于所述第一高电压VH。图4中，所述第二时间段T2a小于等于读退出时间，故整个所述第二时间段T2a中所述控制栅电压VCGR都为VM。所述退出时间的大小等于T21。

当所述第二时间段大于所述读退出时间时，所述第二时间段分成第二时间前段T21和第二时间后段，所述第二时间前段T21为从所述第二时间段的起始时间开始的长度为所述读退出时间的时间段，所述第二时间后段为所述第二时间前段T21之后到所述第二时间段的结束时间所对应的时间段。

所述第二时间前段T21中的所述控制栅电压VCGR设置为第一中电压VM，所述第二时间后段中的所述控制栅电压VCGR设置为低电压，所述低电压小于所述第一中电压VM。本发明实施例中，所述低电压为接地电压GND。

在所述读操作中，所述选定存储位的所述控制栅电压VCGR设置为所述低电压。如图1所示，存储位‘a’为所述选定存储位，则CG0对应的控制栅线连接到低电压如接地GND。

所述第一高电压VH和所述第一中电压VM都由电荷泵提供。

如图4所示，所述第一时间段T1和所述第二时间段通过读使能信号SEN控制。

所述读使能信号SEN为脉冲信号。图4中，所述读使能信号SEN为高电平时，对所述选定存储位进行读取，为低电平时，则处于读取已经结束的状态。

本发明实施例对读操作的未选定存储位的控制栅电压VCGR进行控制且是根据第一时间段T1和第二时间段设置控制栅电压VCGR，第一时间段T1为对对选定存储单元101的选定存储位进行读取的时间段，通过将第一时间段T1中的控制栅电压VCGR设置为第一高电压VH，能保证实现读取操作并提高读取窗口。

和现有技术中，在之后的第二时间段中直接将控制栅电压VCGR设置为低电压以及将控制栅电压VCGR一直保持为第一高电压VH不同，本发明实施例进一步根据读退出时间对第一时间段T1之后的第二时间段进行分割，当第二时间段小于等于读退出时间时，控制栅电压VCGR设置为第一中电压VM，由于第一中电压VM小于第一高电压VH，故能防止保持为第一高电压VH时所带来的读串扰。

同时，当第二时间段小于读退出时间时，后续会马上进行下一次读操作，由于第一中电压VM和第一高电压VH的电压差小于从低电压到第一高电压VH的电压差，故在下一次读操作时，控制栅电压VCGR能快速上升到第一高电压VH，从而能保证和提高读速度。

同时，读取操作往往会是连续读取，通过读退出时间的设置，能在读操作中，防止从第一高电压VH和低电压的频繁切换，第一高电压VH到低电压的切换涉及到控制栅线的寄生电容的充放电，故降低第一高电压VH和低电压之间的切换频率后能降低功耗。

所以，本发明实施例能同时对读速度、功耗和读串扰进行改善，能在对读速度和功耗产生的影响最小的条件下，减少读串扰。

本发明实施例闪存并不需对存储单元101结构进行改变，故本发明实施例闪存的存储单元101的电路结构依然请参考图1所示以及剖面结构请参考图2所述，如图4所示，是本发明实施例闪存读操作的电压控制装置所控制的在读操作时的读取电压曲线；本发明实施例闪存读操作的电压控制装置中，闪存包括多个存储单元101，各所述存储单元101都采用分离栅浮栅104器件。

所述分离栅浮栅104器件包括：第一源漏区205和第二源漏区206，位于所述第一源漏区205和所述第二源漏区206之间的多个分离的具有浮栅104的第一栅极结构，位于所述第一栅极结构之间的第二栅极结构103；所述第一栅极结构中具有位于所述浮栅104顶部的控制栅105。

沟道区位于所述第一源漏区205和所述第二源漏区206之间且被各所述第一栅极结构和所述第二栅极结构103所覆盖，各所述第一栅极结构和所述第二栅极结构103各控制所述沟道区的一个区域段。

各所述第一栅极结构的所述浮栅104作为一个存储位。

各所述第一栅极结构的所述控制栅105连接到对应的控制栅线。

各所述第二栅极结构103连接到对应的字线WL。

本发明实施例中，所述分离栅浮栅器件为双分离栅浮栅器件，所述第一栅极结构的数量为两个，分别用标记102a和102b表示。

所述分离栅浮栅器件为N型器件，所述第一源漏区205和所述第二源漏区206都由N+区组成。所述沟道区为P型掺杂。

所述第一源漏区205和所述第二源漏区206都形成于P型半导体衬底201且和对应的两个所述第一栅极结构的外侧面自对准，所述沟道区之间由所述第一源漏区205和所述第二源漏区206之间的所述P型半导体衬底201组成或者进一步在所述P型半导体衬底201上进行掺杂形成。

所述存储单元101的所述第二源漏区206连接到位线BL1。

所述存储单元101的所述第一源漏区205连接位线BL0。

各所述第一栅极结构由隧穿介质层202、所述浮栅104、控制栅介质层203和所述控制栅105叠加而成。

各所述第二栅极结构103由字线WL栅介质层204和字线WL栅106叠加而成。

图2中，两个所述控制栅105可以分开控制，分别连接到控制栅线CG0和CG1，所述字线WL栅106连接到字线WL。

图2中，存储位‘a’对应于所述第一栅极结构CG0的所述浮栅104对应的存储位，该存储为‘a’靠近所述第一源漏区205；这样，所述第一栅极结构CG1的所述浮栅104对应的存储位为未选定存储位。

在读操作时，选定存储单元101的未选定存储位对应的所述控制栅线连接到控制栅电压VCGR，对所述控制栅电压VCGR的控制步骤包括：

设置第一时间段T1，所述第一时间段T1为实现对所述选定存储单元101的选定存储位进行读取的时间；将所述第一时间段T1内的所述控制栅电压VCGR设置为第一高电压VH，所述第一高电压VH保证所述未选定存储位的所述第一栅极结构所控制的所述沟道区的区域段导通，例如，所述第一高电压VH为5.3V。

将两个所述第一时间段T1之间的间隔区域设置为第二时间段，图4中，显示了两个所述第二时间段，分别用T2a和T2b标出。

所述第二时间段中所述控制栅电压VCGR设置为：

当所述第二时间段小于等于读退出时间时，所述第二时间段中的所述控制栅电压VCGR设置为第一中电压VM，所述第一中电压VM小于所述第一高电压VH。图4中，所述第二时间段T2a小于等于读退出时间，故整个所述第二时间段T2a中所述控制栅电压VCGR都为VM。所述退出时间的大小等于T21。

当所述第二时间段大于所述读退出时间时，所述第二时间段分成第二时间前段T21和第二时间后段，所述第二时间前段T21为从所述第二时间段的起始时间开始的长度为所述读退出时间的时间段，所述第二时间后段为所述第二时间前段T21之后到所述第二时间段的结束时间所对应的时间段。

所述第二时间前段T21中的所述控制栅电压VCGR设置为第一中电压VM，所述第二时间后段中的所述控制栅电压VCGR设置为低电压，所述低电压小于所述第一中电压VM。本发明实施例中，所述低电压为接地电压GND。

在所述读操作中，所述选定存储位的所述控制栅电压VCGR设置为所述低电压。如图1所示，存储位‘a’为所述选定存储位，则CG0对应的控制栅线连接到低电压如接地GND。

所述第一高电压VH和所述第一中电压VM都由电荷泵提供。

如图4所示，所述第一时间段T1和所述第二时间段通过读使能信号SEN控制。

所述读使能信号SEN为脉冲信号。图4中，所述读使能信号SEN为高电平时，对所述选定存储位进行读取，为低电平时，则处于读取已经结束的状态。

以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。