用于片上存储器的动态功率管理

背景技术

本公开涉及计算机系统。更具体地，本公开涉及存储器。

典型的存储器架构包含固定流水线，其中输入存储器地址、访问存储器单元并且读出数据。一些存储器架构尝试通过预测待读取的下一存储器地址来提高存储器访问速度。遗憾的是，这些技术依赖于当前存储器地址并且通常需要多个数据总线或输出缓冲器，一个用于从当前存储器地址读取的数据，一个用于从下一存储器地址读取的数据。

附图说明

图1描绘了根据本公开的实施方案的系统的框图。

图2A和图2B描绘了根据本公开的实施方案的片上存储器的框图。

图3描绘了根据本公开的实施方案的存储器模块的框图。

图4A和图4B描绘了根据本公开的实施方案的存储器模块。

图4C、图4D、图4E和图4F描绘了根据本公开的实施方案的针对存储器模块的功率状态。

图5A和图5B描绘了根据本公开的实施方案的存储器模块。

图5C、图5D、图5E和图5F描绘了根据本公开的实施方案的针对存储器模块的功率状态。

图6描绘了根据本公开的实施方案的用于管理SC模块的功率的流程图。

具体实施方式

现在将参考附图描述本公开的实施方案，其中类似的附图标号始终指代类似的部件。

本公开的实施方案提供了用于片上存储器(诸如例如，系统高速缓存存储器、分层高速缓存存储器、系统存储器等)的动态功率管理。

在一个实施方案中，一种用于管理存储器中的功率的方法包括：接收针对存储器的访问请求，该访问请求包括地址，该存储器包括多个字线区段，每个字线区段包括多个字线；向控制电路施加功率；对该地址进行解码，包括基于该地址来确定相关联的字线，以及基于该相关联的字线来确定相关联的字线区段；以及向耦接到该相关联的字线区段的字线控制电路施加功率，该多个字线区段中的每个字线区段耦接到不同字线控制电路。

图1描绘了根据本公开的实施方案的SoC 100的框图。

在该实施方案中，SoC 100包括尤其耦接到处理器120、加速器或专用处理器130的互连器110以及耦接到系统存储器142和末级(或系统级)高速缓存144的存储器控制器140。其他部件也可耦接到互连器110，诸如例如网络控制器和I/O接口等。在其他实施方案中，SoC 100是通用计算机系统，并且互连器110是在处理器120、专用处理器130、存储器控制器140、存储器142和末级高速缓存144以及其他部件之间传送数据的总线。

互连器110是在处理器120、专用处理器130、存储器控制器140、存储器142和末级高速缓存144以及其他部件之间传送数据的通信系统。互连器110还可包括片上存储器150。SoC 100的某些部件可被分类为特定类型的互连协议节点。

一般来讲，互连器110可尤其包括共享或分层总线、纵横机、基于分组的片上网络(NoC)等。在一个实施方案中，互连器110具有提供具有低延迟的有序网络的纵横拓扑结构，并且可特别适用于具有少量协议节点、交换机和导线计数的小型互连器。在另一个实施方案中，互连器110具有将布线效率与延迟平衡的环形拓扑结构，该环形拓扑结构随协议节点的数量线性增加，并且可特别适用于中型互连器。在进一步的实施方案中，互连器110具有网格拓扑结构，该网格拓扑结构具有更多导线以提供更大带宽，通过添加更多行和列的交换机或路由器而模块化和容易扩展，并且可特别适用于大型互连器。

通常，互连器110可以是相干或非相干互连器。在多个实施方案中，互连器110是相干网格网络，其包括布置成二维矩形网格拓扑结构的多个交换机或路由器逻辑模块(路由器)，诸如例如Arm CoreLink相干网格网络。在该示例中，交换机或路由器为交叉点(即，XP)。每个XP可使用网格端口连接至多四个相邻XP，并且可使用设备端口连接到一个或两个部件(设备)。另外，每个XP可支持四个相干集线器接口(CHI)信道以将数据从源设备传输到目的地或目标设备，如例如在ARM高级微控制器总线架构(AMBA)CHI规范中所述。

在这些实施方案中，互连器110可具有包括三个层(即，上协议层、中间网络层和下链路层)的架构。协议层在协议节点处生成并处理请求和响应，在包括高速缓存的协议节点处定义允许的高速缓存状态转换，针对每个请求类型定义事务流，并管理协议级别流控制。网络层对协议消息进行分组，确定通过互连器110将分组路由到所需目的地所需的源节点和目标节点ID，并将其添加到分组中。链路层提供了部件之间的流控制，并且管理链路信道以提供跨互连器110的无死锁切换。

处理器120是通用中央处理单元(CPU)，其执行指令以执行SoC 100的各种功能，诸如例如控制、计算、输入/输出等。更具体地，处理器120可包括单个处理器内核或多个处理器内核(或处理电路)，其可被布置在处理器群集中，诸如例如Arm Cortex A、R和M系列的处理器。每个处理器内核可包括1级或L1高速缓存(L1$)，并且每个处理器120可包括耦接到每个处理器内核的2级或L2高速缓存(L2$)。一般来讲，处理器120可执行存储在存储器(诸如存储器142等)内的计算机程序或模块，诸如例如，操作系统、应用软件、其他软件模块等。

加速器或专用处理器130是被优化以执行特定功能诸如处理图形、图像和/或多媒体数据、处理数字信号数据、处理人工神经网络数据等的专用处理器。例如，加速器或专用处理器130可以是图形处理单元(GPU)、数字信号处理器(DSP)、图像信号处理器(ISP)、神经处理单元(NPU)等。更具体地，加速器或专用处理器130可包括单个处理器内核或多个处理器内核(或处理电路)，诸如Arm Mali系列的GPU、显示处理器和视频处理器、Arm机器学习处理器等。每个处理器内核可包括1级或L1高速缓存(L1$)，并且每个加速器或专用处理器130可包括耦接到每个处理器内核的2级或L2高速缓存(L2$)。

存储器控制器140可包括微处理器、微控制器、专用集成电路(ASIC)、现场可编程门阵列(FPGA)、定制电路、可编程寄存器等，并且被配置为通过互连器110提供对存储器142的访问。存储器142可包括可由SoC 100的其他部件(诸如处理器120、加速器或专用处理器130等)访问并且可位于片上或片外的各种非暂态计算机可读介质。例如，存储器142可存储用于由处理器120、加速器或专用处理器130等执行的数据和指令。

一般来讲，存储器控制器140和存储器142提供用于检索、呈现、修改和存储数据的存储装置。例如，存储器142存储软件模块，该软件模块在由处理器120、加速器或专用处理器130等执行时提供功能。软件模块包括提供用于SoC 100的操作系统功能的操作系统。软件模块提供各种功能，诸如图像分类等。数据可包括与操作系统、软件模块等相关联的数据。

在各种实施方案中，存储器142可包括易失性和非易失性介质、不可移除介质和/或可移除介质。例如，存储器可包括以下各项的任何组合：随机存取存储器(RAM)、动态RAM(DRAM)、双数据速率(DDR)DRAM或同步DRAM(SDRAM)、静态RAM(SRAM)、只读存储器(ROM)、混合存储器立方体(HMC)、高带宽存储器(HBM)、闪存存储器、高速缓存存储器和/或任何其他类型的非暂态计算机可读介质。在某些实施方案中，存储器控制器140是动态存储器控制器，其提供往返于高密度DDR3、DDR4或DDR5 DRAM存储器(诸如例如Arm CoreLink动态存储器控制器(DMC)系列)的数据传输，每个动态存储器控制器包括用于连接到互连器110的快速单端口CHI信道接口。

末级高速缓存144包括高速SRAM等，并且通常被称为在处理器120、专用处理器130等与存储器142之间提供的末级、3级或L3高速缓存(L3$)。

片上存储器150还包括高速SRAM等，并且充当处理器120、专用处理器130和外围设备之间的共享存储器，以减少数据源与处理器之间的存储器瓶颈问题。

如上文所建议，高速缓存形成层级，因此当处理器内核需要对数据项(诸如，处理指令和/或待由处理指令处置的数据)进行访问时，处理器内核将首先尝试获得或访问相应L1高速缓存中的该数据项。在高速缓存未命中的情况下，将通过下一个最接近的高速缓存级别执行搜索，只有在尝试的高速缓存访问全部未命中的情况下，才能执行对存储器142的访问。当从存储器142获得所需的数据项时，副本可被保存在一个或多个高速缓存中。

一般来讲，L1高速缓存通常被实现为接近相应处理器内核，以提供对由该L1高速缓存存储的数据的快速、低延迟和潜在能量有效的访问。L2高速缓存被实现为更远离相应处理器内核，并且可大于L1高速缓存。L3高速缓存被实现为仍更远离相应处理器内核，但是在层级中最靠近存储器142并且比L2高速缓存大得多。在图1所描绘的实施方案中，处理器120和专用处理器130具有多个处理器内核，并且每个处理器内核具有相应的L1高速缓存。在其他实施方案中，一个或多个L1高速缓存(L1$)可在处理内核之间共享。处理器120和专用处理器130还具有在处理器内核之间共享的L2高速缓存(L2$)。

末级高速缓存144在处理器120和专用处理器130与存储器142之间提供高速缓存(L3$)的末级。一般来讲，当与从存储器142访问相同数据相比时，从高速缓存访问数据不仅减少延迟而且还减少访问功率消耗。

不是末级高速缓存，而是片上存储器150为连接到SoC 100的任何处理器或外围设备提供高速暂存存储器。片上存储器150所在的地址空间是SoC 100的地址空间的与存储器142和存储器映射的I/O(诸如外围设备)的地址空间分离的区域。在某些实施方案中，片上存储器150可以是系统高速缓存。

一般来讲，当与从存储器142访问相同数据相比时，从高速缓存访问数据不仅减少延迟而且还减少访问功率消耗。

另外，高速缓存可在包含性或排他性高速缓存策略下操作。包含性高速缓存策略确保存储在特定高速缓存中的数据也存储在任何较低级高速缓存中。例如，L1高速缓存中的值也将存在于相应的L2高速缓存和最后的L3高速缓存中。另一方面，排他性高速缓存策略确保数据仅存储在高速缓存的一个级别中。例如，L1高速缓存中的值将不存在于相应的L2高速缓存和最后的L3高速缓存中。

SoC 100还可包括耦接到互连器110的I/O接口(未描绘)，其被配置为传输和/或接收来自I/O设备的数据。I/O接口通过对要发送到I/O设备的数据进行编码并对从I/O设备接收到的数据进行解码来实现处理器120、专用处理器130等与I/O设备之间的连接。一般来讲，可通过有线和/或无线连接发送数据。例如，I/O接口可包括一个或多个有线通信接口(诸如PCIe、USB等)和/或一个或多个无线通信接口(耦接到一个或多个天线，诸如WiFi、蓝牙、蜂窝等)。

一般来讲，I/O设备提供到SoC 100的输入和/或来自SoC 100的输出。如上所述，I/O设备使用有线和/或无线连接可操作地连接到I/O控制器。I/O设备可包括耦接到通信接口的本地处理器，该通信接口被配置为使用有线和/或无线连接与SoC 100通信。例如，I/O设备可包括键盘、鼠标、触摸板、操纵杆等。

SoC 100还可包括被配置为使用一个或多个有线和/或无线连接向和从一个或多个网络传输数据的网络接口。网络可包括可执行各种网络协议(诸如例如有线和/或无线以太网、蓝牙等)的一个或多个局域网、广域网、互联网等。网络还可包括有线和/或无线物理层的各种组合，诸如例如铜线或同轴电缆网络、光纤网络、蓝牙无线网络、WiFi无线网络、CDMA、FDMA和TDMA蜂窝无线网络等。

图2A和图2B描绘了根据本公开的实施方案的片上存储器200的框图。存储器200将参考系统高速缓存存储器来描述；还支持其他实施方案，诸如分层高速缓存存储器、系统存储器等。这些实施方案不仅适用于物理存储器，而且适用于经编译的实例等。

关于图2A，存储器200尤其包括阵列210，该阵列包括主干220、存储器模块(MM)230以及为清楚起见未描绘的其他部件。一般来讲，阵列210具有沿横向方向的宽度和沿纵向方向的高度。主干220是包括主要部分和通常将阵列210划分成区域的多个次要部分的数据、地址和控制信号总线。

在许多实施方案中，主干220的主要部分设置在阵列210的横向中心中并且在纵向方向上从阵列210的下边缘延伸到上边缘(即，大约阵列210的高度)，主干220的第一次要部分设置在阵列210的纵向中心中并且在第一横向方向上从主干220的主要部分延伸到阵列210的左边缘(即，大约阵列210的宽度的50％)，并且主干220的第二次要部分设置在阵列210的纵向中心中并且在第二横向方向上从主干220的主要部分延伸到阵列210的右边缘(即，大约阵列210的宽度的50％)。主干220的主要部分和次要部分将阵列210划分成四个区域，为了方便起见，这四个区域被称为左上(TL)区域、右上(TR)区域、左下(BL)区域和右下(BR)区域。

在该实施方案中，阵列210包括以行和列布置并且更具体地被布置到四个区域(即，TL、BL、TR和BR)中的总数个存储器模块230。每个区域以主干220为边界(在两侧上)，并且包括由主干220服务的相等数量的存储器模块230(即，存储器模块230的总数的25％)。

支持各种数量和布置的存储器模块230，诸如例如，被布置到4个区域中的16个存储器模块230(即，每个区域4个存储器模块230)、被布置到4个区域中的32个存储器模块230(即，每个区域8个存储器模块230)、被布置到4个区域中的64个存储器模块230(即，每个区域16个存储器模块230)、被布置到4个区域中的128个存储器模块230(即，每个区域32个存储器模块230)等。

一般来讲，每个区域包括存储器模块230的“i”行和“j”列。在许多实施方案中，“i”和“j”是相同的(例如，2、4等)，而在其他实施方案中，“i”和“j”可以是不同的(例如，“i”等于2而“j”等于4等)。

TL区域包括第一行，即，存储器模块230

BL区域包括第一行，即，存储器模块230

TR区域包括第一行，即，MM

BR区域包括第一行，即，MM

在该实施方案中，N等于2·i，M等于2·j。

例如，对于包括被布置到4个区域中的16个存储器模块230(即，每个区域4个存储器模块230)的实施方案，i和j等于2，N和M等于4，并且在每个区域中没有中间行或中间列。

关于图2B，存储器200尤其包括阵列210，该阵列包括主干220、分支222、存储器模块230以及为清楚起见未描绘的其他部件。一般来讲，阵列210具有沿横向方向的宽度和沿纵向方向的高度。主干220是包括主要部分和多个次要部分的数据、地址和控制信号总线，而分支222延伸主干220的数据、地址和控制信号总线以支持更大的阵列210。主干220和分支220通常将阵列210划分成区域。

在许多实施方案中，主干220的主要部分设置在阵列210的横向中心中并且在纵向方向上从阵列210的下边缘延伸到上边缘(即，大约阵列210的高度)，主干220的第一次要部分设置在阵列210的纵向中心中并且在第一横向方向上从主干220的主要部分延伸到阵列210的左边缘(即，大约阵列210的宽度的50％)，并且主干220的第二次要部分设置在阵列210的纵向中心中并且在第二横向方向上从主干220的主要部分延伸到阵列210的右边缘(即，大约阵列210的宽度的50％)。

第一分支220

在该实施方案中，主干220的主要部分和次要部分以及分支220

在许多实施方案中，分支222延伸主干220的地址总线和数据总线两者；在其他实施方案中，每个分支222延伸主干220的地址总线或数据总线。

在该实施方案中，阵列210包括以行和列布置并且更具体地被布置到八个区域(即，TL

支持各种数量和布置的存储器模块230，诸如例如，被布置到8个区域中的32个存储器模块230(即，每个区域4个存储器模块230)、被布置到8个区域中的64个存储器模块230(即，每个区域8个存储器模块230)、被布置到16个区域中的64个存储器模块230(即，每个区域4个存储器模块230)、被布置到8个区域中的128个存储器模块230(即，每个区域16个存储器模块230)、被布置到16个区域中的128个存储器模块230(即，每个区域8个存储器模块230)、被布置到32个区域中的128个存储器模块230(即，每个区域4个存储器模块230)等。

一般来讲，每个区域包括存储器模块230的“i”行和“j”列。在许多实施方案中，“i”和“j”是相同的(例如，2、4等)，而在其他实施方案中，“i”和“j”可以是不同的(例如，“i”等于2而“j”等于4等)。

TL

BL

TR

BR

在该实施方案中，N等于2·i，k等于2·j，l等于3·j，并且M等于4·j。

图3描绘了根据本公开的实施方案的存储器模块230的框图。

一般来讲，系统高速缓存模块可包括耦接到字线以形成行以及耦接到位线对以形成列的存储器单元。更具体地，每个存储器单元耦接到一个字线和一个位线对，并且存储具有0或1的值的单个位。在简单的高速缓存存储器架构中，列的数量等于存储器的字长N，并且存储器单元的每个行通过在该行的每个存储器单元中存储一个字的一个位来存储该字。例如，具有32位(即，4字节)的字长的存储器具有32列的存储器单元。一般来讲，系统高速缓存模块一次读取(即，输出)或写入(输入)一个字。

对于读取和写入数据两者，每个字由地址识别，该地址是被解码以提供沿其存储字的行号(即，字线)的m位数。例如，8位地址编码256行，即M＝28＝256。该地址可作为8位无符号整数值等经由8个单独的位或信号线输入到地址解码器。存储器大小简单地是地址的数量乘以字长，诸如例如，256地址·4字节/地址＝1,024字节。

本公开的实施方案提供更复杂的存储器架构，其中将列布置成多个位线组以便沿着存储器的每个行存储多于一个字，并且将位线组组织成沿着存储器的每个行存储甚至更多字的通路。

存储器模块230包括I/O电路250、控制电路260、字线(WL)控制电路262和存储器区域280。I/O电路250尤其包括位线预充电电路、感测放大器、多路复用器、缓冲器、I/O数据总线等。控制电路260设置在存储器模块230的中心中，并且耦接到I/O电路250以及WL控制电路262。I/O电路250包括在第一横向方向上从控制电路260延伸到左边缘的第一部分，例如I/O电路250

一般来讲，I/O电路250和WL控制电路262将存储器单元划分成多个存储器区域280，例如存储器区域280

如上所述，高速缓存存储器可被划分成多个通路，并且位线组的数量N等于通路的数量乘以字大小。例如，对于具有32位字的1通路高速缓存，N等于32(N＝1·32＝32)，对于具有32位字的8通路高速缓存，N等于256(N＝8·32＝256)等。在许多实施方案中，可通过地址的较低的w位来确定通路数量，同时解码剩余位以确定字线。例如，地址的较低的3个位确定8通路高速缓存的通路数量(即，2

可在相关美国专利申请序列号17/885,709(名称为“Burst Read With FlexibleBurst Length for On-Chip Memory”，与本文同时提交)中找到该存储器架构(包括唯一突发读取功能)的各种实施方案的更详细的讨论，该专利申请的内容全文以引用方式并入本文。

图4A和图4B描绘了根据本公开的实施方案的存储器模块230。

字线232

WL控制电路262

位线对242

更具体地，WL区段1包括字线WL

图4C描绘了根据本公开的实施方案的针对存储器模块230的功率状态。

不是简单地使整个存储器模块230上电以便服务对与存储器模块230相关联的一个或多个地址的读取或写入请求，本公开的实施方案基于这些地址有利地管理到特定区域、区段和部件的功率。更具体地，除了I/O电路250之外，控制电路260还针对与地址相关联的特定字线区段使字线控制电路262上电，这样节省大量功率并且减少涌浪电流。

出于说明的目的，存储器区域280

在图4C所描绘的示例中，已经由存储器模块230接收到读取或写入请求，该读取或写入请求包括解码到字线区段1中的WL

有利地，与简单地使整个存储器模块230上电相比，字线232的剩余75％(即，WL区段2、3和4内的字线)以及位线对的剩余50％(即，FBLG

另外，当接收到对解码到字线区段1中的WL

在许多实施方案中，存储器模块230在读取或写入请求已经被服务之后的预先确定的时间之后掉电。有利地，控制电路260自动管理针对存储器模块230的内部部件的功率控制，并且不需要外部命令(例如，经由I/O引脚)。

本公开的实施方案有利地提供用于存储器模块230的所有字线区段的上电(和掉电)序列。

图4D、图4E和图4F描绘了根据本公开的实施方案的针对存储器模块230的功率状态。

当对字线区段1内的存储器位置(即，存储器区域280

如图4D所描绘的，控制电路260使字线区段3(即，存储器区域280

如图4E所描绘的，控制电路260使字线区段4(即，存储器区域280

如图4F所描绘的，控制电路260使字线区段3(即，存储器区域280

还支持其他字线上电序列。

图5A和图5B描绘了根据本公开的实施方案的存储器模块230。

字线232

WL控制电路262

位线对242

更具体地，WL区段1包括字线WL

类似地，WL区段9包括字线WL

为了清楚起见，仅标记了某些WL、BLG和FBLG，并且将相关联的存储器单元简单地表示为正方形。

图5C描绘了根据本公开的实施方案的针对存储器模块230的功率状态。

类似于图4C所描绘的存储器模块230的实施方案，不是简单地使整个存储器模块230上电以便服务对与存储器模块230相关联的一个或多个地址的读取或写入请求，本公开的实施方案基于这些地址有利地管理到特定区域、区段和部件的功率。更具体地，除了I/O电路250之外，控制电路260还使与地址相关联的特定字线区段上电(和掉电)，这样节省大量功率并且减少涌浪电流。

出于说明的目的，存储器区域280

字线区段1包括存储器区域280

在图5C所描绘的示例中，已经由存储器模块230接收到读取或写入请求，该读取或写入请求包括解码到字线区段3中的WL

有利地，与简单地使整个存储器模块230上电相比，字线232的剩余93％(即，WL区段1、2以及4到16内的字线)不被上电，从而节省大量功率。

另外，当接收到对解码到字线区段3中的WL

在许多实施方案中，存储器模块230在读取或写入请求已经被服务之后的预先确定的时间之后掉电。有利地，控制电路260自动管理针对存储器模块230的内部部件的功率控制，并且不需要外部命令(例如，经由I/O引脚)。

本公开的实施方案有利地提供用于存储器模块230的所有字线区段的上电(和掉电)序列。

图5D、图5E和图5F描绘了根据本公开的实施方案的针对存储器模块230的功率状态。

当对字线区段1内的存储器位置(即，存储器区域280

如图5D所描绘的，控制电路260使字线区段12上电，同时对字线区段3内的存储器位置的读取或写入请求正在被服务。更具体地，控制电路260使控制WL

如图5E所描绘的，控制电路260使字线区段11和13上电，同时对字线区段3内的存储器位置的读取或写入请求正在被服务。更具体地，控制电路260使控制WL

如图5F所描绘的，控制电路260使字线区段1、2和4上电，同时对字线区段3内的存储器位置的读取或写入请求正在被服务。更具体地，控制电路260使控制WL

还支持其他字线上电序列。

图6描绘了根据本公开的实施方案的用于管理SC模块230的功率的流程图300。

在310处，接收对SC模块230的访问请求。访问请求至少包括地址。在许多实施方案中，在接收访问请求之前，不向字线控制电路262、I/O电路250和控制电路260施加功率。换句话说，SC模块230通常被关闭，并且对于实例和逻辑关断电源，而存储器存储元件(即，存储器单元)保持它们相应的值。

在320处，向控制电路260施加功率，在预期上电时接通各种内部功率门等。一般来讲，这些活动可形成第一或唤醒功率级。

在330处，由控制电路260对地址进行解码。在许多实施方案中，对地址进行解码包括基于地址来确定SC模块230的字线232，以及基于字线232来确定SC模块230的字线区段，诸如例如，字线区段1、字线区段3等。

在340处，向SC模块230的某些部件施加功率。在342

在一个实施方案中，在向耦接到在330处确定的字线区段的字线控制电路262

在350处，访问该地址。例如，读取请求读取在该地址处的存储器单元，写入请求将数据(包括访问请求)写入到该地址处的存储器单元，等。

本文所述的实施方案是可组合的。

在一个实施方案中，一种用于管理存储器中的功率的方法包括：接收针对存储器的访问请求，所述访问请求包括地址，所述存储器包括多个字线区段，每个字线区段包括多个字线；向控制电路施加功率；对所述地址进行解码，包括基于所述地址来确定相关联的字线，以及基于所述相关联的字线来确定相关联的字线区段；以及向耦接到所述相关联的字线区段的字线控制电路施加功率，所述多个字线区段中的每个字线区段耦接到不同字线控制电路。

在另一个实施方案中，所述方法还包括在向耦接到所述相关联的字线区段的所述字线控制电路施加功率时，向输入/输出(I/O)电路施加功率。

在所述方法的另一个实施方案中，所述I/O电路包括第一I/O电路部分和第二I/O电路部分，并且所述向所述I/O电路施加功率包括向所述第一I/O电路部分施加功率以及延迟向所述第二I/O电路部分施加功率。

在另一个实施方案中，所述方法还包括在向耦接到所述相关联的字线区段的所述字线控制电路施加功率时，向耦接到不同字线区段的字线控制电路施加功率。

在另一个实施方案中，所述方法还包括在向耦接到所述相关联的字线区段的所述字线控制电路施加功率时，按顺序地向耦接到至少两个不同字线区段的字线控制电路施加功率。

在另一个实施方案中，所述方法还包括在向耦接到所述相关联的字线区段的所述字线控制电路施加功率时，按顺序地向耦接到剩余字线区段的字线控制电路施加功率。

在所述方法的另一个实施方案中，在所述接收所述访问请求之前，不向所述字线控制电路、所述I/O电路和所述控制电路施加功率。

在另一个实施方案中，所述方法还包括访问所述地址。

在所述方法的另一个实施方案中，所述多个字线区段包括至少四个字线区段，并且每个字线区段包括相同数量的字线。

在所述方法的另一个实施方案中，至少两个字线区段耦接到多个位线组，每个位线组包括多个位线对；并且至少两个字线区段耦接到多个飞越位线组，每个飞越位线组包括多个飞越位线对。

在一个实施方案中，一种存储器包括多个字线区段，每个字线区段包括多个字线，并且每个字线区段耦接到不同字线控制电路；和控制电路，所述控制电路耦接到所述字线控制电路和输入/输出(I/O)电路并被配置为：响应于接收到包括地址的访问请求，对所述地址进行解码，包括：基于所述地址来确定所述存储器的相关联的字线，以及基于所述相关联的字线来确定所述存储器的相关联的字线区段，以及向耦接到所述相关联的字线区段的字线控制电路施加功率。

在所述存储器的另一个实施方案中，所述控制电路被进一步配置为在向耦接到所述相关联的字线区段的所述字线控制电路施加功率时，向所述I/O电路施加功率。

在所述存储器的另一个实施方案中，所述I/O电路包括第一I/O电路部分和第二I/O电路部分，并且所述向所述I/O电路施加功率包括向所述第一I/O电路部分施加功率以及延迟向所述第二I/O电路部分施加功率。

在所述存储器的另一个实施方案中，所述控制电路被进一步配置为在向耦接到所述相关联的字线区段的所述字线控制电路施加功率时，向耦接到不同字线区段的字线控制电路施加功率。

在所述存储器的另一个实施方案中，所述控制电路被进一步配置为在向耦接到所述相关联的字线区段的所述字线控制电路施加功率时，按顺序地向耦接到至少两个不同字线区段的字线控制电路施加功率。

在所述存储器的另一个实施方案中，所述控制电路被进一步配置为在向耦接到所述相关联的字线区段的所述字线控制电路施加功率时，按顺序地向耦接到剩余字线区段的字线控制电路施加功率。

在所述存储器的另一个实施方案中，在所述接收所述访问请求之前，不向所述字线控制电路、所述I/O电路和所述控制电路施加功率。

在所述存储器的另一个实施方案中，所述控制电路被进一步配置为访问所述地址。

在所述存储器的另一个实施方案中，所述多个字线区段包括至少四个字线区段，并且每个字线区段包括相同数量的字线；至少两个字线区段耦接到多个位线组，每个位线组包括多个位线对；并且至少两个字线区段耦接到多个飞越位线组，每个飞越位线组包括多个飞越位线对。

在一个实施方案中，一种系统高速缓存包括如上所述的多个存储器。

虽然本公开的具体实施能够具有许多不同形式的实施方案，但在附图中示出并将在本文详细描述具体实施方案，应当理解，本公开应被视为本公开的原理的示例，而并非旨在将本公开限制于所示和所述的具体实施方案。在上面的描述中，类似的附图标号可用于描述附图的若干视图中的相同、类似或对应的部件。

在本文档中，关系术语，诸如第一和第二、顶部和底部等可仅用于将一个实体或动作与另一个实体或动作区分开，而不一定要求或暗示此类实体或动作之间的任何实际的此类关系或次序。术语“包括”、“包含”、“含有”、“具有”或它们的任何其他变型旨在涵盖非排他性的包括，使得包括一系列元素的过程、方法、制品或装置不仅包括那些要素，而且可包括未明确列出的或此类过程、方法、制品或装置固有的其他元素。前面带有“包括...一个”的元件在没有更多限制的情况下不排除在包括该元件的过程、方法、制品或装置中存在另外的相同元件。

贯穿本文档提及的“一个实施方案”、“某些实施方案”、“实施方案”、“具体实施”、“方面”或类似术语意指结合该实施方案描述的特定特征、结构或特性包括在本公开的至少一个实施方案中。因此，此类短语在本说明书内各个地方的出现不一定都是指相同的实施方案。此外，具体特征、结构或特性可以任何合适的方式无限制地组合在一个或多个实施方案中。

如本文所用，术语“或”将被解释为包含性的或意指任何一种或任何组合。因此，“A、B或C”意指“以下中的任一者：A；B；C；A和B；A和C；B和C；A、B和C。”只有当元件、功能、步骤或动作的组合以某种方式固有地相互排斥时，才会出现该定义的例外。另外，语法上的连接旨在表达所连接的分项、句子、词语等的任何和所有分离和连接的组合，除非另有说明或从上下文来看是清楚的。因此，术语“或”通常应理解为意指“和/或”等等。对单数形式的项的引用应理解为包括复数形式的项，反之亦然，除非另有明确说明或从文字中清楚可见。

除非另外指明，否则本文对值的范围的表述并非旨在进行限制，而是单独地指代落入该范围内的任何和所有值，并且此类范围内的每个单独的值被并入本说明书中，如同在本文中被单独地表述一样。当伴随数值时，词语“约”、“大约”等应理解为指示偏差，如本领域的普通技术人员将理解的那样，该偏差令人满意地操作以用于预期目的。值和/或数值的范围在本文中仅作为示例提供，并且不构成对所述实施方案的范围的限制。本文提供的任何和所有示例或示例性语言(“例如”、“诸如”等)的使用仅旨在更好地说明实施方案，而并非对实施方案的范围构成限制。本说明书中的任何语言都不应理解为表示任何未要求保护的元素对于实施方案的实践是必不可少的。

为了简化和清楚地说明，可在附图中重复附图标号以指示对应的或类似的元件。阐述了许多细节以提供对本文所述的实施方案的理解。可以在没有这些细节的情况下实践实施方案。在其他情况下，未详细描述熟知的方法、程序和部件以避免模糊所述实施方案。本说明书不应被视为限于本文所述的实施方案的范围。

在以下描述中，应当理解，诸如“第一”、“第二”、“顶部”、“底部”、“上”、“下”、“上方”、“下方”等术语是为了方便起见，并且不应理解为限制性的术语。而且，术语“装置”、“设备”、“系统”等在本文中可互换使用。

根据详细的说明书，本公开的许多特征和优点是显而易见的，因此，所附权利要求书旨在涵盖落入本公开范围内的本公开的所有此类特征和优点。此外，由于本领域的技术人员将容易想到许多修改和变型，因此不期望将本公开限制于所示和所述的确切构造和操作，并且因此，可采取落入本公开的范围内的所有合适的修改和等同物。