铁电存储器及其形成方法、电子设备

本申请涉及半导体技术领域，尤其涉及一种铁电存储器及其形成方法、包含有该铁电存储器的电子设备。

铁电存储器作为一种新型存储器，较传统的动态随机存取存储器(dynamic random access memory，DRAM)，因同时具有非易失性、高速率，低功耗等优势，越来越广泛的被利用。现有的铁电存储器主要包括铁电随机存取存储器(ferroelectric random access memory，FeRAM)和铁电场效应晶体管(ferroelectric filed-effect-transistor，FeFET)存储器。

如图1所示的是一种FeFET中的一个存储单元的电路图，图2是图1所示存储单元的其中一种工艺结构图，如图1和图2，该存储单元是一种采用铁电层替换栅介质层，或者是包含铁电层的场效应晶体管结构。对于任意一个存储单元，其FeFET的第一极与位线(bit line，BL)连接，第二极与源线(source line，SL)连接，以及FeFET的栅极与字线(word line，WL)连接。

如上述的FeFET中或者现有的FeRAM中，每个存储单元只能存储一个比特的数据，存储容量较小，以使存储器的读写速度可能跟不上处理器的运算速度，最终导致计算机，手机等电子产品性能的提升受到限制。还有，上述两种不同结构的存储器，也很难实现存储单元的高密度集成，进而也制约着存储器性能的提升。

发明内容

本申请提供一种铁电存储器及其形成方法、包含有该铁电存储器的电子设备，主要目的提供一种可提高存储容量，还可以提升存储密度的铁电存储器。

为达到上述目的，本申请的实施例采用如下技术方案：

第一方面，本申请提供了一种铁电存储器，该铁电存储器包括：衬底和形成在衬底上的多个存储单元，每个存储单元包括晶体管和多个铁电电容，也就是说，每一个存储单元包括至少两个铁电电容，其中，晶体管和多个铁电电容沿与衬底相垂直的第一方向排布；任一铁电电容包括第一电极层、第二电极层和形成在第一电极层和第二电极层之间的铁电层；多个铁电电容的每相邻两个铁电电容的第一电极层相接触，以形成沿第一方向延伸的共用第一电极层，共用第一电极层与晶体管电连接。

本申请给出的铁电存储器的存储单元中，由于每一个存储单元包括至少两个铁电电容，这样的话，每一个存储单元可以存储多bit的数据信息，以提升任一存储单元的存储容量。

另外，由于晶体管和与之电连接的多个铁电电容沿与衬底垂直的第一方向排布，这样的话，可以缩小每个存储单元在衬底上的投影面积，进而，就可以在衬底的单位 面积上集成更多的存储单元，以提升存储密度。

并且，多个沿第一方向排布的铁电电容共用了沿第一方向延伸的第一电极层，以使多个铁电电容的尺寸得以进一步的微缩。

在第一方面可能的实现方式中，铁电存储器还包括：板线层，板线层位于与衬底相平行的第一平面内；位于第一平面内的多个铁电电容的多个第二电极层通过板线层彼此互连。

也就是说，本申请的位于与衬底相平行的面内的多个铁电电容共用板线，具体实施时，形成与衬底相平行的金属层，该金属层被称为板线层，以电连接多个铁电电容。这样的话，可以减少板线布设的数量，尤其是可以简化制造工艺，提升制造效率。

在第一方面可能的实现方式中，晶体管和多个铁电电容均采用后道工艺制作。

当晶体管和多个铁电电容均采用后道工艺制作时，控制电路通过前道工艺制作。该控制电路可以包括译码器、驱动器、时序控制器、缓冲器或输入输出驱动中的一个或多个电路，还可以包括其他功能电路。该控制电路可以控制本申请实施例中的信号线，即板线、字线和位线等。在完成前道工艺FEOL后，互连线，以及存储阵列均通过后道工艺BEOL制作。这里的存储阵列，如前所述，包括存储单元中的多个铁电电容和晶体管，也包括信号线的部分。上述互连线既包括连接控制电路中的器件的互连线，也包括上述信号线的其他部分。将存储阵列中的晶体管和铁电电容通过后道工艺制作，可以使得单位面积内的电路密度更大，从而提升单位面积的存储性能。

在第一方面可能的实现方式中，晶体管包括：栅极、半导体层、第一极和第二极，以及栅介质层；第一极和第二极沿第一方向排布，栅极为沿第一方向延伸的竖直状结构，栅极的沿第二方向相对两侧中的其中一侧具有半导体层，且半导体层分别与第一极和第二极电连接，栅极和半导体层之间被栅介质层隔离开，第二方向为与衬底相平行的方向。

由于存储单元中晶体管的第一极和第二极沿与衬底相垂直的方向排布，这样形成的晶体管是一种沟道为垂直沟道的晶体管结构，也就是垂直平面沟道结构晶体管，相比水平沟道的晶体管，可以减小该存储器在衬底上的投影面积，以提升存储密度，提高该电存储器的存储容量。

除此之外，特别的是，在该晶体管中，栅极为沿第一方向延伸的竖直状结构，栅极的沿第二方向相对两侧中的其中一侧设置半导体层，而不是将半导体沿栅极的外围环绕，进而，可以减小整个晶体管在第二方向上的尺寸，存储单元又可以进一步得到微缩，基于这些特征，晶体管可以达到4F

在第一方面可能的实现方式中，半导体层为沿第一方向延伸的竖直状结构，且半导体层的沿第一方向的相对两端中的一端与第一极接触，另一端与第二极接触。

通过将半导体层设置成沿竖直状结构，并使得与第一极和第二极欧姆接触，以使该半导体层形成与衬底垂直的垂直沟道结构，从而会进一步的使得该存储单元得到微缩。

在第一方面可能的实现方式中，半导体层为沿第一方向延伸的竖直状结构，在第 一极中与第二极相对的面为第一壁面，在第二极中与第一极的相对的面为第二壁面；半导体层的沿第一方向的相对两端中的一端与第一壁面接触，另一端与第二壁面接触。

也就是说，竖直状的半导体层设置在第一极和第二极之间的区域内。

在第一方面可能的实现方式中，半导体层为沿第一方向延伸的竖直状结构，在第一极中与第二极相对的面为第一壁面，在第一极中与第一壁面毗邻的为第一侧面；在第二极中与第一极的相对的面为第二壁面，在第二极中与第二壁面毗邻的为第二侧面，第一侧面和第二侧面处于同一侧；半导体层的沿第一方向的相对两端中的一端与第一侧面接触，另一端与第二侧面接触。

可以这样讲，半导体层直立于第一极和第二极的一侧。

在第一方面可能的实现方式中，半导体层包括均沿第二方向延伸的第一部分和第二部分，以及沿第一方向延伸的且与第一部分和第二部分连接的第三部分；在第一极中与第二极相对的面为第一壁面，在第二极中与第一极的相对的面为第二壁面；第一部分设置在第一壁面上，第二部分设置在第二壁面上。

这样的话，从形成的该存储单元的性能角度讲，可以增加半导体层与第一极和第二极的接触面积，以降低第一极和半导体层之间，第二极和半导体层之间的电阻，提高电流流速，最终提高该存储单元的读写速度；从形成该存储单元的工艺角度讲，可以简化制造工艺流程，降低工艺难度。

在第一方面可能的实现方式中，第一部分、第二部分和第三部分连接呈一体成型结构。

在第一方面可能的实现方式中，半导体层包括沿第二方向延伸的第一部分，和沿第一方向延伸且与第一部分连接的第三部分；在第一极中与第二极相对的面为第一壁面，在第二极中与第一极的相对的面为第二壁面；存储器还包括连接电极，连接电极设置在第二壁面上；第三部分与第一壁面接触，第一部分与连接电极接触。

也就是说，半导体层和栅介质层均设计为接近L型的结构，从形成该存储单元的工艺角度讲，可以减少制备过程中刻蚀工艺步骤，进而可以提升制备效率。

在第一方面可能的实现方式中，在第一极中与第二极相对的面为第一壁面，在第二极中与第一极的相对的面为第二壁面；栅极位于第一壁面和第二壁面之间的区域内。

将栅极设置在第一极和第二极之间的区域内，可以进一步减少该存储单元在衬底上的投影面积，以进一步提升集成密度。

在第一方面可能的实现方式中，在第一极中与第二极相对的面为第一壁面，在第一极中与第一壁面毗邻的为第一侧面；在第二极中与第一极的相对的面为第二壁面，在第二极中与第二壁面毗邻的为第二侧面，第一侧面和第二侧面处于同一侧；栅极位于第一侧面和第二侧面的一侧。

在第一方面可能的实现方式中，晶体管采用环栅GAA工艺制作。

在第一方面可能的实现方式中，晶体管采用环沟道CAA工艺制作。

在第一方面可能的实现方式中，铁电存储器还包括：位线和字线，以及板线；晶体管的栅极与字线电连接；晶体管的第一极与位线电连接；晶体管的第二极与共用第一电极层电连接；铁电电容的第二电极层与板线电连接。

在第一方面可能的实现方式中，多个存储单元形成沿第一方向排布的第一层存储 阵列和第二层存储阵列；第一层存储阵列中的晶体管相对多个铁电电容远离衬底设置；第二层存储阵列中的晶体管相对多个铁电电容靠近衬底设置。

进一步的，可以使第一层存储阵列中的与晶体管电连接的位线，与第二层存储阵列中的与晶体管电连接的位线共用同一条信号线。

这样的话，可以减小每一层存储阵列在与衬底相垂直方向上的尺寸，以在该方向上集成更多层存储阵列，或者可以增加每一个存储单元中铁电电容的数量，以进一步提升存储单元的存储容量。

在第一方面可能的实现方式中，铁电存储器还包括控制器，控制器用于：输出字线控制信号以控制字线上的电压；输出板线控制信号以控制板线上的电压；以及输出位线控制信号以控制位线上的电压。

第二方面，本申请还提供了一种铁电存储器，该铁电存储器包括字线、位线和板线；以及多个存储单元，每个存储单元包括：晶体管和多个铁电电容；任一铁电电容包括第一电极层、第二电极层和形成在第一电极层和第二电极层之间的铁电层，晶体管包括第一极、第二极和栅极；其中，晶体管的第一极与位线电连接，晶体管的第二极与多个铁电电容的多个第一电极层分别电连接，晶体管的栅极与字线电连接，铁电电容的第二电极层与板线电连接。

本申请给出的铁电存储器中，由于每一个存储单元包括多个铁电电容，这样就可以实现多bit数据的存储，提升每一存储单元的存储容量。

在第二方面可能的实现方式中，晶体管和多个铁电电容均采用后道工艺制作。

当晶体管和多个铁电电容均采用后道工艺制作时，控制电路通过前道工艺制作。可以使得单位面积内的电路密度更大，从而提升单位面积的存储性能。

在第二方面可能的实现方式中，在写入阶段，字线用于接收第一字线电控制信号，使得晶体管导通，位线用于接收第一位线控制信号，与被选中的铁电电容电连接板线用于接收第一板线控制信号，第一位线控制信号和第一板线控制信号的电压差使得多个铁电电容中被选中的铁电电容的铁电层极化。

在第二方面可能的实现方式中，在读取阶段，包括第一读取阶段、第二读取阶段和第三读取阶段，在第一读取阶段，字线用于接收第一字线电控制信号，使得晶体管导通，位线用于接收第二位线控制信号，对被选中的铁电电容的第一电极层进行电压预充；在第二读取阶段，字线用于接收第二字线电控制信号，使得晶体管断开，与被选中的铁电电容电连接的板线用于接收第二板线控制信号，第二板线控制信号和第一电极层的电压差，使得被选中的铁电电容的铁电层极化方向保持不变，或者，使得被选中的铁电电容的铁电层极化方向发生翻转，释放极化电荷；在第三读取阶段，字线用于接收第一字线电控制信号，使得晶体管导通，检测位线上的电压或者电流，以读取被选中的铁电电容存储的信息。

第三方面，本申请还提供了一种电子设备，包括处理器和上述第一方面任一实现方式中的铁电存储器，处理器与铁电存储器电连接。

本申请实施例提供的电子设备包括第一方面实施例的铁电存储器，因此本申请实 施例提供的电子设备与上述技术方案的铁电存储器能够解决相同的技术问题，并达到相同的预期效果。

在第三方面可能的实现方式中，处理器和铁电存储器被集成在同一芯片中。

这样形成的存储器可以被称为嵌入式存储结构。

第四方面，本申请还提供了一种铁电存储器的形成方法，该形成方法包括：在衬底上形成晶体管；

形成多个铁电电容，晶体管和多个铁电电容形成一个存储单元，且晶体管和多个铁电电容沿与衬底相垂直的第一方向排布；其中，任一铁电电容包括第一电极层、第二电极层和形成在第一电极层和第二电极层之间的铁电层；多个铁电电容的每相邻两个铁电电容的第一电极层相接触，以形成沿第一方向延伸的共用第一电极层，共用第一电极层与晶体管电连接。

需要指出的是：本申请对晶体管和多个铁电电容制备的先后顺序不做限定，比如，可以是先集成晶体管，再设置多个铁电电容，或者是，可以先设置多个铁电电容，再集成晶体管。

由于制备得到的晶体管和与之电连接的多个铁电电容沿与衬底垂直的第一方向排布，这样的话，可以缩小每个存储单元在衬底上的投影面积，进而，就可以在衬底的单位面积上集成更多的存储单元，以提升存储密度。还有，多个沿第一方向排布的铁电电容共用了沿第一方向延伸的第一电极层，以使多个铁电电容的尺寸得以进一步的微缩。

在第四方面可能的实现方式中，在形成存储单元之前，形成方法还包括：在衬底上形成控制电路；在控制电路上形成电连接控制电路和存储单元的互连线。

也就是说，该存储器中的存储单元是通过后道工艺制作，该存储单元就可以采用三维集成法沿着与衬底相垂直的方向堆叠，实现该存储器的高密度集成。

在第四方面可能的实现方式中，在形成晶体管时，包括：沿第一方向堆叠第一导电层和第二导电层，且第一导电层和第二导电层之间绝缘；开设贯通第二导电层直至第一导电层的第一槽；在第一槽的侧壁面形成栅介质层；在第一槽的剩余空间内形成半导体层；在半导体层的远离第一导电层的一侧形成另一导电层，以制得晶体管。

这样形成的晶体管为环栅GAA晶体管结构。

在第四方面可能的实现方式中，在形成晶体管时，包括：沿第一方向堆叠第一导电层和第二导电层，且第一导电层和第二导电层接触，并且第二导电层的远离第一导电层的部分裸露在绝缘层的外部，以形成裸露部；在裸露部的外围依次形成栅介质层和半导体层，以及另一导电层，且该另一导电层存在于半导体层的侧面；在半导体层上形成再一导电层，以制得晶体管。

这样形成的晶体管为环沟道CAA晶体管结构。

在第四方面可能的实现方式中，在形成晶体管时，包括：沿第一方向依次堆叠第一导电层、牺牲层和第二导电层；开设贯通第二导电层和牺牲层，以及第一导电层的第一槽；沿与衬底相平行的第二方向，在第一槽的侧壁面依次形成栅介质层和栅极；去除与栅介质层相接触的牺牲层，以形成凹腔，凹腔的两侧形成第一极和第二极；在 凹腔的至少靠近栅介质层的壁面上形成半导体层，以制得晶体管。

这样形成的晶体管为垂直平面沟道晶体管结构。

在第四方面可能的实现方式中，在形成晶体管时，包括：沿第一方向依次堆叠第一导电层、牺牲层和第二导电层；开设贯通第二导电层和牺牲层，以及所述第一导电层的第一槽；沿与衬底相平行的第二方向，在第一槽的侧壁面形成半导体层；去除与半导体层相接触的牺牲层，以形成凹腔，凹腔的两侧形成第一极和第二极；在凹腔内形成栅极和用于隔离栅极和半导体层的栅介质层，以制得晶体管。

这样形成的晶体管为垂直平面沟道晶体管结构。

在第四方面可能的实现方式中，在形成晶体管时，包括：沿第一方向依次堆叠第一导电层、牺牲层和第二导电层；开设贯通第二导电层和牺牲层，以及所述第一导电层的第一槽；去除牺牲层，以形成凹腔，凹腔的两侧形成第一极和第二极；在凹腔内形成半导体层、栅极和用于隔离栅极和半导体层的栅介质层，以制得晶体管。

这样形成的晶体管也为垂直平面沟道晶体管结构。

在第四方面可能的实现方式中，在形成晶体管时，包括：沿第一方向依次堆叠第一导电层、牺牲层和第二导电层；开设贯通至第一导电层的第一槽；在第一槽的侧面依次形成栅介质层和半导体层，以使第二导电层形成栅极，第一导电层形成第一极；在半导体层上形成第二极，以制得晶体管。

这样形成的晶体管依然为垂直平面沟道晶体管结构。

图1为现有技术中一种FeFET的电路图；

图2为现有技术中一种FeFET的工艺结构图；

图3为本申请实施例提供的一种电子设备中的电路图；

图4为本申请实施例提供的一种铁电存储器的电路图；

图5为本申请实施例提供的一种铁电存储器的一个存储单元的电路图；

图6为本申请实施例提供的一种铁电存储器的存储阵列的电路图；

图7a为本申请实施例提供的一种铁电存储器的一个存储单元的工艺结构图；

图7b为图7a的A-A剖面图；

图8为本申请实施例提供的一种铁电存储器的存储阵列的简单俯视示意图；

图9a为本申请实施例提供的一种铁电存储器的存储单元的工艺结构图；

图9b为图9a的B-B剖面图；

图10a为本申请实施例提供的一种铁电存储器的存储单元的工艺结构图；

图10b为图10a的C-C剖面图；

图11为本申请实施例提供的一种铁电存储器的存储阵列的剖面图；

图12为本申请实施例提供的一种铁电存储器的存储阵列的剖面图；

图13为本申请实施例提供的一种铁电存储器的存储阵列的剖面图；

图14为本申请实施例提供的一种铁电存储器的存储阵列的剖面图；

图15为本申请实施例提供的一种铁电存储器的一层存储阵列的工艺结构图；

图16为本申请实施例提供的一种铁电存储器的一层存储阵列的工艺结构图；

图17为本申请实施例提供的一种铁电存储器的一层存储阵列的工艺结构图；

图18为本申请实施例提供的一种铁电存储器的两层存储阵列的工艺结构图；

图19为本申请实施例提供的一种铁电存储器的两层存储阵列的工艺结构图；

图20为本申请实施例提供的一种芯片的工艺原理图；

图21a至图21i为本申请实施例提供的形成一种存储单元各步骤完成后的工艺结构图；

图22a至图22i为本申请实施例提供的形成一种存储单元各步骤完成后的工艺结构图；

图23a至图23i为本申请实施例提供的形成一种存储单元各步骤完成后的工艺结构图；

图24a至图24i为本申请实施例提供的形成一种存储单元各步骤完成后的工艺结构图；

图25a至图25i为本申请实施例提供的形成一种存储单元各步骤完成后的工艺结构图；

图26a至图26i为本申请实施例提供的形成一种存储单元各步骤完成后的工艺结构图。

附图标记：

400、401、402、403、404-存储单元；500、500a、500b-晶体管；51-第一极；52-第二极；53-半导体层；54-栅介质层；55-栅极；56-连接电极；600、601、602、600a、600b-铁电电容；61-第一电极层；62-第二电极层；63-铁电层；701、702-绝缘层；

3101-第一层存储阵列；3102-第二层存储阵列；3103-第三层存储阵列；

101、102、103、104、105-金属层；201-第一槽；202-第二槽；203-凹腔；204-第三槽；301-牺牲层。

铁电存储器是基于铁电材料的铁电效应来存储数据。铁电存储器因其超高的存储密度、低功耗和高速度等优势，有望成为替代DRAM的主要竞争者。铁电存储器中的存储单元包含铁电电容，铁电电容包括两个电极，以及设置于两个电极之间的铁电材料，例如铁电层。由于铁电材料的非线性特性，铁电材料的介电常数不仅可以调节，而且在铁电层极化状态翻转前后的差值非常大，这使得铁电电容与其他电容相比体积较小，比如，比DRAM中的用于存储电荷的电容体积小很多。

在铁电存储器中，铁电层可以采用常见的铁电材料形成。当一个电场被施加到存储单元的铁电层时，中心原子顺着电场停在低能量状态，反之，当电场反转被施加到该晶体管时，中心原子顺着电场的方向在晶体里移动并停在另一低能量状态。大量中心原子在晶体单胞中移动耦合形成铁电畴(ferroelectric domains)，铁电畴在电场作用下形成极化电荷。铁电畴在电场下反转所形成的极化电荷较高，铁电畴在电场下无反转所形成的极化电荷较低，这种铁电材料的二元稳定状态使得铁电可以作为存储器。

本申请实施例提供一种包含铁电存储器的电子设备。图3为本申请实施例提供的 一种电子设备200，该电子设备200可以是终端设备，例如手机，平板电脑，智能手环，也可以是个人电脑(personal computer，PC)、服务器、工作站等。电子设备200包括总线205，以及与总线205连接的片上系统(system on chip，SOC)210和只读存储器(read-only memory，ROM)220。SOC210可以用于处理数据，例如处理应用程序的数据，处理图像数据，以及缓存临时数据。ROM220可以用于保存非易失性数据，例如音频文件、视频文件等。ROM220可以为PROM(programmable read-only memory，可编程序只读存储器)，EPROM(erasable programmable read-only memory，可擦除可编程只读存储器)，闪存(flash memory)等。

此外，电子设备200还可以包括通信芯片230和电源管理芯片240。通信芯片230可以用于协议栈的处理，或对模拟射频信号进行放大、滤波等处理，或同时实现上述功能。电源管理芯片240可以用于对其他芯片进行供电。

在一种实施方式中，SOC210可以包括用于处理应用程序的应用处理器(application processor，AP)211，用于处理图像数据的图像处理单元(graphics processing unit，GPU)212，以及用于缓存数据的随机存取存储器(random access memory，RAM)213。

上述AP211、GPU212和RAM213可以被集成于一个裸片(die)中，或者分别集成于多个裸片(die)中，并被封装在一个封装结构中，例如采用2.5D(dimension)，3D封装，或其他的先进封装技术。在一种实施方式中，上述AP211和GPU212被集成于一个die中，RAM213被集成于另一个die中，这两个die被封装在一个封装结构中，以此获得更快的die间数据传输速率和更高的数据传输带宽。

图4为本申请实施例提供的一种铁电存储器300的结构示意图。该铁电存储器300可以是如图2所示的RAM213，属于FeRAM。在一种实施方式中，铁电存储器300也可以是设置于SOC210外部的RAM。本申请不对铁电存储器300在设备中的位置以及与SOC210的位置关系进行限定。

继续如图4，铁电存储器300包括存储阵列310、译码器320、驱动器330、时序控制器340、缓存器350和输入输出驱动360。存储阵列310包括多个呈阵列排列的存储单元400，其中每个存储单元400可以用于存储多bit的数据。存储阵列310还包括字线(word line，WL)、位线(bit line，BL)和板线(plate line，PL)信号线。每一个存储单元400都与对应的字线WL、位线BL和板线PL电连接。上述字线WL、位线BL或板线PL中的一个或多个用于通过接收控制电路输出的控制电平，选择存储阵列中待读写的存储单元400，以改变存储单元400中的铁电电容的极化方向，从而实现数据的读写操作。为了方便，本申请实施例将上述字线WL、位线BL和板线PL统称为信号线。

在图4所示铁电存储器300结构中，译码器320用于根据接收到的地址进行译码，以确定需要访问的存储单元400。驱动器330用于根据译码器320产生的译码结果来控制信号线的电平，从而实现对指定存储单元400的访问。缓存器350用于将读取的数据进行缓存，例如可以采用先入先出(first-in first-out，FIFO)来进行缓存。时序控制器330用于控制缓存器350的时序，以及控制驱动器330驱动存储阵列310中的信号线。输入输出驱动360用于驱动传输信号，例如驱动接收的数据信号和驱动需要发送的数据信号，使得数据信号可以被远距离传输。

上述存储阵列310、译码器320、驱动器330、时序控制器340、缓存器350和输入输出驱动360可以集成于一个芯片中，也可以分别集成于多个芯片中。

图5为本申请实施例提供的铁电存储器的一种存储单元400的电路图。该存储单元400包括晶体管Tr，比如，包括金属氧化物半导体场效应晶体管(metal-oxide-semiconductor field-effect transistor，MOSFET)，该存储单元400还包括至少两个铁电电容C，例如，图5示例性的给出了包含三个铁电电容C，当然，还可以是包含两个铁电电容C，或者更多的铁电电容C。其中，在该存储单元400中，晶体管Tr的第一极与位线BL电连接，晶体管Tr的控制端与字线WL电连接，多个铁电电容C的第一端均与晶体管Tr的第二极电连接，每一个铁电电容C的第二端与板线PL电连接。

在本申请中，晶体管Tr的漏极(drain)或源极(source)中的一极称为第一极，相应的另一极称为第二极，晶体管Tr的控制端为栅极。晶体管Tr的漏极和源极可以根据电流的流向而确定，比如，在图5中，电流从左至右时，则左端为漏极，右端为源极，相反的，当电流从右向左时，右端为漏极，左端为源极。

可以这样理解，这里的晶体管Tr是一种具有三端子的晶体管器件，那么，该晶体管Tr可以选择NMOS(N-channel metal oxide semiconductor，N沟道金属氧化物半导体)管，或者可以选择PMOS(P-channel metal oxide semiconductor，P沟道金属氧化物半导体)管。

由图5所示的存储单元400的电路图可以看出，一个存储单元400包含了多个均与晶体管Tr电连接的铁电电容C。这样的话，一个存储单元400可以用于存储多bit的数据，以提升每一个存储单元的存储容量。尤其是，这些铁电电容C共用一个晶体管Tr，进而，还可以减少每个存储单元400的晶体管的数量，以提升存储密度。

图5所示的每一个存储单元400中，在写入阶段，字线用于接收字线控制信号，使得晶体管Tr导通，位线用于接收位线控制信号，与被选中的铁电电容电连接的板线用于接收板线控制信号，位线控制信号和板线控制信号的电压差使被选中的铁电电容的铁电层发生正极化或者发生负极化，以在被选中的铁电电容中写入不同的逻辑信息。比如，当铁电层发生正极化时，写入逻辑信号“0”，再比如，当铁电层发生负极化时，写入逻辑信号“1”。

图5所示的每一个存储单元400中，在读取阶段，包括第一读取结构、第二读取阶段和第三读取阶段。在第一读取阶段，字线用于接收字线控制信号，使得晶体管Tr导通，位线用于接收位线控制信号，以对被选中的铁电电容的第一电极层进行电压预充；在第二读取阶段，字线用于接收另一字线控制信号，使得晶体管Tr断开，与被选中的铁电电容电连接的板线用于接收板线控制信号，板线控制信号和第一电极层的电压差，有可能使得被选中的铁电电容的铁电层极化方向保持不变，或者，有可能使得被选中的铁电电容的铁电层极化方向发生翻转，以释放极化电荷，使得位线上的电压发生变化。在第三读取阶段，字线用于接收字线电控制信号，使得晶体管Tr导通，检测位线上的电压或者电流，判断选中的铁电电容的极化方向是否发生翻转，进而读取其存储的信息。

将上述图5所示的存储单元400按照阵列排布就可以得到存储阵列310，其中每个存储单元400的电路结构相同，比如，图6示出的存储阵列310中，示例性的给出了包括存储单元401、存储单元402、存储单元403和存储单元404的四个存储单元的存储阵列。本领域技术人员可以根据铁电存储器的存储容量需求设计存储阵列310中存储单元400的排列方式和存储单元400的个数。在一种实施方式中，存储阵列310还可以包括更多的存储单元400，且这些存储单元400可以在彼此相互垂直的X方向、Y方向和Z方向上排列，以形成三维存储阵列。

在一种可选择的实施方式中，图6所示的存储阵列310中，字线WL沿X方向延伸，进而，沿X方向排布的多个存储单元的晶体管Tr的控制端与同一字线WL电连接。还有，位线BL沿与X方向相垂直的Y方向延伸，如此的话，沿Y方向排布的多个存储单元的晶体管Tr的第一极与同一位线BL电连接。

上述板线PL、字线WL、位线BL均可以分别接收不同的控制信号。这些控制信号可以是控制器输出的，例如可以通过图4所示的时序控制器340控制。

在可实现的实施方式中，时序控制器340包括用于控制这些信号线的一个或多个子控制器。这些一个或多个子控制器跟上述信号线之间可以是一一对应的关系，也可以是多对多的关系。例如，时序控制器340可以仅通过一个子控制器控制所有的信号线。或者，时序控制器340也可以包括3个子控制器，分别为字线子控制器、位线子控制器、板线子控制器，其中字线子控制器用于控制所有类型的字线上的电压，位线子控制器用于控制所有类型的位线上的电压，板线子控制器用于控制所有类型的板线上的电压。这些子控制器可以被集成在一个芯片中。

下面给出了上述存储单元400的多种不同的工艺结构图，下述结合附图分别进行说明。

图7a和图7b给出了一种存储单元400的工艺结构图，图7b是图7a的A-A剖面图。结合图7a和图7b，该存储单元400包括多个铁电电容600(也就是说包括至少两个铁电电容600)，且这些多个铁电电容600和晶体管500沿与衬底相垂直的方向(比如，如图的Z方向)排布。

在一种实施方式中，如图7a，晶体管500相对多个铁电电容600更加靠近衬底设置，并且，多个铁电电容600沿Z方向依次排布在晶体管Tr的远离衬底的一侧。在另外一些可选择的实施方式中，可以是多个铁电电容600相对晶体管Tr更加靠近衬底设置，这些多个铁电电容600沿Z方向依次排布在晶体管Tr的靠近衬底的一侧。

图7b示出了图7a的存储单元400的详细结构图，在该存储单元400中，每一个铁电电容C均包括第一电极层61、第二电极层62，以及形成在第一电极层61和第二电极层62之间且用于存储数据信息的铁电层63。比如，如图7b，示出了铁电电容601和铁电电容602，且铁电电容601和铁电电容602中的任一铁电电容均包括第一电极层61、第二电极层62和铁电层63。

在可实现的工艺中，可以沿与衬底相垂直的Z方向设置导电层，该导电层可以作为铁电电容601和铁电电容602的共用第一电极层，也就是说，在存储单元400中， 多个铁电电容共用第一电极层，该共用第一电极层沿与衬底相垂直的方向延伸，进而，就可以使得多个铁电电容沿与衬底相垂直的方向排布。

当多个铁电电容沿与衬底相垂直的方向排布时，在基于可以实现多bit数据存储的情况下，还可以减少在衬底上的投影面积，实现该存储单元400的微缩，以在单位面积的衬底上集成更多的存储单元。比如，如图8所示，该铁电存储器中一个存储单元400在X方向和Y方向上分别仅具有1F的活动区域和1F的场区域，最终一个存储单元400占据2FX2F＝4F

本申请给出的存储单元400的晶体管Tr，如图7b，包括第一极51和第二极52，以及半导体层53和栅极55，该半导体层53也可以被称为沟道层，还包括隔离半导体层53和栅极55的栅介质层54。并且，栅极55和第一极51之间绝缘，栅极55和第二极52之间也绝缘。

上述的第一极51和第二极52的材料均为导电材料，例如金属材料。在可选择的实施方式中，第一极51和第二极52的材料可以为TiN(氮化钛)、Ti(钛)、Au(金)、W(钨)、Mo(钼)、In-Ti-O(ITO，氧化铟锡)、Al(铝)、Cu(铜)、Ru(钌)、Ag(银)等导电材料中的一种或多种。

上述的栅极55的材料为导电材料，例如金属材料。在可选择的实施方式中，可以为TiN(氮化钛)、Ti(钛)、Au(金)、W(钨)、Mo(钼)、In-Ti-O(ITO，氧化铟锡)、Al(铝)、Cu(铜)、Ru(钌)、Ag(银)等导电材料中的一种或多种。

上述的半导体层53的材料可以为Si(硅)、poly-Si(p-Si，多晶硅)、amorphous-Si(a-Si，非晶硅)、In-Ga-Zn-O(IGZO，铟镓锌氧化物)多元化合物、ZnO(氧化锌)、ITO(氧化铟锡)、TiO

上述的用于绝缘栅极55和第一极51，以及栅极55和第二极52之间的绝缘层的材料可以SiO

上述的栅介质层54的材料可以SiO

上述的铁电层54的材料可以为ZrO

上述的第一电极层61和第二电极层62的材料均为导电材料，比如，可以是TiN(氮化钛)、Ti(钛)、Au(金)、W(钨)、Mo(钼)、In-Ti-O(ITO，氧化铟锡)、Al(铝)、Cu(铜)、Ru(钌)、Ag(银)等导电材料中的一种或多种。

在本申请中，上述晶体管Tr可以是环栅场效应晶体管(Gate-All-Around Field-Effect Transistor，GAA FET)，或者可以是环沟道场效应晶体管(Channel -All-Around Field-Effect Transistor，CAA FET)，或者可以是垂直平面沟道晶体管。

图7b示例性的给出了晶体管500可选择的一种环栅场效应晶体管GAA FET结构，该晶体管500的第一极51和第二极52沿与衬底相垂直的Z方向排布，半导体层53形成在第一极51和第二极52之间，并且分别与第一极51和第二极52接触以欧姆电连接，栅极55环绕在半导体层53的外围，且使得栅极55和半导体层53之间被栅介质层54隔离开。

在图7a和图7b所示的晶体管500结构中，第一极51、第二极52和半导体层53均是一种膜层结构，比如，可以通过沉积、溅射等工艺形成，而不是通过在衬底中掺杂形成，这样的话，就可以使得该存储单元在衬底上的3D堆叠，实现存储单元的高密度集成。

图9a和图9b给出了另一种存储单元400的工艺结构图，图9b是图9a的B-B剖面图。图9a和图9b所示存储单元400和上述图7a和图7b所示存储单元400的相同之处在于，晶体管500以及多个铁电电容600沿与衬底相垂直的Z方向排布，并且，这些多个铁电电容可以共用第一电极层61，第一电极层61沿与衬底相垂直的Z方向延伸。

该存储单元400和上述图7a和图7b所示存储单元400不同之处在于，该实施例中的晶体管500是一种环沟道场效应晶体管CAA FET结构，结合图9a和图9b，晶体管500的第一极51和第二极52沿与衬底相垂直的方向排布，栅极55也沿与衬底相垂直的方向延伸，且半导体层53环绕在栅极55的外围，并使得栅介质层54将栅极55与半导体层53隔离开，进而，形成了CAA FET结构。

在图9b所示的结构中，由于第二极52与多个铁电电容的共用第一电极层61电连接，在可实现的工艺中，可以沿与衬底相垂直的方向布设导电层，该导电层的与半导体层53接触的部分作为晶体管500的第二极52，其余部分作为共用第一电极层61。

图10a和图10b给出了另一种存储单元400的工艺结构图，图10b是图10a的C-C剖面图。图10a和图10b所示存储单元400和上述图9a和图9b所示存储单元400的相同之处在于，晶体管500以及多个铁电电容600也沿与衬底相垂直的Z方向排布，并且，这些多个铁电电容可以共用第一电极层61，第一电极层61沿与衬底相垂直的Z方向延伸。

该存储单元400和上述图9a和图9b所示存储单元400不同之处在于，该实施例中的晶体管500是一种是垂直平面沟道晶体管，结合图10a和图10b，晶体管500的第一极51和第二极52沿与衬底相垂直的Z方向排布，半导体层53形成在第一极51和第二极52之间，且形成有凹腔，栅极55位于该凹腔内，并且栅极55和半导体层53之间被位于该凹腔内的栅介质层54隔离开。也可以这样理解，半导体层53包括与第一电极51接触的第一部分，以及与第二电极52接触的第二部分，该第一部分和第二部分均沿与衬底相平行的方向延伸，还包括连接第一部分和第二部分的第三部分。在可实现的工艺中，通过成一体的第一部分、第二部分和第三部分形成具有凹腔的结构。

在该实施例中，由于半导体层53为具有凹腔的结构，并且栅极55和栅介质层54均被容纳在凹腔内。从形成这种结构的晶体管的性能上讲，由于第一极51的相对第二极52的壁面，以及第二极52的相对第一极51的壁面均具有半导体层53，这样的话，就可以增加半导体层53与第一极51之间的欧姆接触面积，以及增加半导体层53与第二极52之间的欧姆接触面积，进而，会减小半导体层53与第一极51之间的电阻，以及减小半导体层53与第二极52之间的电阻，从而提高电流流速，最终提高该存储单元的读写速度。

除此之外，由于栅极55和栅介质层54被包容在半导体层53形成的凹腔内，如此的话，可以进一步使得该存储单元400的尺寸得以微缩，实现高密度存储。

图11给出了另一种存储单元400的工艺结构的剖面图，该存储单元400中的晶体管500也是一种是垂直平面沟道晶体管，和上述图10b所示晶体管的相同之处为，半导体层53也为形成有凹腔的结构，不同之处在于，栅极55和栅介质层54的设置位置不同，在图11所示的结构中，栅极55设置在第一极51和第二极52的侧面，并且栅极55和第一极51之间，栅极55与第二极52之间，以及栅极55与半导体层53之间均被栅介质层54隔离开。

图12给出了另一种存储单元400的工艺结构的剖面图，该存储单元400中的晶体管500也是一种垂直平面沟道晶体管，如图12，半导体层53、栅介质层54和栅极55均被设置在第一极51和第二极52的侧面。也就是说，半导体层53、栅介质层54和栅极55沿与衬底相平行的方向依次排布在第一极51和第二极52的一侧。

图13给出了另一种存储单元400的工艺结构的剖面图，该存储单元400中的晶体管500也是一种垂直平面沟道晶体管，如图13，半导体层53和栅介质层54均呈接近L型结构，第一极51的相对第二极52的面上还设置有连接电极56，半导体层53和栅介质层54的一端均与第二极52接触，半导体层53和栅介质层54的另一端均与连接电极56接触。也可以这样理解，半导体层53包括沿与衬底相平行的第一部分和与衬底相垂直的第三部分，第一部分与连接电极56接触，第三部分与第二极52接触。

图14给出了另一种存储单元400的工艺结构的剖面图，该存储单元400中的晶体管500也是一种是垂直平面沟道晶体管，如图14，半导体层53为沿与衬底相垂直方向延伸的竖直状结构，并且，半导体层53的相对两端中的一端与第一极51的朝向第二极52的面接触，半导体层53的相对两端中的另一端与第二极52的朝向第一极51的面接触，栅极55位于半导体层53的一侧，并通过栅介质层54与半导体层53隔离开。也就是说，半导体层53、栅介质层54和栅极55沿与衬底相平行的方向依次排布在第一极51和第二极52之间。

综上所述的不同结构的存储单元400，存储单元400中的晶体管和多个铁电电容都是沿与衬底相垂直的方向排布，这样的话，可以减少在衬底上的投影面积，以提升在衬底的单位面积上集成的存储单元的数量，实现高密度集成，并且，还可以实现多 bit数据的存储，提升每个存储单元的存储容量。

上述的不同结构的存储单元400可以沿着彼此互相垂直的X方向、Y方向和Z方向排布，以形成存储阵列，如图15所示，给出了包含上述存储单元的存储阵列结构，且该在存储阵列中，示例性的给出了2×2的矩阵，在该存储阵列中，字线WL沿与衬底平行的Y方向延伸，并且，沿Y方向排布的多个存储单元的晶体管的栅极与同一字线WL电连接，还有，位线BL沿与衬底平行的X方向(X方向可以与Y方向相垂直)延伸，并且，沿X方向排布的多个存储单元的晶体管的第一极与同一位线BL电连接。

特别的是，由于每一个存储单元沿Z方向排布有多个铁电电容，比如，图15中的每一个存储单元具有两个铁电电容，分别为铁电电容601和铁电电容602，这样的话，在与Z方向垂直的X-Y面内就会具有多个铁电电容，比如，图15中，X-Y面内具有四个铁电电容，在一种可实现的方式中，位于X-Y面内的多个铁电电容的第二电极层通过共用板线PL彼此互连，在可实现的结构中，比如图15所示，可以在X-Y面内布设一层金属层，该金属层作为板线PL层结构，该板线PL层结构环绕该X-Y面的的所有的铁电电容的第二电极层，以形成共用板线PL结构，例如，在图15中，形成有相平行的两层板线PL层结构，靠近晶体管的板线PL层结构环绕该X-Y面的的所有的铁电电容601的第二电极层，远离晶体管的板线PL层结构环绕该X-Y面的的所有的铁电电容602的第二电极层。

图16给出了另一种存储阵列的工艺结构图，该存储阵列工艺结构和上述图15所示存储阵列工艺结构相同的是，字线WL也沿与衬底平行的Y方向延伸，并且，沿Y方向排布的多个存储单元的晶体管的栅极与同一字线WL电连接，还有，位线BL也沿与衬底平行的X方向(X方向可以与Y方向相垂直)延伸，并且，沿X方向排布的多个存储单元的晶体管的第一极与同一位线BL电连接。图16和上述图15所示存储阵列工艺结构不同的是，这里的每一板线PL的延伸方向与位线BL的延伸方向一致，即板线PL也沿X方向延伸，那么，在X-Y面内的沿X方向布设的多个铁电电容的第二电极层与同一板线PL电连接，并且，在X-Y面内的多个板线PL彼此相互独立。

图17给出了另一种存储阵列的工艺结构图，该存储阵列工艺结构和上述图15所示存储阵列工艺结构相同的是，字线WL也沿与衬底平行的Y方向延伸，并且，沿Y方向排布的多个存储单元的晶体管的栅极与同一字线WL电连接，还有，位线BL也沿与衬底平行的X方向(X方向可以与Y方向相垂直)延伸，并且，沿X方向排布的多个存储单元的晶体管的第一极与同一位线BL电连接。图17和上述图15所示存储阵列工艺结构不同的是，这里的每一板线PL的延伸方向与字线WL的延伸方向一致，即板线PL沿Y方向延伸，那么，在X-Y面内的沿Y方向布设的多个铁电电容的第二电极层与同一板线PL电连接，并且，在X-Y面内的多个板线PL彼此相互独立。

上述的图15至图17所示的为存储器的一层存储阵列结构，在该一层存储阵列结构中，每一个存储单元的铁电电容的数量不局限于图15至图17所示的两个铁电电容，也可以是更多的铁电电容。

将诸如图15至图17所示的一层存储阵列结构沿与衬底相垂直的Z方向堆叠时，就可以构成3D存储阵列结构，比如，在图18和图19中，示例性的给出了包含第一 层存储阵列3101和第二层存储阵列3102的存储器。

在图18中，第一层存储阵列3101的晶体管500a相对铁电电容形成的电容组600a靠近衬底设置，同样的，第二层存储阵列3102的晶体管500b也相对铁电电容形成的电容组600b靠近衬底设置，并且，第一层存储阵列3101的电容组600a和第二层存储阵列3102的晶体管500b之间被绝缘层绝缘开。还有，每一层存储阵列都有独自的字线WL、位线BL，以及板线PL。

但是在图19中，第一层存储阵列3101的晶体管500a相对铁电电容形成的电容组600a远离衬底设置，第二层存储阵列3102的晶体管500b相对铁电电容形成的电容组600b靠近衬底设置，也就是说，第一层存储阵列3101的晶体管500a和第二层存储阵列3102的晶体管500b相互靠近。这样的话，与第一层存储阵列3101的晶体管500a的第二极电连接的位线BL，和与第二层存储阵列3102的晶体管500b的第二极电连接的位线BL共用，进而，可以减小每个层存储阵列在与衬底相垂直的方向上的尺寸，这样一来，可以在与衬底相垂直的方向上集成更多的存储单元，或者在每一个存储单元上设置更多的铁电电容。

本申请给出的铁电存储器可以采用通过后道工艺(back end of line，BEOL)制作，图20示出了后道工艺原理图。在图20中，控制电路通过前道工艺FEOL制作在衬底上。该控制电路可以包括如图4所示的译码器320、驱动器330、时序控制器340、缓冲器350或输入输出驱动360中的一个或多个电路，还可以包括其他功能电路。该控制电路可以控制本申请实施例中的信号线(字线WL、板线PL、位线BL等)。在完成前道工艺FEOL后，互连线和存储阵列均通过后道工艺BEOL制作。这里的存储阵列，如前所述，包括存储单元中的铁电电容和晶体管，也包括信号线的部分。上述互连线既包括连接控制电路中的器件的互连线，也包括上述信号线的其他部分。将存储阵列中的晶体管通过后道工艺制作，可以使得单位面积内的电路密度更大，从而提升单位面积的性能。

下面给出了本申请给出的铁电存储器的制备方法，示例的，先在衬底上形成控制电路；再在控制电路上形成互连线；然后在互连线上形成呈阵列布设的多个存储单元，并使得通过互连线将控制电路和多个存储单元电连接，以使得通过控制电路控制存储单元的读写。

在形成存储单元时，沿与衬底相垂直的方向形成第一极和第二极，以及形成半导体层、栅极和栅介质层，以形成晶体管；沿与衬底相垂直的方向形成多个铁电电容，以形成存储单元。

本申请给出了制得多种不同存储单元结构的具体制备方法，下述分别进行详细解释。

图21a至图21i给出了制得本申请涉及的一种存储单元工艺过程中每一步骤完成后的工艺结构剖面图。

如图21a，沿与衬底相垂直的Z方向堆叠金属层101和金属层102，金属层101和金属层102之间绝缘，金属层102具有多个，这些多个金属层102沿与衬底相平行的方向间隔排布，每相邻两个金属层102之间绝缘。

比如，在图21a中，多个金属层102在X方向间隔排布，每一金属层102在与X方向和Z方向均垂直的Y方向连续设置。

如图21b，在金属层102与金属层101相交叉的位置处开设第一槽201，并使得第一槽201贯通至金属层101，位于第一槽201旁侧的金属层102用于形成晶体管的栅极55。

这里的金属层101最终可以形成用于电连接沿X方向排布的多个晶体管的第一极，该第一槽201穿过金属层102，这里的第一槽201内是为了形成半导体层，以形成GAA FET结构。

如图21c，在第一槽201内形成栅介质层54，该栅介质层54沿第一槽201的壁面设置。

如图21d，选择性刻蚀位于第一槽201底面上的栅氧介质54，以及刻蚀位于栅极55的绝缘层上方的栅氧介质层，比如，可以通过干法刻蚀工艺进行刻蚀。

如图21e，在第一槽201的剩余空间内填充半导体材料，以形成半导体层53，这样的话，就形成了图21e的环绕半导体层设置的环栅结构。

如图21f，在半导体层53上方设置金属层，以形成晶体管的第二极52。这样的话，就制得了GAA FET结构。

如图21g，在第二极52上方堆叠多层金属层，这些多层金属层中相邻两层之间需要绝缘，比如，在图21g，需要制备一个存储单元具有两个铁电电容的结构，那么，如图21g，就在第二极52上方堆叠金属层103和金属层104。

还有，沿与衬底垂直的方向开设第二槽202，且第二槽202贯通至第二极52。

这里的金属层103和金属层104最终会作为用于电连接每一层铁电电容的板线层。

如图21h，在第二槽202内形成铁电层63。该铁电层63沿着第二槽202的壁面设置。

如图21i，在第二槽202的剩余空间内形成铁电电容的第一电极层61。进而，制得多个存储单元，且位于X-Y面内的多个铁电电容的第二电极层通过如图21g所示的金属层103彼此互连，或者位于X-Y面内的多个铁电电容的第二电极层通过如图21g所示的金属层104彼此互连。

图22a至图22i给出了制得本申请涉及的另一种存储单元工艺过程中每一步骤完成后的工艺结构剖面图。

如图22a，沿与衬底相垂直的Z方向堆叠金属层101和金属层102，金属层101和金属层102之间接触，金属层102具有多个，这些多个金属层102沿与衬底相平行的方向间隔排布，每相邻两个金属层102之间绝缘，且使得金属层102的部分露出于绝缘层。

比如，在图22a中，多个金属层102在X方向间隔排布，每一金属层102在与X方向和Z方向均垂直的Y方向连续设置。这里的金属层102最终作为晶体管的栅极55。

如图22b，形成栅介质层54，使得栅介质层54覆盖在露出于绝缘层的金属层102的壁面。

如图22c，再在栅介质层54上形成半导体层53。

如图22d，选择性刻蚀位于相邻两个金属层102之间的与绝缘层接触的栅介质层54和半导体层53，以得到图22d所示的结构。

如图22e，形成金属层103，且该金属层103覆盖半导体层53。

如图22f，选择性刻蚀半导体层53上表面的金属层103，以及刻蚀半导体层53的侧面的上部分的金属层103，半导体层53的侧面的下部分的金属层形成晶体管的第一极51。

如图22g，在半导体层53上方设置金属层，以形成晶体管的第二极52。这样的话，就制得了CAA FET结构。

在第二极52上方堆叠多层金属层，这些多层金属层中相邻两层之间需要绝缘，比如，在图22g，需要制备一个存储单元具有两个铁电电容的结构，那么，如图22g，就在第二极52上方堆叠金属层104和金属层105。

还有，沿与衬底垂直的方向开设第一槽201，且第一槽201贯通至第二极52。

这里的金属层104和金属层105最终会作为用于电连接每一层铁电电容的板线层。

如图22h，在第一槽201内形成铁电层63。该铁电层63沿着第一槽201的壁面设置。

如图22i，在第一槽201的剩余空间内形成铁电电容的第一电极层61。进而，制得多个存储单元。

图23a至图23i给出了制得本申请涉及的另一种存储单元工艺过程中每一步骤完成后的工艺结构剖面图。

如图23a，沿与衬底相垂直的Z方向堆叠金属层101、牺牲层301和金属层102。

这里的金属层101最终作为用于电连接晶体管的第一极的位线BL。

如图23b，沿与衬底相平行的Y方向，开设多个间隔布设的第一槽201，且第一槽201贯通金属层102和牺牲层301，也就是说，第一槽201不能贯通金属层101，因为该金属层101最终作为存储阵列的位线BL。

如图23c，在第一槽201内填充绝缘材料，以形成绝缘层701，并且，再开设第二槽202，且第二槽202位于相邻两个绝缘层701之间，以及，第二槽202贯通金属层102和牺牲层301。

如图23d，去除与绝缘层701相接触的牺牲层301，以形成图23d所示的多个凹腔203。这样的话，就可以在凹腔203内形成半导体层、栅介质层和栅极。

在一些可选择的实施方式中，可以选择腐蚀工艺去除牺牲层301，比如，当牺牲层301的材料为氧化硅时，可以采用氢氟酸腐蚀介质进行腐蚀。

如图23e，在凹腔203的壁面形成半导体层53、栅介质层54和栅极55。

结合图23f，由于在形成栅极55时，沿Y方向的相邻两个存储单元的栅极55连接呈一体，进而，如图23f，开设槽，以使沿Y方向的相邻两个存储单元的栅极55断开。在槽内形成绝缘层702，以使沿Y方向的相邻两个存储单元的栅极55之间绝缘。

如图23g，在第二极52上方堆叠多层金属层，这些多层金属层中相邻两层之间需要绝缘，比如，在图23g，需要制备一个存储单元具有两个铁电电容的结构，那么，如图23g，就在第二极52上方堆叠金属层103和金属层104。

还有，沿与衬底垂直的方向开设第三槽204，且第三槽204贯通至第二极52。

这里的金属层103和金属层104最终会作为用于电连接每一层铁电电容的板线层。

如图23h，在第三槽204内形成铁电层63。该铁电层63沿着第三槽204的壁面设置。

如图23i，在第三槽204的剩余空间内形成铁电电容的第一电极层61。进而，制得多个存储单元。

图24a至图24i给出了制得本申请涉及的另一种存储单元工艺过程中每一步骤完成后的工艺结构剖面图。

如图24a，沿与衬底相垂直的Z方向堆叠金属层101、牺牲层301和金属层102。

这里的金属层101最终作为用于电连接晶体管的第一极的位线BL。

如图24b，沿与衬底相平行的Y方向，开设多个间隔布设的第一槽201，且第一槽201贯通金属层102和牺牲层301，也就是说，第一槽201不能贯通金属层101，因为该金属层101最终作为存储阵列的位线BL。并且，金属层101因为被打断而形成晶体管的第二极52。

如图24c，在第一槽201内形成栅介质层54和栅极55。

如图24d，在第一槽201的剩余空间内填充绝缘材料，以形成绝缘层701，并在相邻的绝缘层701之间开设第二槽202，且第二槽202贯通至金属层101。

如图24e，去除与绝缘层701相接触的牺牲层301，以形成图24e所示的多个凹腔203。这样的话，就可以在凹腔203内形成半导体层53。

如图24f，在凹腔203的剩余空间内填充绝缘层，以形成绝缘层702。

如图24g，在第二极52上方堆叠多层金属层，这些多层金属层中相邻两层之间需要绝缘，比如，在图24g，需要制备一个存储单元具有两个铁电电容的结构，那么，如图24g，就在第二极52上方堆叠金属层103和金属层104。

还有，沿与衬底垂直的方向开设第三槽204，且第三槽204贯通至第二极52。

这里的金属层103和金属层104最终会作为用于电连接每一层铁电电容的板线层。

如图24h，在第三槽204内形成铁电层63。该铁电层63沿着第三槽204的壁面设置。

如图24i，在第三槽204的剩余空间内形成铁电电容的第一电极层61。进而，制得多个存储单元。

图25a至图25i给出了制得本申请涉及的另一种存储单元工艺过程中每一步骤完成后的工艺结构剖面图。

如图25a，沿与衬底相垂直的Z方向堆叠金属层101和金属层102，且金属层101和金属层102之间具有绝缘层。

这里的金属层101最终作为用于电连接晶体管的第一极的位线BL。

如图25b，沿与衬底相平行的Y方向，开设多个间隔布设的第一槽201，且第一槽201贯通至金属层101。并且，金属层101因为被打断而形成晶体管的第二极52。

如图25c，在第一槽201内依次形成半导体层53、栅介质层54和栅极55。

如图25d，选择性刻蚀金属层102表面上的半导体层53、栅介质层54和栅极55。

如图25e，选择性刻蚀第一槽201底面的半导体层53、栅介质层54和栅极55。以及，在相邻两个第一槽201之间开设第二槽202。

如图25f，在第一槽201的剩余空间和第二槽202内填充绝缘材料，以形成绝缘层701。

如图25g，在第二极52上方堆叠多层金属层，这些多层金属层中相邻两层之间需要绝缘，比如，在图24g，需要制备一个存储单元具有两个铁电电容的结构，那么，如图24g，就在第二极52上方堆叠金属层103和金属层104。

还有，沿与衬底垂直的方向开设第三槽204，且第三槽204贯通至第二极52。

这里的金属层103和金属层104最终会作为用于电连接每一层铁电电容的板线层。

如图25h，在第三槽204内形成铁电层63。该铁电层63沿着第三槽204的壁面设置。

如图25i，在第三槽204的剩余空间内形成铁电电容的第一电极层61。进而，制得多个存储单元。

图26a至图26i给出了制得本申请涉及的另一种存储单元工艺过程中每一步骤完成后的工艺结构剖面图。

如图26a，沿与衬底相垂直的Z方向堆叠金属层101和金属层102，且金属层101和金属层102之间具有绝缘层，以及金属层102的远离金属层101的一侧也具有绝缘层。

这里的金属层101最终作为用于电连接晶体管的第一极的位线BL。

如图26b，沿与衬底相平行的Y方向，开设多个间隔布设的第一槽201，且第一槽201贯通至金属层101。并且，金属层101因为被打断而形成晶体管的栅极55。

如图26c，在第一槽201内填充绝缘材料，以形成绝缘层701。还有，在相邻两个绝缘层701之间开设第二槽202，且第二槽202贯通至金属层101。

如图26d，在第二槽202内依次填充栅介质层54、半导体层53和绝缘层702。

如图26e，选择性刻蚀第二槽202底面的栅介质层54、半导体层53和绝缘层702，也就是保留第二槽202侧面的栅介质层54、半导体层53和绝缘层702。并且，在第二槽202内再形成金属层103。

如图26f，选择性刻蚀第二槽202的侧面的上部分的金属层103，保留第二槽202的侧面的下部分的金属层103，以使该部分形成连接电极56。

如图26g，形成与半导体层53接触的第二极52，且在第二极53上方堆叠多层金属层，这些多层金属层中相邻两层之间需要绝缘，比如，在图26g，需要制备一个存储单元具有两个铁电电容的结构，那么，如图26g，就在第二极52上方堆叠金属层104和金属层105。

还有，沿与衬底垂直的方向开设第三槽204，且第三槽204贯通至第二极52。

这里的金属层104和金属层105最终会作为用于电连接每一层铁电电容的板线层。

如图26h，在第三槽204内形成铁电层63。该铁电层63沿着第三槽204的壁面设置。

如图26i，在第三槽204的剩余空间内形成铁电电容的第一电极层61。进而，制得多个存储单元。

基于上述的采用不同工艺手段制得的不同结构的存储单元中，晶体管和多个铁电电容沿与衬底垂直的方向排布，进而可以在衬底上方制得更多的存储单元，以提升该存储器的存储容量，提升该存储器的读写速度。

在本说明书的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。