锁存器、触发器及芯片

本申请涉及数字电路领域，尤其涉及一种锁存器、触发器及芯片。

在数字逻辑芯片中，触发器(flip-flop，FF)占据了整个数字逻辑电路50％的面积。减小触发器的面积开销，对于数字逻辑芯片的微缩和性能提高对非常重要。

相关技术中采用CMOS(complementary metal oxide semiconductor，互补金属氧化物半导体)工艺的传统触发器中，晶体管的数目大约为18个，因此如果能够减小CMOS的所需要的晶体管数目，就可以有效的减小触发器所需要的面积。

发明内容

本申请实施例提供一种锁存器、触发器及芯片，采用基于NFET的锁存器形成触发器，能够减少触发器中晶体管的数量。

本申请提供一种锁存器，包括信号输入端、信号输出端、控制信号端、第一电压端、第二电压端、上拉电路和下拉电路。其中，锁存器中的晶体管均采用N型场效应晶体管(n-channel field effect transistor，NFET；也可以称为电子沟道场效应晶体管)。上拉电路与第一电压端、信号输出端连接；上拉电路被配置为根据第一电压端的电压上拉信号输出端的电压。下拉电路与信号输入端、控制信号端、信号输出端、第二电压端均连接。下拉电路被配置为：在控制信号端和信号输入端的信号控制下，根据第二电压端的电压下拉信号输出端的电压。

在此情况下，该锁存器中上拉电路和下拉电路均采用NFET，通过上拉电路将第一电压端的高电平电压输出至信号输出端，对信号输出端的电压进行上拉，通过控制信号端和信号输入端控制下拉电路，将第二电压端的低电平电压输出至信号输出端，对信号输出端的电压进行下拉并实现信号的锁存。

在一些可能实现的方式中，上拉电路包括第一电阻。第一电阻的一端与第一电压端连接，第一电阻的另一端与信号输出端连接。

在一些可能实现的方式中，上拉电路包括第一NFET；第一NFET为耗尽型NFET；第一NFET的第一极与第一电压端连接，第一NFET的栅极与第二极均连接到信号输出端。在第一NFET采用耗尽型NFET的情况下，该第一NFET的阈值电压(V

在一些可能实现的方式中，上拉电路包括第一NFET；第一NFET为增强型NFET；第一NFET的第一极与栅极均连接到第一电压端，第一NFET的第二极与信号输出端连接。在第一NFET采用增强型NFET的情况下，该第一NFET的阈值电压(V

在一些可能实现的方式中，上拉电路包括第一NFET；第一NFET包括第一栅极和第 二栅极；第一NFET的第一栅极以及第一极均连接第一电压端，第一NFET的第二栅极与第二极均连接到信号输出端。在此情况下，第一NFET在第一电压端的高电平电压的控制下第一NFET开启，并将第一电压端的高电平电压输出至信号输出端；信号输出端的高电平电压会向第一NFET的第二栅极形成正反馈，进一步打开第一NFET，从而能够迅速提高信号输出端的电位。

在一些可能实现的方式中，下拉电路包括第二NFET、第三NFET以及第一电容。第二NFET的第一栅极与控制信号端连接，第二NFET的第一极与信号输入端连接，第二NFET的第二极与第一节点连接。第三NFET的第一栅极与第一节点连接，第三NFET的第一极与信号输出端连接，第三NFET的第二极与第二电压端连接。第一电容的第一极与第一节点连接，第一电容的第二极与第二电压端连接。在此情况下，通过控制信号端的信号控制第二NFET的开启和关闭，可以将信号输入端的信号传输至第三NFET的栅极；并且与第三NFET的栅极连接的第一电容能够将信号输入端的信号进行存储。在信号输入端输入的电压为高电平电压(即逻辑“1”)的情况下，第三NFET开启，并将第二电压端(如接地端)的低电平电压输出至信号输出端；同时由于第一电容的存在，即便在第二NFET关闭时，第一电容存储的高电平电位依然能够维持第三NFET的开启，也即实现了信号的锁存。

在一些可能实现的方式中，第二NFET还包括第二栅极；第二NFET的第二栅极与控制信号端连接。

在一些可能实现的方式中，第三NFET还包括第二栅极；第三NFET的第二栅极与第一节点连接。

本申请实施例提供一种锁存器，包括信号输入端、信号输出端、控制信号端、第一电压端、第二电压端、上拉电路和下拉电路。锁存器中的晶体管均采用NFET。上拉电路与信号输入端、信号控制端、第一电压端、信号输出端连接。上拉电路被配置为在控制信号端和信号输入端的信号控制下，根据第一电压端的电压上拉信号输出端的电压。下拉电路与信号输出端、第二电压端连接。下拉电路被配置为：根据第二电压端的电压下拉信号输出端的电压。

在此情况下，该锁存器中上拉电路和下拉电路均采用NFET，通过下拉电路将第二电压端的低电平电压输出至信号输出端，以对信号输出端的电压进行下拉；通过控制信号端和信号输入端控制上拉电路，将第一电压端的高电平电压输出至信号输出端，以对信号输出端的电压进行上拉并实现信号的锁存。

在一些可能实现的方式中，下拉电路包括第一电阻；第一电阻的一端与第二电压端连接，第一电阻的另一端与信号输出端连接。

在一些可能实现的方式中，下拉电路包括第一NFET；第一NFET为耗尽型NFET；第一NFET的栅极和第一极均连接到第二电压端连接，第一NFET的第二极与信号输出端连接。在第一NFET采用耗尽型NFET的情况下，该第一NFETa1的阈值电压(V

在一些可能实现的方式中，下拉电路包括第一NFET；第一NFET为耗尽型NFET；第一NFET包括第一栅极和第二栅极；第一NFET的第一栅极、第二栅极以及第一极均连接到第二电压端，第一NFET的第二极与信号输出端连接。在第一NFET采用耗尽型NFET 的情况下，该第一NFET的阈值电压(V

在一些可能实现的方式中，上拉电路包括第二NFET、第三NFET以及第一电容。第二NFET的第一栅极与控制信号端连接，第二NFET的第一极与信号输入端连接，第二NFET的第二极与第一节点连接。第三NFET的第一栅极与第一节点连接，第三NFET的第一极与第一电压端连接，第三NFET的第二极与信号输出端连接。第一电容的第一极与第一节点连接，第一电容的第二极与第二电压端连接。在此情况下，通过控制信号端的信号控制第二NFET的开启和关闭，可以将信号输入端的信号传输至第三NFET的栅极；并且与第三NFET的栅极连接的第一电容能够将信号输入端的信号进行存储。当信号输入端输入的电压为高电平电压(即逻辑“1”)的情况下，第三NFET开启，将第一电压端的高电平电压输出至信号输出端；由于第一电容的存在，即便在第二NFET关闭时，第一电容存储的高电平电位依然能够维持第三NFET的开启，也即实现了信号的锁存。

在一些可能实现的方式中，第二NFET还包括第二栅极；第二NFET的第二栅极与控制信号端连接。

在一些可能实现的方式中，第三NFET还包括第二栅极；第三NFET的第二栅极与第一节点连接。

本申请实施例还提供一种触发器，包括第一锁存器和第二锁存器；第一锁存器和第二锁存器均采用如前述任一种可能实现的方式中提供的锁存器；第一锁存器的信号输出端与第二锁存器的信号输入端连接。

相比于采用CMOS工艺的传统触发器中晶体管约18个而言，在本申请一些实施例提供的触发器中，NFET的数量仅为6个(即6T结构)；即便在触发器采用具有2个晶体管(FET)的反相器的情况下，触发器中晶体管的数量也仅为8个(即8T结构)，也即本申请实施例提供的触发器能够大幅减小了晶体管的数量。

本申请实施例还提供一种芯片，包括数字逻辑电路；数字逻辑电路中包括如前述任一种可能实现的方式中提供的锁存器。

在一些可能实现的方式中，在芯片中，可以将锁存器集成于后道工序，以满足芯片对三维单体堆叠技术的要求，减小芯片的面积，降低芯片的功耗，提升芯片的性能。

在一些可能实现的方式中，芯片还包括基板以及设置在基板上的第一器件层和第二器件层。第二器件层位于第一器件层背离基板的一侧，第一器件层和第二器件层电连接。第一器件层中设置有CMOS管。锁存器中的NFET采用氧化物半导体场效应晶体管，且锁存器中的NFET分布在第二器件层中。

通过设置芯片的数字逻辑电路，采用本申请实施例提供的触发器和/或锁存器，并设置触发器和/或锁存器中的NFET采用N型氧化物半导体场效应晶体管，能够满足芯片在后道工序的制作温度条件，这样一来，可以在前道工艺(front end of line，FEOL)通过CMOS技术先制作第一器件层，然后在后道工序(backendof line，BEOL)进行第二器件层的制作；也即将数字逻辑电路与芯片的后道工序进行集成，满足芯片对三维单体堆叠技术的要求，减小芯片的面积，降低芯片的功耗，提升芯片的性能。

本申请实施例还提供一种电子设备，该电子设备包括印刷线路板以及如前述任一种可能实现的方式中提供的芯片；芯片与印刷线路板电连接。

图1为本申请实施例提供的一种锁存器的结构示意图；

图2为本申请实施例提供的四种不同的上拉电路的结构示意图；

图3为本申请实施例提供的一种下拉电路的结构示意图；

图4为本申请实施例提供的一种下拉电路的结构示意图；

图5为本申请实施例提供的一种锁存器的结构示意图；

图6为图5的锁存器的仿真结果；

图7为本申请实施例提供的一种锁存器的结构示意图；

图8为本申请实施例提供的三种不同的下拉电路的结构示意图；

图9为本申请实施例提供的一种上拉电路的结构示意图；

图10为本申请实施例提供的一种上拉电路的结构示意图；

图11为本申请实施例提供的一种锁存器的结构示意图；

图12为本申请实施例提供的一种触发器的结构示意图；

图13为图12的触发器的仿真结果；

图14为本申请实施例提供的一种芯片的结构示意图。

为使本申请的目的、技术方案和优点更加清楚，下面将结合本申请中的附图，对本申请中的技术方案进行清楚地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本申请的说明书实施例和权利要求书及附图中的术语“第一”、“第二”等仅用于区分描述的目的，而不能理解为指示或暗示相对重要性，也不能理解为指示或暗示顺序。“连接”、“相连”等类似的词语，用于表达不同组件之间的互通或互相作用，可以包括直接相连或通过其他组件间接相连。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元。方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。“上”、“下”、“左”、“右”等仅用于相对于附图中的部件的方位而言的，这些方向性术语是相对的概念，它们用于相对于的描述和澄清，其可以根据附图中的部件所放置的方位的变化而相应地发生变化。

应当理解，在本申请中，“至少一个(项)”是指一个或者多个，“多个”是指两个或两个以上。“和/或”，用于描述关联对象的关联关系，表示可以存在三种关系，例如，“A和/或B”可以表示：只存在A，只存在B以及同时存在A和B三种情况，其中A，B可以是单数或者复数。字符“/”一般表示前后关联对象是一种“或”的关系。“以下至少一项(个)”或其类似表达，是指这些项中的任意组合，包括单项(个)或复数项(个)的任意组合。例如，a，b或c中的至少一项(个)，可以表示：a，b，c，“a和b”，“a和c”，“b和c”，或“a和b和c”，其中a，b，c可以是单个，也可以是多个。

本申请实施例提供一种触发器(flip-flop，FF)，该触发器可以采用一组锁存器(也 即两个锁存器)串联形成，并且锁存器(latch)中的晶体管均采用NFET(n-channel field effect transistor，电子沟道场效应晶体管)。相比于采用CMOS工艺的触发器中需要设置约18个的晶体管而言，本申请实施例提供的触发器能够大幅减少晶体管的数量。

此处需要说明的是，对于本申请实施例中采用的NFET而言，部分NFET可以为单栅结构(即具有一个栅极)，部分NFET可以为双栅结构(即具有两个栅极，第一栅极和第二栅极)，具体可以参考下文的相关描述。当然，可以理解的是，NFET除栅极以外还包括第一极和第二极，第一极和第二极中一个源极，另一个为漏极，第一极和第二极可以等效互换。本申请以下实施例均是以第一极为源极，第二极为漏极为例，进行示意说明的。

以下提供两种不同类型的锁存器(锁存器一和锁存器二)，并结合锁存器一和锁存器二对本申请实施例提供的触发器的设置进行说明。

锁存器一

如图1所示，锁存器一10包括：上拉电路PUN(pull up network；也可以称为上拉网络电路)、下拉电路PDN(pull down network；也可以称为下拉网络电路)、信号输入端Input、信号输出端Output、控制信号端CLK、第一电压端、第二电压端。其中，第一电压端可以为高电平电压端，如电源端V

参考图1所示，在该锁存器一10中，上拉电路PUN与第一电压端(V

示意的，参考图1和图2中(a)所示，在一些可能实现的方式中，上拉电路PUN可以包括第一电阻R1。该第一电阻R1的一端与第一电压端(V

示意的，参考图1和图2中(b)所示，在一些可能实现的方式中，上拉电路PUN可以包括第一NFET a1。该第一NFETa1为耗尽型NFET。其中，第一NFETa1的源极与第一电压端(V

此处可以理解的是，在第一NFETa1采用耗尽型NFET的情况下，该第一NFETa1的阈值电压(V

示意的，参考图1和图2中(c)所示，在一些可能实现的方式中，上拉电路PUN可以包括第一NFET。该第一NFET为增强型NFET；其中，第一NFET的源极和栅极均连接到第一电压端(V

此处可以理解的是，在第一NFETa1采用增强型NFET的情况下，该第一NFETa1的阈值电压(V

示意的，参考图1和图2中(d)所示，在一些可能实现的方式中，上拉电路PUN可以包括第一NFET a1。该第一NFETa1包括第一栅极g1和第二栅极g2，也即第一NFET为双栅结构。其中，第一NFETa1的第一栅极g1和源极均连接第一电压端(V

参考图2中(d)所示，在第一NFET a1采用双栅结构的情况下，第一NFET a1在第一电压端(V

另外，参考图1所示，在该锁存器一10中，下拉电路PDN与信号输入端Input、控制信号端CLK、信号输出端Output、第二电压端(GND)均连接。该下拉电路PDN被配置为：在控制信号端CLK和信号输入端Input的信号控制下，根据第二电压端(GND)的电压下拉信号输出端Output的电压。

示意的，在一些可能实现的方式中，参考图1和图3所示，下拉电路PDN可以包括第二NFET a2、第三NFET a3以及第一电容C1。第二NFET a2的栅极与控制信号端CLK连接，第二NFET a2的源极与信号输入端Input连接，第二NFET a2的漏极与第一节点N1连接。第三NFET a3的栅极与第一节点N1连接，第三NFET a3的源极与信号输出端Output连接，第三NFET a3的漏极与第二电压端(GND)连接。第一电容C1的第一极与第一节点N1连接，第一电容C1的第二极与第二电压端(GND)连接。需要指出的是第一电容C1可以由第三NFET a3的栅极电容，也可以单独设计的负载电容或者他们的组合组成。

在此情况下，通过控制信号端CLK的信号控制第二NFET a2的开启和关闭，可以将信号输入端Input的信号传输至第三NFET a3的栅极；并且与第三NFET a3的栅极连接的第一电容C1能够将信号输入端Input的信号进行存储。在信号输入端Input输入的电压为高电平电压(即逻辑“1”)的情况下，第三NFET a3开启，并将第二电压端(GND)的低电平电压输出至信号输出端Output，以对信号输出端Output的电压进行下拉；同时由于第一电容C1的存在，即便在第二NFET a2关闭时，第一电容C1存储的高电平电位依然能够维持第三NFET a3的开启，也即实现了信号的锁存。

当然，作为另一种可替代的实现方式，如图4所示，上述第二NFET a2可以为双栅结构，也即第二NFET a2包括两个栅极(第一栅极和第二栅极)，并且第二NFET a2的两个栅极均与控制信号端CLK连接。

类似的，在一些可能实现的方式中，第三NFET a3也可以为双栅结构，也即第三NFET a3包括两个栅极(第一栅极和第二栅极)，并且第三NFET a3的两个栅极均与第一节点N1连接。

图4中仅是示意的以第二NFET a2和第三NFET a3均为双栅结构为例进行说明的，在另一些可能实现的方式中，可以设置第二NFET a2和第三NFET a3中一个为双栅结构，另一个为单栅结构。例如，第二NFET a2为双栅结构(参考图4)，第三NFET a3为单栅结构(参考图3)。又例如，第二NFET a2为单栅结构(参考图3)，第三NFET a3为双栅结构(参考图4)。

图5中示出一种3T(即3个NFET)结构的锁存器一10；该锁存器一10中，上拉电路PUN采用图2中(d)的电路结构，下拉电路PDN采用图3中的电路结构。图6是图5的锁存器一10的仿真结果。以下结合图5和图6，对本申请提供的锁存器一10的工作原理进行简单的示意说明。

参考图5和图6，当控制信号端CLK输入的时钟信号为高电平电压时，第二NFET a2开启，信号输入端Input输入的高电平电压(即逻辑“1”)传输至第三NFET a3的栅极，并对第一电容C1进行充电，第三NFET a3开启，将第二电压端(GND)的低电平电压输出至信号输出端Output，以对信号输出端Output的电压进行下拉，此时下拉电路PDN的电阻远小于上拉电路PUN的电阻。在控制信号端CLK输入的时钟信号转为低电平电压时，第二NFET a2关闭，之前保存在第一电容C1中的高电平电压维持第三NFET a3开启，将第二电压端(GND)的低电平电压持续输出至信号输出端Output，也即实现了信号的锁存。当控制信号端CLK输入的时钟信号为高电平电压，信号输入端Input输入低电平电压(即逻辑“0”)时，第二NFET a2开启，第三NFET a3关闭，此时下拉电路PDN的电阻远大于上拉电路PUN的电阻，第一电压端(V

锁存器二

如图7所示，该锁存器二20包括：上拉电路PUN、下拉电路PDN、信号输入端Input、信号输出端Output、控制信号端CLK、第一电压端(V

参考图7所示，在该锁存器二20中，下拉电路PDN与信号输出端Output、第二电压端(GND)连接。该下拉电路PDN被配置为：根据第二电压端(GND)的电压下拉信号输出端Output的电压。

示意的，在一些可能实现的方式中，参考图7和图8中(a)所示，上述下拉电路PDN可以包括第一电阻R1。该第一电阻R1的一端与第二电压端(GND)连接，第一电阻R1的另一端与信号输出端Output连接。

示意的，在一些可能实现的方式中，参考图7和图8中(b)所示，上述下拉电路PDN可以包括第一NFET a1。该第一NFET a1为耗尽型NFET。第一NFET a1的栅极和源极均连接到第二电压端(GND)连接，第一NFET a1的漏极与信号输出端Output连接。

此处可以理解的是，在第一NFETa1采用耗尽型NFET的情况下，该第一NFETa1的阈值电压(V

示意的，在一些可能实现的方式中，参考图7和图8中(c)所示，上述下拉电路PDN可以包括第一NFET a1。该第一NFETa1为耗尽型NFET，并且该第一NFETa1包括第一栅极g1和第二栅极g2，也即该第一NFET为双栅结构。第一NFETa1的第一栅极g1、第二栅极g2以及源极均连接到第二电压端(GND)，第一NFETa1的漏极与信号输出端Output连接。在第一NFET a1采用耗尽型NFET的情况下，该第一NFETa1的阈值电压(V

另外，参考图7所示，在该锁存器二20中，上拉电路PUN与信号输入端Input、控制信号端CLK、第一电压端(V

示意的，在一些可能实现的方式中，参考图7和图9所示，上拉电路PUN可以包括第二NFET a2、第三NFET a3以及第一电容C1。其中，第二NFETa2的栅极与控制信号端CLK连接，第二NFETa2的源极与信号输入端Input连接，第二NFET a2的漏极与第一节点N1连接。第三NFET a3的栅极与第一节点N1连接，第三NFET a3的源极与第一电压端(V

在此情况下，通过控制信号端CLK的信号控制第二NFET a2的开启和关闭，可以将信号输入端Input的信号传输至第三NFET a3的栅极；并且与第三NFET a3的栅极连接的第一电容C1能够将信号输入端Input的信号进行存储。当信号输入端Input输入的电压为高电平电压(即逻辑“1”)的情况下，第三NFET a3开启，将第一电压端(V

当然，作为另一种可替代的实现方式，如图10所示，上述第二NFET a2可以为双栅结构，也即第二NFET a2包括两个栅极(第一栅极和第二栅极)，第二NFET a2的两个栅极均与控制信号端CLK。

类似的，在一些可能实现的方式中，如图10所示，第三NFET a3也可以为双栅结构，也即第三NFET a3包括两个栅极(第一栅极和第二栅极)，第三NFET a3的两个栅极均与第一节点N1连接。

图10中仅是示意的以第二NFET a2和第三NFET a3均为双栅结构为例进行说明的，在另一些可能实现的方式中，可以设置第二NFET a2和第三NFET a3中一个为双栅结构，另一个为单栅结构。例如，第二NFET a2为双栅结构(参考图10)，第三NFET a3为单栅结构(参考图9)。又例如，第二NFET a2为单栅结构(参考图9)，第三NFET a3为双栅结构(参考图10)。

图11中示出了一种3T(即3个NFET)结构的锁存器二20；该锁存器二20中，上拉电路PUN采用图9的电路结构，下拉电路PDN采用图8中(b)的电路结构。以下结合图11，对本申请提供的锁存器二20的工作原理进行简单的说明。

参考图11所示，当控制信号端CLK输入的时钟信号为高电平电压(即逻辑“1”)时，第二NFET a2开启，信号输入端Input输入的高电平电压传输至第三NFET a3的栅极并对第一电容C1进行充电，第三NFET a3开启，将第一电压端(V

以下结合前述的锁存器(如10、20)，对本申请实施例提出的触发器进行说明。

如图12所示，本申请实施例提供的触发器F可以包括两个锁存器(第一锁存器A1和第二锁存器A2)。其中，第一锁存器A1也可以称为主锁存器(master latch)，第二锁存器A2也可以称为副锁存器(slave latch)。两个锁存器(A1、A2)分别可以采用前述任一种锁存器(如10、20)。其中，第一锁存器A1的信号输出端Output与第二锁存器A2的信号输入端Input连接(对应图12中的S端)。第一锁存器A1的信号输入端Input作为该触发器F的输入端D，第二锁存器A2的信号输出端Output作为该触发器F的输出端Q。

需要说明的是，图12中仅是示意的以第一锁存器A1和第二锁存器A2均采用前述锁存器一10为例进行示意说明的，但本申请并不限制于此。例如，在一些可能实现的方式中，第一锁存器A1和第二锁存器A2可以均采用前述锁存器二20。又例如，在一些可能实现的方式中，第一锁存器A1和第二锁存器A2中，一个可以采用前述锁存器一10，另一个可以采用前述锁存器二20。

另外，还需要说明的是，第一锁存器A1和第二锁存器A2的电路结构可以完全相同，也可以不同；本申请对此不作限制。例如，如图12所示，在一些可能实现的方式中，触发器F采用的两个锁存器一10可以具有相同的电路结构；又例如，在另一些可能实现的方式中，触发器F采用的两个锁存器一10可以具有不同的电路结构。

图13是图12中的触发器F的仿真结果；其中，图12中第一锁存器A1的控制信号端CLK1输入的信号为图13中的CLK信号，第二锁存器A2的控制信号端CLK2输入的控制信号为

结合图12和图13所示，当第一锁存器A1的控制信号端CLK1输入的信号为高电平电压时，第二锁存器A2的控制信号端CLK2输入的控制信号为低电平电压(即CLK＝1，

当然，在另一些可能实现的方式中，可以调换第一锁存器A1的控制信号端CLK1和第二锁存器A2的控制信号端CLK2的输入信号，也即第二锁存器A2的控制信号端CLK2输入图13中的CLK信号，而第一锁存器A1的控制信号端CLK1的输入

对于第一锁存器A1的控制信号端CLK1和第二锁存器A2的控制信号端CLK2输入的一组反相时钟信号而言，在一些可能实现的方式中，可以采用反相器将CLK信号进行反相后得到

本申请中对于上述反相器的具体设置形式不做限制。例如，在一些可能实现的方式中，可以采用由NFET形成的反相器，从而可以使得该反相器与触发器采用相同的制作工艺进行制作。又例如，在一些可能实现的方式中，可以采用CMOS反相器；实际中可以根据需要选择设置。

可以理解的是，相比于采用CMOS工艺的传统触发器中晶体管约18个而言，本申请实施例提供的触发器，NFET的数量仅为6个(即6T结构)；在一些实施例中触发器采用2个晶体管(FET)的反相器的情况下，晶体管的数量也仅为8个(即8T结构)，也即本申请实施例提供的触发器能够大幅减小了晶体管的数量。

需要说明的是，本申请实施例提供的锁存器，并不限于在上述触发器中的应用，根据实际的需要，本申请实施例提供的锁存器还可以应用在其他逻辑功能器件中。

本申请实施例还提供一种芯片，该芯片中的数字逻辑电路中的逻辑功能器件可以采用前述的触发器和/或锁存器。

在一些芯片中，触发器会占据整个数字逻辑电路50％的面积，在此情况下，当采用本申请实施例提供的触发器时，就可以大幅减小芯片的面积开销，从而更有利于芯片的微缩和性能的提高。

此外，对于本申请实施例提供的触发器和/或锁存器的制作而言，在一些可能实现的方式中，本申请实施例提供的触发器和/或锁存器中的NFET可以采用N型氧化物半导体(oxide semiconductor，OS)场效应晶体管，也即NFET的沟道层采用氧化物半导体材料。在另一些可能实现的方式中，本申请实施例提供的触发器和/或锁存器中的NFET可以采用低温多晶硅技术(lowtemperature polycrystalline silicon，LTPS)制作，也即NFET的沟道层采用多晶硅材料。

以芯片的制作为例，由于芯片的后道工序(backendof line，BEOL)无法满足CMOS技术的高温制作，从而导致数字逻辑电路不能与后道工序兼容，进而使得芯片对三维单体堆叠技术的需求受到限制；而LTPS技术存在工艺复杂，成本高，器件电学特性波动较大，均一性差等问题，很难满足电路设计和大规模集成的要求。相比之下，本申请实施例提供的触发器和/或锁存器中的NFET可以采用N型氧化物半导体场效应晶体管，从而能够满足芯片在后道工序的制作温度条件。基于此，在一些可能实现的方式中，可以采用上述触发器和/或锁存器的逻辑功能器件等集成于芯片的后道工序，进而能够满足芯片对三维单体堆叠技术的要求，减小芯片的面积，降低芯片的功耗，提升芯片的性能。

示意的，如图14所示，本申请实施例提供一种芯片，该芯片包括基板100，以及设置在基板100上的第一器件层101和第二器件层102。其中，第二器件层102位于第一器件层101远离基板100的一侧，并且第一器件层101和第二器件层102电连接。示意的，第一器件层201和第二器件层202可以通过金属微通孔进行电连接。

第一器件层101中设置有CMOS管(互补金属氧化物半导体场效应晶体管)。该芯 片中的数字逻辑电路中包括前述实施例提供的触发器和/或锁存器，触发器和/或锁存器中的NFET均采用N型氧化物半导体场效应晶体管，并分布在第二器件层202。

在此情况下，可以在前道工艺(front end of line，FEOL)通过CMOS技术先制作第一器件层101，然后在后道工序(BEOL)进行第二器件层102的制作；实现数字逻辑电路与后道工序兼容，从而能够满足芯片对三维单体堆叠技术的要求。

另外，本申请实施例还提供一种电子设备，该电子设备包括印刷线路板(printed circuit board，PCB)以及如前述的芯片；芯片与PCB电连接。

以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。