锁存电路、传输电路和半导体装置
文献发布时间：2023-06-19 19:28:50
技术领域
各种实施方式总体上涉及一种半导体电路，更具体地，涉及一种锁存电路、一种包括该锁存电路的传输电路和一种包括该传输电路的半导体装置。
背景技术
半导体装置(例如，半导体存储器装置)可以将外部提供的数据存储在存储区中，并且将存储在存储区中的数据输出到半导体存储器装置的外部。半导体存储器装置存在的问题是，随着操作速度的增加(即，随着操作频率的增加)，与数据输出相关的电路配置的布局裕量减小，并且电流消耗增加。
发明内容
根据本公开的一个实施方式的一种锁存电路可以包括：第一检测单元，该第一检测单元被配置为在正常读取操作期间通过响应于控制时钟信号的转变而检测输入端子的电平来产生输出信号；以及第二检测单元，该第二检测单元被配置为在状态信息读取操作期间通过与控制时钟信号的转变无关地检测输入端子的电平来产生输出信号。
根据本公开的一个实施方式的一种锁存电路可以包括：交叉联接锁存器，该交叉联接锁存器被配置为响应于控制时钟信号的转变而锁存输入端子的电平，并且通过输出端子输出锁存的数据；以及开关部分，该开关部分连接在输出端子和输入端子之间，并且被配置为响应于状态信息读取信号而通过输出端子来输出通过输入端子输入的状态信息，而与控制时钟信号的转变无关。
根据本公开的一个实施方式的一种传输电路可以包括：锁存电路，该锁存电路被配置为在正常读取操作期间通过根据控制时钟信号的转变检测通过多个差分输入端子输入的数据的电平来产生输出信号，并且被配置为在状态信息读取操作期间通过与控制时钟信号的转变无关地检测通过多个差分输入端子输入的状态信息的电平来产生输出信号；以及串行化器，该串行化器被配置为串行化并且输出输出信号。
根据本公开的一个实施方式的一种半导体装置可以包括：存储器单元阵列，该存储器单元阵列被配置为存储正常数据；控制电路，该控制电路被配置为响应于外部时钟信号而产生包括多相时钟信号的控制信号，并且被配置为响应于状态信息读取命令而输出内部存储的状态信息；输入/输出焊盘单元；以及传输电路，该传输电路被配置为通过根据控制时钟信号的转变检测通过多个差分输入端子输入的正常数据的电平来产生输出信号，并且被配置为在状态信息读取操作期间通过与控制时钟信号的转变无关地检测通过多个差分输入端子输入的状态信息的电平来产生输出信号并且通过输入/输出焊盘单元将输出信号输出到外部装置。
附图说明
图1是示出根据本公开的一个实施方式的半导体系统10的配置的图。
图2是示出根据本公开的一个实施方式的半导体装置100的配置的图。
图3是图示根据本公开的一个实施方式的传输电路200的配置的图。
图4是示出图3中第一锁存电路210的配置的图。
图5是示出图3中第二锁存电路220的配置的图。
图6是示出图3中时钟控制电路230的配置的图。
图7是图示根据本公开的另一个实施方式的传输电路300的配置的图。
图8是示出图7中锁存电路310的配置的图。
图9是示出图7中时钟控制电路330的配置的图。
图10是图9中时钟控制电路330的操作时序图。
具体实施方式
在下文中，将参照附图更详细地描述本公开的实施方式。
各种实施方式旨在提供可以增加布局裕量并且降低电流消耗的一种锁存电路、一种包括该锁存电路的传输电路以及一种包括该传输电路的半导体装置。
图1是示出根据本公开的一个实施方式的半导体系统10的配置的图。
参照图1，根据本公开的一个实施方式的半导体系统10可以包括半导体装置100和控制器101。半导体装置100可以在控制器101的控制下操作。半导体装置100可以根据从控制器101提供的命令CMD操作。命令CMD可以包括写入命令、读取命令和状态信息读取命令。半导体装置100可以响应于从控制器101提供的写入命令而将数据写入存储器单元阵列。半导体装置100可以响应于从控制器101提供的读取命令而执行读取操作。当从控制器101接收到读取命令和地址时，半导体装置100可以读取对应于存储器单元阵列中的地址的数据，并且可以将读取的数据输出到控制器101。半导体装置100可以响应于从控制器101提供的状态信息读取命令而执行状态信息读取操作。当从控制器101接收到状态信息读取命令时，半导体装置100可以从与存储器单元阵列分开设置的寄存器(以下称为状态信息寄存器)读取状态信息，并且可以将读取的状态信息输出到控制器101。
半导体装置100可以包括NAND闪存存储器、垂直NAND(以下称为VNAND)闪存存储器、NOR闪存存储器、电阻随机存取存储器(RRAM)、相变存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)、自旋转移扭矩随机存取存储器(STT-RAM)等中的至少一种。本公开的半导体装置100可以实现为三维阵列结构。本公开不仅可以应用于其中电荷存储层被配置为导电浮栅的闪存存储器设备，而且还可以应用于其中电荷存储层被配置为绝缘膜的电荷俘获闪存(CTF)。
控制器101可以连接在半导体装置100和主机之间。主机可以包括CPU、GPU等。控制器101可以被配置为使主机和半导体装置100进行接口连接。控制器101可以在主机的控制下向半导体装置100发送写入命令和读取命令。
在控制器101和半导体装置100之间，可以连接用于传输数据DQ的信号线、用于传输数据选通信号DQS的信号线和用于传输外部时钟信号(以下称为时钟信号)CLK的信号线。数据选通信号DQS可以是双向信号。在半导体装置100的数据输出操作期间，半导体装置100可以向控制器101提供数据选通信号DQS。在半导体装置100的读取操作期间，控制器101可以向半导体装置100提供数据选通信号DQS。
图2是示出根据本公开的一个实施方式的半导体装置100的配置的图。
参照图2，半导体装置100可以包括存储器单元阵列110、外围电路120、控制电路130和输入/输出焊盘单元140。外围电路120可以包括地址解码器121、电压发生器122、读写电路123和数据输入/输出电路124。
输入/输出焊盘单元140可以接收命令CMD、地址ADD和时钟信号CLK，并且包括用于输入/输出数据DQ的多个焊盘141。
存储器单元阵列110可以通过行线RL连接到地址解码器121，并且可以通过位线BL1至BLm连接到读写电路123。存储器单元阵列110可以包括多个存储块BLK1至BLKz。多个存储块BLK1至BLKz可以通过行线RL连接到地址解码器121。多个存储块BLK1至BLKz可以通过位线BL1至BLm连接到读写电路123。多个存储块BLK1至BLKz中的每一个可以包括多个存储器单元。多个存储器单元可以分别是非易失性存储器单元。存储器单元阵列110中包括的每个存储块可以包括多个页。可以将多个存储器单元中连接到实质相同的字线的存储器单元定义为一个页。多个存储块BLK1至BLKz可以存储正常数据，即通过正常读取操作和正常写入操作发送和接收的数据。
半导体装置100的每个存储器单元可以被配置为存储一个数据位的单级单元(SLC)、存储两个数据位的多级单元(MLC)、存储三个数据位的三级单元(TLC)或存储四个数据位的四级单元(QLC)。
外围电路120可以驱动存储器单元阵列110执行编程操作、读取操作和擦除操作。
地址解码器121可以通过行线RL连接到存储器单元阵列110。地址解码器121可以被配置为响应于控制电路130的控制而操作。地址解码器121可以从控制电路130接收地址ADD。
地址解码器121可以解码地址ADD中的块地址。地址解码器121可以根据解码的块地址从存储块BLK1至BLKz中选择至少一个存储块。地址解码器121可以被配置为解码接收的地址ADD中的行地址。地址解码器121可以通过根据解码的行地址将从电压发生器122接收的电压施加到至少一条字线WL来选择选定存储块的至少一条字线。
地址解码器121可以通过将编程电压Vpgm施加到选定字线并且将比编程电压具有更低电平的通过电压Vpass施加到未选字线来执行编程操作。
地址解码器121可以通过将读取电压Vread施加到选定字线并且将比读取电压Vread具有更高电平的通过电压Vpass施加到未选字线来执行读取操作。
可以以存储块为单位执行半导体装置100的擦除操作。地址解码器121可以解码块地址，并且根据解码的块地址选择一个存储块。地址解码器121可以通过将接地电压施加到输入到选定存储块的字线并且将擦除电压Vers施加到形成有选定存储块的体区(bulkarea)来执行擦除操作。
电压发生器122可以产生半导体装置100的操作所需的各种电压。电压发生器122可以产生读取电压Vread、通过电压Vpass、编程电压Vpgm、擦除电压Vers等，并且将产生的电压提供给地址解码器121。例如，电压发生器122可以包括多个泵浦电容器，并且可以在控制电路130的控制下通过选择性地激活多个泵浦电容器来产生多个电压。
读写电路123可以包括多个页缓冲器(例如，多个页缓冲器PB1至PBm)。多个页缓冲器PB1至PBm可以分别通过第一位线BL1至第m位线BLm连接到存储器单元阵列110。多个页缓冲器PB1至PBm可以响应于从控制电路130接收的控制信号CTRL而操作。
多个页缓冲器PB1至PBm可以与数据输入/输出电路124进行数据通信。多个页缓冲器PB1至PBm可以通过数据输入/输出电路124和数据线接收待存储的数据，并且将接收的数据传送到存储器单元阵列110，从而执行编程操作。读写电路123可以通过位线BL从选定页的存储器单元读取数据，并且将读取的数据输出到数据输入/输出电路124，从而执行读取操作。读写电路123可以通过使位线BL浮置来执行擦除操作。
数据输入/输出电路124可以连接在多个页缓冲器PB1至PBm和输入/输出焊盘单元140之间。数据输入/输出电路124可以响应于从控制电路130接收的控制信号CTRL而执行数据输入和输出操作。在读取操作期间，数据输入/输出电路124可以通过输入/输出焊盘单元140向控制器101输出经由多个页缓冲器PB1至PBm从多个存储块BLK1至BLKz传送的数据。在写入操作期间，数据输入/输出电路124可以将通过输入/输出焊盘单元140从控制器101输入的数据传送到多个页缓冲器PB1至PBm。在状态信息读取操作期间，数据输入/输出电路124可以通过输入/输出焊盘单元140向控制器101输出从控制电路130传送的状态信息。
控制电路130可以连接到地址解码器121、电压发生器122、读写电路123、数据输入/输出电路124和输入/输出焊盘单元140。控制电路130可以通过输入/输出焊盘单元140接收命令CMD、地址ADD和时钟信号CLK。控制电路130可以包括分频电路(divisioncircuit)，并且分频电路可以通过对时钟信号CLK进行相位分离(phase-separating)和分频来产生多相时钟信号ICLK、QCLK、ICLKB和QCLKB。多相时钟信号ICLK、QCLK、ICLKB和QCLKB可以具有例如对应于时钟信号CLK的1/2的频率。控制电路130可以根据命令CMD产生用于控制半导体装置100的整体操作的控制信号CTRL。控制信号CTRL可以包括多相时钟信号ICLK、QCLK、ICLKB和QCLKB中的至少一个。命令CMD可以包括读取命令、写入命令和状态信息读取命令。控制电路130可以包括状态信息寄存器131。控制电路130可以响应于从控制器101提供的状态信息读取命令而读取存储在状态信息寄存器131中的状态信息SR，并且将读取的状态信息SR输出到数据输入/输出电路124。从控制电路130输出的状态信息SR可以经由数据输入/输出电路124和输入/输出焊盘单元140提供给控制器101。状态信息SR可以包括多个数据位。多个数据位可以各自限定最近输入的命令是否已经被正常执行、先前输入的命令是否已经被正常执行、是否存在当前正在进行的操作、是否存在当前处于待机的操作等，从而允许已经接收到状态信息SR的控制器101确定半导体装置100的操作状态。
图3是示出根据本公开的一个实施方式的传输电路200的配置的图。
传输电路200可以包括在图2中的数据输入/输出电路124中。
参照图3，传输电路200可通过根据预定时序来锁存和串行化(serializing)数据并且根据串行化信号来驱动输入/输出焊盘单元140的焊盘而执行数据传输。
传输电路200可以包括第一锁存电路210、第二锁存电路220、时钟控制电路230、串行化器240、缓冲器250和驱动器260。
第一锁存电路210可以通过根据第一控制时钟信号CLKCA<0:N-1>和CLKCAb<0:N-1>而锁存数据D<0:N-1>来产生第一输出信号DLT1<0:N-1>。第一锁存电路210可以实现为根据状态变量(即，输入信号和/或时钟信号)的当前电平引起输出变化的电平触发电路(level trigger circuit)。
第二锁存电路220可以通过根据第二控制时钟信号CLKCB<0:N-1>和第三控制时钟信号CLKCC<0:N-1>而使用第一输出信号DLT1<0:N-1>来产生第二输出信号DLT2<0:N-1>和DLT2B<0:N-1>。第二锁存电路220可以实现为电平触发电路。
时钟控制电路230可以通过根据多个时钟使能信号CLKEN<0:N-1>、状态信息读取使能信号SRENB和旁路信号BYPS而使用多相时钟信号ICLK、QCLK、ICLKB和QCLKB来产生第一控制时钟信号CLKCA<0:N-1>和CLKCAb<0:N-1>、第二控制时钟信号CLKCB<0:N-1>和第三控制时钟信号CLKCC<0:N-1>。可以根据状态信息读取命令来产生状态信息读取使能信号SRENB和旁路信号BYPS。
串行化器240可以串行化并且输出第二输出信号DLT2<0:N-1>和DLT2B<0:N-1>。
缓冲器250可以预驱动并且输出串行化器240的输出。
驱动器260可以根据缓冲器250的输出来驱动输入/输出焊盘单元140的焊盘。
图4是示出图3中的第一锁存电路210的配置的图。
参照图4，第一锁存电路210可以包括多个锁存单元210-1至210-N，以用于分别通过锁存数据D<0:N-1>来产生第一输出信号DLT1<0:N-1>。由于多个锁存单元210-1至210-N可以彼此相同地配置，因此仅示出并且将仅描述锁存单元210-1的配置。
锁存单元210-1可以包括第一逻辑门211至第三逻辑门213。第一逻辑门211可以根据第一控制时钟信号CLKCA<0>和CLKCAb<0>而使数据D<0>反相，并且输出反相的数据。当第一控制时钟信号CLKCA<0>和CLKCAb<0>分别处于低电平和高电平时，第一逻辑门211可以将数据D<0>反相并输出。第二逻辑门212可以通过使第一逻辑门211的输出反相来产生第一输出信号DLT1<0>。第三逻辑门213可以根据第一控制时钟信号CLKCA<0>和CLKCAb<0>来锁存第二逻辑门212的输出。当第一控制时钟信号CLKCA<0>和CLKCAb<0>分别处于高电平和低电平时，第三逻辑门213可以锁存第二逻辑门212的输出。
当第一控制时钟信号CLKCA<0>和CLKCAb<0>分别基本上保持在低电平和高电平时，锁存单元210-1可以对数据D<0>进行旁路而不锁存数据D<0>。
虽然在图4中未示出，但是当与其它锁存单元210-2至210-N相对应的第一控制时钟信号CLKCA<0:N-1>和CLKCAb<0:N-1>的信号反复转变时，其它锁存单元210-2至210-N可以锁存数据D<0:N-1>中与其它锁存单元210-2至210-N相对应的数据位。当与其它锁存单元210-2至210-N相对应的第一控制时钟信号CLKCA<0:N-1>和CLKCAb<0:N-1>的信号基本保持在预定电平时，其它锁存单元210-2至210-N可以对数据D<0:N-1>中的与其它锁存单元210-2至210-N相对应的数据位进行旁路而不锁存数据位。例如，当第一控制时钟信号CLKCA
图5是示出图3中的第二锁存电路220的配置的图。
参照图5，第二锁存电路220可以包括多个锁存单元220-1至220-N，以用于通过锁存第一输出信号DLT1<0:N-1>来分别产生第二输出信号DLT2<0:N-1>和DLT2B<0:N-1>。由于多个锁存单元220-1至220-N可以彼此相同地配置，因此仅示出并且将仅描述锁存单元220-1的配置。
锁存单元220-1可以包括多个晶体管221-1至221-9和222-1至222-3以及反相器223。在第一晶体管221-1中，第一电极可以连接到第二节点N2，第二电极可以连接到电源端子VCCQ，并且第三电极可以连接到第一节点N1。第一电极、第二电极和第三电极可以分别是栅极端子、源极端子和漏极端子中的一者。下文中，在本公开的一个实施方式中，假设第一电极是栅极端子，第二电极是源极端子，并且第三电极是漏极端子。在第二晶体管221-2中，第一电极可以接收第二控制时钟信号CLKCB<0>，并且第三电极可以连接到第一节点N1。第二晶体管221-2的第三电极的电压电平可以作为第二输出信号DLT2<0>输出。反相器223可以将第一输出信号DLT1<0>反相并输出。在第三晶体管221-3中，第一电极可以接收反相器223的输出，第三电极可以连接到第二晶体管221-2的第二电极。在第四晶体管221-4中，第一电极可以接收第二控制时钟信号CLKCB<0>，第二电极可以连接到电源端子VCCQ，并且第三电极可以连接到第一节点N1。在第五晶体管221-5中，第一电极可以连接到第一节点N1，第二电极可以连接到电源端子VCCQ，并且第三电极可以连接到第二节点N2。在第六晶体管221-6中，第一电极可以接收第二控制时钟信号CLKCB<0>,并且第三电极可以连接到第二节点N2。第六晶体管221-6的第三电极的电压电平可以作为第二输出信号DLT2B<0>输出。在第七晶体管221-7中，第一电极可以接收第一输出信号DLT1<0>，并且第三电极可以连接到第六晶体管221-6的第二电极。在第八晶体管221-8中，第一电极可以接收第二控制时钟信号CLKCB<0>，第二电极可以连接到电源端子VCCQ，并且第三电极可以连接到第二节点N2。在第九晶体管221-9中，第一电极可以接收第二控制时钟信号CLKCB<0>，第二电极(或第三电极)可以连接到第一节点N1，并且第三电极(或第二电极)可以连接到第二节点N2。在第十晶体管222-1中，第一电极可以接收第三控制时钟信号CLKCC<0>，第二电极可以连接到接地端子，并且第三电极可以共同连接到第三晶体管221-3的第二电极和第七晶体管221-7的第二电极。在第十一晶体管222-2中，第一电极可以接收第三控制时钟信号CLKCC<0>，第二电极可以连接到电源端子VCCQ，并且第三电极可以连接到第一节点N1。在第十二晶体管222-3中，第一电极可以接收第三控制时钟信号CLKCC<0>，第二电极可以连接到电源端子VCCQ，并且第三电极可以连接到第二节点N2。
当第二控制时钟信号CLKCB<0>处于低电平时，锁存单元220-1可以将第一节点N1和第二节点N2预充电到电源端子VCCQ的电平，并且在第二控制时钟信号CLKCB<0>和第三控制时钟信号CLKCC<0>的高电平时段期间，根据第一输出信号DLT1<0>的电平改变第二输出信号DLT2<0>和DLT2B<0>的电平。其它锁存单元220-2至220-N可以以与锁存单元220-1基本相同的方式操作。例如，当第二控制时钟信号CLKCB
图6是示出图3中的时钟控制电路230的配置的示意图。
参照图6，时钟控制电路230可以包括多个时钟控制单元230-1至230-N，以用于通过根据多个时钟使能信号CLKEN<0:N-1>、状态信息读取使能信号SRENB和旁路信号BYPS使用多相时钟信号ICLK、QCLK、ICLKB和QCLKB来产生第一控制时钟信号CLKCA<0:N-1>和CLKCAb<0:N-1>、第二控制时钟信号CLKCB<0:N-1>和第三控制时钟信号CLKCC<0:N-1>。由于多个时钟控制单元230-1至230-N可以彼此相同地配置，因此仅示出并且将仅描述时钟控制单元230-1的配置。
多个时钟使能信号CLKEN<0:N-1>可以是用于控制多相时钟信号ICLK、QCLK、ICLKB和QCLKB的激活的信号，并且可以分别对应于多相时钟信号ICLK、QCLK、ICLKB和QCLKB。例如，当N是4时，CLKEN<0>可以对应于ICLK，CLKEN<1>可以对应于QCLK，CLKEN<2>可以对应于ICLKB，并且CLKEN<3>可以对应于QCLKB。状态信息读取使能信号SRENB是根据状态信息读取操作产生的信号，并且可以在状态信息读取操作期间产生为具有低电平。旁路信号BYPS可以是根据状态信息读取操作产生的信号，并且可以在状态信息读取操作期间产生为具有高电平。
时钟控制单元230-1可以包括多个逻辑门231-1至231-9。第一逻辑门231-1可以对多相时钟信号ICLK、QCLK、ICLKB和QCLKB中的任何一个(例如，ICLK)和时钟使能信号CLKEN<0>执行与非操作，并且输出与非操作的信号(NANDed signal)。第二逻辑门231-2可以对状态信息读取使能信号SRENB和第一逻辑门231-1的输出执行与非操作，并且输出与非操作的信号。第三逻辑门231-3可以将旁路信号BYPS反相并输出。第四逻辑门231-4可以对第二逻辑门231-2的输出和第三逻辑门231-3的输出执行与非操作，以产生第一控制时钟信号CLKCAb<0>。第五逻辑门231-5可以使第四逻辑门231-4的输出反相，以产生第一控制时钟信号CLKCA<0>。第六逻辑门231-6和第七逻辑门231-7可以缓冲第二逻辑门231-2的输出，以产生第二控制时钟信号CLKCB<0>。第八逻辑门231-8和第九逻辑门231-9可以缓冲第一逻辑门231-1的输出，以产生第三控制时钟信号CLKCC<0>。
在半导体装置100的正常读取操作期间，需要基于多相时钟信号ICLK、QCLK、ICLKB和QCLKB锁存多个并行数据，并且将多个并行数据输出到半导体装置100的外部。在正常读取操作期间，状态信息读取使能信号SRENB处于高电平，并且旁路信号BYPS处于低电平。因此，时钟控制电路230可以使得第一控制时钟信号CLKCA<0:N-1>和CLKCAb<0:N-1>、第二控制时钟信号CLKCB<0:N-1>以及第三控制时钟信号CLKCC<0:N-1>响应于多相时钟信号ICLK、QCLK、ICLKB和QCLKB而反复转变。因此，传输电路200可以根据基于多相时钟信号ICLK、QCLK、ICLKB和QCLKB的时序来锁存和串行化并行数据D<0:N-1>，并且根据串行化信号驱动输入/输出焊盘单元140的焊盘，从而执行数据传输。
同时，半导体装置100的状态信息读取操作可以仅包括顺序输出串行状态信息的操作，而与多相时钟信号ICLK、QCLK、ICLKB和QCLKB无关。在状态信息读取操作期间，多相时钟信号ICLK、QCLK、ICLKB和QCLKB可以固定为预定电平(例如，高电平)，状态信息读取使能信号SRENB可以处于低电平，并且旁路信号BYPS可以处于高电平。因此，时钟控制电路230可以将第一控制时钟信号CLKCA<0:N-1>基本保持在低电平，将第一控制时钟信号CLKCAb<0:N-1>基本保持在高电平，并且将第二控制时钟信号CLKCB<0:N-1>和第三控制时钟信号CLKCC<0:N-1>基本保持在高电平。因此，第一锁存电路210可以在对并行数据D<0:N-1>进行旁路而不进行锁存操作，并且第二锁存电路220也可以根据第一输出信号DLT1<0:N-1>的电平产生第二输出信号DLT2<0:N-1>和DLT2B<0:N-1>而不进行锁存操作。由于多相时钟信号ICLK、QCLK、ICLKB和QCLKB被固定为高电平，所以第二输出信号DLT2<0:N-1>和DLT2B<0:N-1>经由串行化器240、缓冲器250和驱动器260被驱动到输入/输出焊盘单元140，从而可以执行状态信息传输。
图7是图示根据本公开的另一个实施方式的传输电路300的配置的图。
传输电路300可以包括在图2中的数据输入/输出电路124中。
参照图7，传输电路300可以通过根据预定时序来锁存和串行化数据并且根据串行化信号来驱动输入/输出焊盘单元140的焊盘来执行数据传输。
传输电路300可以包括锁存电路310、时钟控制电路330、串行化器340、缓冲器350和驱动器360。传输电路300还可以包括逻辑门370，以用于通过使状态信息读取使能信号SRENB反相来产生反相的状态信息读取使能信号SREN。
锁存电路310可以通过根据状态信息读取使能信号SRENB和控制时钟信号CLK_CHOP<0:N-1>来锁存数据D<0:N-1>而产生输出信号DLT<0:N-1>和DLTB<0:N-1>。锁存电路310可以被配置为支持边沿触发操作和上述电平触发操作两者。根据状态信息读取使能信号SRENB，可以切换到电平触发电路操作和边沿触发电路操作中的一个。边沿触发方法可以响应于状态变量(即，时钟信号的上升沿或下降沿)根据输入电平来改变输出电平，并且可以在比在电平触发方法中的操作频率更高的操作频率下实现稳定的信号处理。
时钟控制电路330可以根据多个时钟使能信号CLKEN<0:N-1>以及多相时钟信号ICLK、QCLK、ICLKB和QCLKB来产生控制时钟信号CLK_CHOP<0:N-1>。
串行化器340可以串行化并且输出输出信号DLT<0:N-1>和DLTB<0:N-1>。
缓冲器350可以预驱动并且输出串行化器340的输出。
驱动器360可以根据缓冲器350的输出来驱动输入/输出焊盘单元140的焊盘。
图8是示出图7中的锁存电路310的配置的图。
锁存电路310可以被配置为在正常读取操作期间通过响应于控制时钟信号CLK_CHOP<0:N-1>的转变而检测数据D<0:N-1>的电平来产生输出信号DLT<0:N-1>和DLTB<0:N-1>，并且在状态信息读取操作期间通过在控制时钟信号CLK_CHOP<0:N-1>固定为设定电平的状态下检测数据D<0:N-1>的电平来产生输出信号DLT<0:N-1>和DLTB<0:N-1>。
锁存电路310可以包括第一检测单元和第二检测单元，第一检测单元被配置为在正常读取操作期间通过响应于控制时钟信号CLK_CHOP<0:N-1>的转变而检测数据D<0:N-1>的电平来产生输出信号DLT<0:N-1>和DLTB<0:N-1>，第二检测单元被配置为在状态信息读取操作期间通过与控制时钟信号CLK_CHOP<0:N-1>的转变无关地检测数据D<0:N-1>的电平来产生输出信号DLT<0:N-1>和DLTB<0:N-1>。
参照图8，锁存电路310可以包括多个锁存单元310-1至310-N。由于多个锁存单元310-1至310-N可以彼此相同地配置，因此示出并且将描述锁仅存单元310-1的配置。
锁存单元310-1可以包括差分输入端子321至323、电流吸收器(current sink)324、交叉联接锁存器311以及开关部分325和326。
差分输入端子321至323可以包括第一晶体管321、第二晶体管322和逻辑门323。逻辑门323可以使数据D<0>反相以产生反相的DB<0>。
电流吸收器324可以被配置为晶体管，并且可以通过根据控制时钟信号CLK_CHOP<0>连接差分输入端子321至323和接地端子来连接或断开锁存单元310-1的电流路径。
交叉联接锁存器311可以通过响应于控制时钟信号CLK_CHOP<0>的转变而检测差分输入端子321至323的电平来产生输出信号DLT<0>和DLTB<0>，并且可以通过差分输出端子N11和N12来输出输出信号DLT<0>和DLTB<0>。交叉联接锁存器311可以包括多个晶体管312至317。差分输出端子N11和N12可以包括第一节点N11和第二节点N12。在第一晶体管312中，第一电极可以连接到第二节点N12，第二电极可以连接到电源端子VCCQ，并且第三电极可以连接到第一节点N11。在第二晶体管313中，第一电极可以连接到第二节点N12和第一晶体管312的第一电极，第三电极可以连接到第一节点N11，并且第二电极可以连接到差分输入端子321至323中的第一晶体管321。在第三晶体管314中，第一电极可以接收控制时钟信号CLK_CHOP<0>，第二电极可以连接到电源端子VCCQ，并且第三电极可以连接到第一节点N11。在第四晶体管315中，第一电极可以连接到第一节点N11，第二电极可以连接到电源端子VCCQ，并且第三电极可以连接到第二节点N12和第一晶体管312的第一电极。在第五晶体管316中，第一电极可以连接到第一节点N11和第四晶体管315的第一电极，第三电极可以连接到第二节点N12，并且第二电极可以连接到差分输入端子321至323中的第二晶体管322。在第六晶体管317中，第一电极可以接收控制时钟信号CLK_CHOP<0>，第二电极可以连接到电源端子VCCQ，并且第三电极可以连接到第二节点N12。第三晶体管314可以作为第一检测单元操作，并且第六晶体管317可以作为第二检测单元操作。
开关部分325和326可以连接在差分输入端子321至323与差分输出端子N11和N12之间，并且可以被配置为当反相的状态信息读取使能信号SREN处于高电平时，根据差分输入端子321至323的电平变化来改变差分输出端子N11和N12的电平，而与控制时钟信号CLK_CHOP<0>的转变无关。开关部分325和326可以包括连接在第一节点N11和差分输入端321至323中的第一晶体管321之间的第一开关325，以及连接在第二节点N12和差分输入端321至323中的第二晶体管322之间的第二开关326。
其它锁存单元310-2至310-N可以以与锁存单元310-1基本相同的方式操作。例如，当反相的状态信息读取使能信号SREN处于低电平时，锁存单元310-N可以通过响应于控制时钟信号CLK_CHOP
图9是示出图7中的时钟控制电路330的配置的图，并且图10是图9中的时钟控制电路330的操作时序图。
参照图9，时钟控制电路330可以包括多个时钟合成单元330-1至330-N，以用于通过根据多个时钟使能信号CLKEN<0:N-1>选择性地组合多相时钟信号ICLK、QCLK、ICLKB和QCLKB来产生控制时钟信号CLK_CHOP<0:N-1>。由于多个时钟合成单元330-1至330-N可以彼此相同地配置，因此仅示出并且将仅描述时钟合成单元330-1的配置。
时钟合成单元330-1可以包括多个逻辑门331至334。第一逻辑门331和第二逻辑门332可以对多相时钟信号ICLK、QCLK、ICLKB和QCLKB中的任何一个(例如，ICLK)和时钟使能信号CLKEN<0>执行与操作，并且输出与操作的信号。第三逻辑门333和第四逻辑门334可以对第二逻辑门332的输出和多相时钟信号ICLK、QCLK、ICLKB和QCLKB中的另一个(例如，QCLKB)执行与操作，并且输出结果作为控制时钟信号CLK_CHOP<0>。
其它时钟合成单元330-2至330-N可以与时钟合成单元330-1以基本相同的方式操作。例如，时钟合成单元330-N可以通过合成多相时钟信号ICLK、QCLK、ICLKB和QCLKB中与时钟合成单元330-N相对应的两个信号来产生控制时钟信号CLK_CHOP
参照图10，时钟合成单元330-1可以通过合成ICLK和QCLKB来产生控制时钟信号CLK_CHOP<0>，ICLK和QCLKB是诸如多相时钟信号ICLK、QCLK、ICLKB和QCLKB的具有预定相位差(例如，其中在上升沿和下降沿之间存在1/4周期的差)的时钟信号。控制时钟信号CLK_CHOP<0>的频率可以与外部时钟信号CLK的频率基本相同。锁存电路310可以仅由频率与外部时钟信号CLK的频率基本相同的控制时钟信号CLK_CHOP<0>进行控制，从而可以容易地确保传输电路300的高速操作和操作时序裕量(operation timing margin)。
在半导体装置100的正常读取操作期间，需要基于多相时钟信号ICLK、QCLK、ICLKB和QCLKB来锁存多个并行数据，并且将其输出到半导体装置100的外部。在正常读取操作期间，多相时钟信号ICLK、QCLK、ICLKB和QCLKB可以响应于外部时钟信号CLK而反复转变，并且反相的状态信息读取使能信号SREN可以处于低电平。因此，锁存电路310可以通过响应于控制时钟信号CLK_CHOP<0:N-1>的转变(即，上升沿和下降沿)而检测数据D<0:N-1>的电平来产生输出信号DLT<0:N-1>和DLTB<0:N-1>。因此，传输电路300可以根据基于多相时钟信号ICLK、QCLK、ICLKB和QCLKB的时序来锁存和串行化并行数据D<0:N-1>，并且根据串行化信号来驱动输入/输出焊盘单元140的焊盘，从而执行数据传输。
同时，半导体装置100的状态信息读取操作可以仅包括顺序输出串行状态信息的操作，而与多相时钟信号ICLK、QCLK、ICLKB和QCLKB无关。在状态信息读取操作期间，多相时钟信号ICLK、QCLK、ICLKB和QCLKB可以固定为预定电平(例如，高电平)，并且反相的状态信息读取使能信号SREN可以处于高电平。由于多相时钟信号ICLK、QCLK、ICLKB和QCLKB可以固定为高电平，所以时钟控制电路330可以基本上将控制时钟信号CLK_CHOP<0:N-1>保持在高电平。因此，在锁存电路310中，开关部分325和326可以根据差分输入端子321至323的电平变化来改变差分输出端子N11和N12的电平，而与控制时钟信号CLK_CHOP<0:N-1>的转变无关，从而产生输出信号DLT<0:N-1>和DLTB<0:N-1>。因此，传输电路300可以通过经由串行化器340、缓冲器350和驱动器360将输出信号DLT<0:N-1>和DLTB<0:N-1>驱动到输入/输出焊盘单元140来传输状态信息。
本公开所属领域的技术人员能够理解，在不改变其技术精神或基本特征的情况下，本公开可以以其它特定形式实施。因此，应该理解，上述实施方式在所有方面都是说明性的而不是限制性的。本公开的范围由所附权利要求书而不是具体描述来限定，并且应当理解，权利要求书的含义和范围以及从其等同构思导出的所有变型或变型形式都包括在本公开的范围内。
相关申请的交叉引用
本申请要求2021年10月7日于韩国知识产权局提交的韩国专利申请No.10-2021-0133018的优先权，其通过引用整体结合于此。