只读存储电路、只读存储器及电子设备

本申请涉及存储技术领域，尤其涉及一种只读存储电路、只读存储器及电子设备。

只读存储器(read only memory，ROM)是一种半导体存储器，以非破坏性读出方式工作，只能读出无法写入信息。ROM所存数据通常是芯片制造过程中写入的，信息一旦写入后就固定下来，即使切断电源，信息也不会丢失，并且结构较简单，使用方便，因而常用于存储各种固定程序和数据。其中，掩膜型只读存储器(mask ROM)的存储数据由集成电路制造商编程，即工艺厂编程(factory programmed)，存储数据由客户提供给制造商，数据被转换为自定义掩模层，最终被存储在某些金属线的连接方式中。

mask ROM在单个字节的存储面积上都更紧凑，并且成本低，从而比任何其他类型的半导体存储器更有优势。图1为相关技术中提供的一种mask ROM(下文可简称为ROM)的存储电路图，图2是对应图1的存储单元版图。如图1和图2所示，在该ROM中，需要每两个MOS(metal oxide semiconductor field effect transistor，金属氧化物半导体场效应晶体管)之间插入假(dummy)MOS，如图1中在NMOS0与NMOS1之间插入NMOSd，从而会造成存储单元的面积浪费。另外，在该ROM中，需要在每排MOS上方设置两根金属信号线(位线BL(bit line)和地线VSS)，同样会造成存储单元的面积浪费。

发明内容

本申请实施例提供一种只读存储电路、只读存储器及电子设备，能够减小存储单元的面积。

本申请实施例提供一种只读存储电路，包括晶体管阵列、开关电路、多条字线、多条位线、地线。晶体管阵列包括多个晶体管；其中，在晶体管阵列中：位于同一行的多个晶体管依次串联，位于同一列的多个晶体管的栅极与同一字线连接，多条位线分别与不同行的晶体管一一对应设置。多条位线通过开关电路与地线连接。晶体管阵列中包括：位于同一列、且分别位于相邻两行的第一晶体管和第二晶体管；多条位线中包括第一位线和第二位线；第一位线与第一晶体管所在行的多个晶体管对应，第二位线与第二晶体管所在行的多个晶体管对应。第一晶体管的第一极与第一位线连接，第一晶体管的第二极与第二晶体管的第二极连接，第二晶体管的第一极与第二位线连接。

在该只读存储电路中，第一晶体管的第一极与第一位线连接，第一晶体管的第二极通过第二晶体管连接到第二位线，在此情况下，在通过字线开启第一晶体管和第二晶体管，并通过开关电路控制第二位线与地线连通，从而能够通过第二位线能够将第一位线上存储的高电位下拉到低电位，进而能够实现对第一晶体管中“0”信号的读取。

另外，相比于相关技术中的只读存储电路需要在相邻存储单元之间设置假存储单元，并且需要在存储单元上方排布两条金属信号线(位线、地线)而言，在本申请实施例提供 的只读存储电路中，每一晶体管均作为存储单元进行数据存储，无需设置假存储单元，避免了假存储单元造成的存储面积浪费；并且通过设置相邻两行晶体管之间的连接，可以将后一行晶体管对应的位线与地线导通，作为前一行晶体管的地线，实现存储需求；而仅需要针对最后一行晶体管单独设置地线来满足其存储需求；相当于节省了约一半(50％)的地线，从而能够进一步减小存储单元的面积，并且能够提高以金属线道制约的晶体管阵列密度。

在一些可能实现的方式中，晶体管阵列中还包括：位于同一列、且分别位于相邻两行的第三晶体管和第四晶体管。多条位线中包括第三位线和第四位线；第三位线与第三晶体管所在行的多个晶体管对应，第四位线与第四晶体管所在行的多个晶体管对应。第三晶体管的第一极与第四晶体管的第一极连接，第三晶体管的第二极与第四晶体管的第二极连接。在此情况下，第三晶体管的第一极和第二极均不与对应设置的位线连接，这样一来，在通过字线开启第三晶体管时，位线上的存储的高电位不会发生变化，从而能够实现“1”信号的读取。

在一些可能实现的方式中，多条位线中包括第五位线，第五位线与晶体管阵列中最后一行晶体管对应。最后一行晶体管中包括第五晶体管；第五晶体管的第一极与第五位线或地线连接；第五晶体管的第二极与第五位线或地线连接。对于晶体管阵列中最后一行晶体管而言，选择性的将部分或全部晶体管的第一极和/或第二极与地线进行连接，以满足实际的存储需求。

在一些可能实现的方式中，晶体管阵列中每一行串联设置的多个晶体管的起始端或末端均连接到对应的位线。通过固定各行中晶体管的起始端或末端(即源极或漏极)，并根据存储数据的需求，依次设置各晶体管的另一端(即漏极或源极)的连接方式。

在一些可能实现的方式中，晶体管阵列中包括n行晶体管，其中，n小于或等于32；从而能够避免因位于前行的位线的数量过大，而造成对后行位线的电位影响，以保证对每一行晶体管中的存储数据进行准确读出。

在一些可能实现的方式中，晶体管与位线、地线、相邻行的晶体管之间的中间连接线分布于第一金属层；多条位线和地线分布于第二金属层；第一金属层位于多个晶体管与第二金属层之间；位线和地线沿晶体管阵列的行方向延伸；中间连接线沿晶体管阵列的列方向延伸；多条位线的位置分别与各行的晶体管的位置正对。

在一些可能实现的方式中，地线的位置与晶体管阵列中最后一行晶体管的位置正对。

在一些可能实现的方式中，与最后一行晶体管对应的位线为第五位线；地线位于第五位线远离晶体管阵列的一侧。

本申请提供一种只读存储电路，包括：m行n列呈阵列排布的多个晶体管、m条位线、n条字线及地线；m、n均为大于或等于1的正整数。同一行的晶体管依次串联。n条字线与n列晶体管的栅极分别一一对应连接。第i行晶体管的源极，连接到第i条位线，或者连接到第i+1行中位于同列的晶体管的源极。第i行晶体管的漏极，连接到第i条位线，或者连接到第i+1行中位于同列的晶体管的漏极；1≤i≤m-1，且i为正整数。

在一些可能实现的方式中，第m行晶体管的源极，连接到第m条位线或者地线。第m行晶体管的漏极，连接到第m条位线或者地线。

相比于相关技术中的只读存储电路需要在相邻存储单元之间设置假存储单元，并且需 要在存储单元上方排布两条金属信号线(位线、地线)而言，在本申请实施例提供的存储电路中，每一晶体管均作为存储单元进行数据存储，无需设置假存储单元，避免了假存储单元造成的存储面积浪费；并且通过设置相邻两行晶体管之间的连接，可以将后一行晶体管对应的位线与地线导通，作为前一行晶体管的地线，实现存储需求；而仅需要针对最后一行晶体管单独设置地线来满足其存储需求；相当于节省了约一半(50％)的地线，从而能够进一步减小存储单元的面积，并且能够提高以金属线道制约的晶体管阵列密度。

在一些可能实现的方式中，m行串联设置的多个晶体管的起始端或末端均连接到位线。在此情况下，通过固定各行中晶体管的起始端或末端(即源极或漏极)，并根据存储数据的需求，依次设置各晶体管的另一端(即漏极或源极)的连接方式。

在一些可能实现的方式中，存储电路还包括开关电路；m条位线通过开关电路与地线连接；开关电路配置为控制每一条位线与地线之间的通断。在此情况下，通过开关电路将m条位线和地线进行连接，并通过开关电路控制每一条位线与地线VSS之间的通断，以满足存储需求。

在一些可能实现的方式中，n小于或等于32；从而能够避免因位于前行的位线的数量过大，而造成对后行位线的电位影响，以保证对每一行晶体管中的存储数据进行准确读出。

在一些可能实现的方式中，多个晶体管的源极和漏极，与位线、地线以及相邻行的晶体管之间的中间连接线分布于第一金属层。m条位线和地线分布于第二金属层。第一金属层位于m行n列呈阵列排布的多个晶体管与第二金属层之间。位线和地线沿行方向延伸。中间连接线沿列方向延伸。第i条位线的位置与第i行晶体管的位置正对。

在一些可能实现的方式中，地线的位置与第m行晶体管的位置正对。

在一些可能实现的方式中，地线位于第m条位线远离第m-1条位线的一侧。

本申请实施例还提供一种如前述任一种可能实现的方式中提供的存储电路的读取方法，该读取方法可以包括：向第1,2,……,x条位线进行预充电，并控制第x+1,x+2,……,m条位线与地线连通；其中，1≤x≤m，且x为正整数；向第y条字线输入开启信号导通第y列晶体管，并通过第x行位线读取位于第x行第y列的晶体管中的存储数据；其中，1≤y≤n，且y为正整数。

本申请实施例还提供一种只读存储器，包括控制器以及如前述任一种可能实现的方式中提供的存储电路；控制器与存储电路连接。

本申请实施例还提供一种电子设备，包括印刷线路板以及如前述任一种可能实现的方式提供的只读存储器；只读存储器与印刷线路板连接。

图1为相关技术中提供的一种存储电路；

图2为对应图1的存储电路的版图示意图；

图3为本申请实施例提供的一种存储电路；

图4为本申请实施例提供的一种存储电路；

图5为本申请实施例提供的一种存储电路的读取方法；

图6为本申请实施例提供的一种存储电路的版图示意图；

图7为本申请实施例提供的一种存储电路的版图示意图。

为使本申请的目的、技术方案和优点更加清楚，下面将结合本申请中的附图，对本申请中的技术方案进行清楚地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本申请的说明书实施例和权利要求书及附图中的术语“第一”、“第二”等仅用于区分描述的目的，而不能理解为指示或暗示相对重要性，也不能理解为指示或暗示顺序。“连接”、“相连”等类似的词语，用于表达不同组件之间的互通或互相作用，可以包括直接相连或通过其他组件间接相连。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元。方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。“上”、“下”、“左”、“右”等仅用于相对于附图中的部件的方位而言的，这些方向性术语是相对的概念，它们用于相对于的描述和澄清，其可以根据附图中的部件所放置的方位的变化而相应地发生变化。

应当理解，在本申请中，“至少一个(项)”是指一个或者多个，“多个”是指两个或两个以上。“和/或”，用于描述关联对象的关联关系，表示可以存在三种关系，例如，“A和/或B”可以表示：只存在A，只存在B以及同时存在A和B三种情况，其中A，B可以是单数或者复数。字符“/”一般表示前后关联对象是一种“或”的关系。“以下至少一项(个)”或其类似表达，是指这些项中的任意组合，包括单项(个)或复数项(个)的任意组合。例如，a，b或c中的至少一项(个)，可以表示：a，b，c，“a和b”，“a和c”，“b和c”，或“a和b和c”，其中a，b，c可以是单个，也可以是多个。

本申请实施例提供一种电子设备，该电子设备中包括印刷线路板(printed circuit board，PCB)以及与该印刷线路板连接的只读存储器(ROM)。本申请对于该电子设备的设置形式不做限制。例如，该电子设备可以为手机、平板电脑、笔记本、车载电脑、智能手表、智能手环等电子产品。

上述只读存储器中设置有控制器以及与控制器连接的只读存储电路(也可简称为存储电路)，通过控制器对该只读存储电路进行控制，从而能够实现将只读存储电路中存储数据进行读出。

相比于图1中的存储电路需要在每相邻的两个存储单元(NMOS0、NMOS1)之间设置假(dummy)存储单元(NMOSd)，并且需要在存储单元上方排布两条金属信号线(位线BL、地线VSS)而言，本申请实施例提供的只读存储器中采用的存储电路，省去了假存储单元(相当于节省了1/3晶体管的数量)，并且不需要针对每一行存储单元上均地线VSS(相当于节省约1/2地线)，从而能够减小存储单元的面积。

以下对本申请实施例提供的只读存储电路的具体设置进行说明。

如图3所示，本申请实施例提供一种只读存储电路，该只读存储电路中包括晶体管阵列，该晶体管阵列中m行n列呈阵列排布的多个晶体管，也即该只读存储电路中设置有m*n个成矩阵排布的晶体管(也即存储单元)；其中，位于第x行第y列的晶体管表示为Nx_y。x、y、m、n均为大于或等于1的正整数，且1≤x≤m，1≤y≤n。

需要说明的是，上述晶体管可以是金属氧化物半导体场效应晶体管(metal oxide semiconductor field effect transistor，MOSFET)，可简称为MOS管。该MOS管可以是NMOS管，也可以是PMOS管，本申请对此不作限制。本申请实施例均是以只读存储电路采用的晶体管为NMOS管为例进行说明的。

应当理解的是，对于晶体管自身而言，其具有源极、漏极、栅极。参考图3中晶体管N1_1，本申请实施例并不对晶体管的源极s和漏极d进行明确的区分，源极s和漏极d可以对调，也即源极s和漏极d为等效的两个极；也就是说，晶体管除栅极以外的两个极(第一极和第二极)中，一个为源极s，另一个为漏极d；例如，第一极为源极s，则第二极为漏极d；第一极为漏极d，则第二极为源极s。

为了对只读存储电路中各晶体管的连接关系进行清楚的描述，本申请实施例按照晶体管阵列中的相对位置来定义各晶体管的源极s和漏极d，本申请实施例将各晶体管同侧电极定义为相同类型的电极(即源极或漏极)。例如，参考图3所示，可以定义各晶体管的左侧电极为源极s，则右侧电极为漏极d；又例如，可以定义各晶体管的左侧电极为漏极d，则右侧电极为源极s。以下实施例均是各晶体管左侧电极为源极s，右侧电极为漏极d为例进行示意说明的。

在此基础上，如图3所示，该只读存储电路在包括前述晶体管阵列的基础上，还包括m条位线BL、n条字线WL(word line)、地线VSS以及开关电路C。m条位线BL可分别表示为BL1,BL2,……,BLm；n条字线WL可分别表示为WL1,WL2,……,WLn。

如图3所示，在晶体管阵列中，位于同一行的n个晶体管(即Nx_1,Nx_2,……,Nx_n)依次串联；也即在位于同一行相邻的两个晶体管中(参考图3中N1_1,N1_2)，前一个晶体管的漏极d与后一个晶体管的源极s电连接。m条位线BL与m行晶体管分别一一对应设置。如位线BL1与晶体管阵列中第1行的晶体管对应设置，以通过位线BL1读取第1行的晶体管中的存储数据；位线BL2与晶体管阵列中第2行的晶体管对应设置，以通过位线BL2读取第2行晶体管中的存储数据。

需要说明的是，位于同一行的全部或部分晶体管与对应设置的位线连接，以实现对各晶体管中存储数据的读取。关于各晶体管的具体连接方式，与晶体管中实际的存储数据(“0”或“1”)相关，具体可以参考下文的相关描述。

如图3所示，n条字线WL与晶体管阵列中的n列晶体管分别一一对应设置，并且位于同一列的m个晶体管(即N1_y,N2_y,……,Nm_y)的栅极与同一字线WL连接，不同列的晶体管连接不同的字线。也即n条字线(WL1,WL2,……,WLn)与n列晶体管的栅极分别一一对应连接。如字线WL1与第1列的m个晶体管的栅极连接，字线WL2与第2列的m个晶体管的栅极连接等。

如图3所示，m条位线BL通过开关电路C与地线VSS连接，以通过开关电路C控制每一条位线BL与地线VSS之间的通断。示意的，如图3所示，开关电路C中可以包括m个开关(K1,K2,……,Km)，m条位线BL分别通过不同的开关连接到地线VSS，从而通过控制各开关，即可实现各位线BL与地线VSS之间的通断。

需要说明的是，图3中仅是示意的以开关电路C中对应每一位线BL与地线VSS之间均设置有开关为例进行说明的，但本申请并不限制于此，在一些可能实现的方式中，在开关电路C中可以对应部分位线BL与地线VSS之间均设置有开关，例如，第1条BL1 与地线VSS之间可以不设置开关，仅针对第2条位线至第m条位线与地线VSS之间设置开关。

相比于图1中需要针对每一行晶体管单独设置地线VSS而言，本申请实施例提供的只读存储电路中，在设置m条位线BL通过开关电路C与地线VSS连接的基础上，在位于相邻两行的晶体管中，通过将前一行的晶体管与后一行的晶体管进行连接，从而能够将后一行晶体管对应的位线与地线导通，并作为前一行晶体管的地线，来满足前一行晶体管的存储需求。以下对本申请的只读存储电路中各行晶体管之间以及与位线、地线之间的连接进行具体说明。

参考图3所示，在第1行到第m-1行的晶体管中(与即除最后一行晶体管外)，任一行(第i行)晶体管的源极s可以连接到与该行晶体管对应的位线(BLi)，也可以连接到下一行(第i+1行)位于同列的晶体管的源极s；其中，1≤i≤m-1，且i为正整数。

类似的，第i行晶体管的漏极d，可以连接到第i条位线BLi，也可以连接第i+1行中位于同列的晶体管的漏极d。

也就是说，针对晶体管阵列中的任一晶体管Nx_y而言，可能存在四种连接方式。

第一种连接方式，晶体管Nx_y的源极s和漏极d均连接到与其对应设置的位线BLx。

第二种连接方式，晶体管Nx_y的源极s和漏极d分别连接到位于下一行、同列的晶体管N(x+1_y)的源极s和漏极d。

第三种连接方式，晶体管Nx_y的源极s连接到与其对应设置的位线BLx，该晶体管Nx_y的漏极d连接到位于下一行、同列的晶体管N(x+1_y)的漏极d。

第四种连接方式，晶体管Nx_y的源极s连接到位于下一行、同列的晶体管N(x+1_y)的源极s，该晶体管Nx_y的漏极d连接到与其对应设置的位线BLx。

可以理解的是，在晶体管阵列中，晶体管的源极s和漏极d的具体连接方式，直接决定了该晶体管中的存储数据(“0”或者“1”)，因此可以根据实际的存储需求，来设定晶体管的源极s、漏极d的连接方式，以保证每一晶体管都能够满足“0”或者“1”的存储。

示意的，在实际的电路设计时，可以固定晶体管的源极s(或漏极d)的连接方式，根据存储需求(“0”或者“1”)，来设定晶体管的漏极d(或源极s)的连接方式。

例如，在一些可能实现的方式中，如图3所示，可以设计m行串联设置的多个晶体管的起始端连接到与所在行对应的位线上；也即第1列晶体管(即Nx_1)的源极s连接到所在行对应的位线BLx上。在此情况下，根据第1列晶体管(即Nx_1)的存储需求来设置第1列晶体管的漏极的连接方式，并依据第1列晶体管(即Nx_1)的漏极的连接方式，来设置第2列晶体管(即Nx_2)的漏极的连接方式，以满足第二个晶体管对存储数据的需求，依次类推，可以从左到右依次设计后续晶体管的漏极的连接方式。

类似的，在另一些可能实现的方式中，可以设计m行串联设置的多个晶体管的末端连接到与所在行对应的位线上；也即第n列晶体管(即Nx_n)的漏极d连接与所在行对应的位线BLx上。在此情况下，根据第n列晶体管的存储需求来设置第n列晶体管的源极的连接方式，并依据第n列晶体管的漏极的连接方式，来设置前一个晶体管的源极的连接方式，以满足前一个晶体管对存储数据的需求，依次类推，可以从右到左依次设计后续晶体管的源极的连接方式。

以下参考图4中4行3列的晶体管阵列，结合具体晶体管的源极和漏极的连接方式， 对只读存储电路的数据存储进行说明。图4中是以第1列晶体管(即Nx_1)的源极s连接到所在行对应的位线BLx为例进行说明的，图4中未示出开关电路C，开关电路C的连接可参考图3。

以图4中位于同一列、且分别位于相邻两行的晶体管N1_1(也可以称为第一晶体管)和晶体管N1_2(也可以称为第二晶体管)中，晶体管N1_1中存储“0”为例。其中，第一晶体管和第二晶体管并不指具体的两个晶体管，第一晶体管和第二晶体管可能是晶体管阵列中位于同一列、且分别位于相邻两行的任意两个晶体管。

对于晶体管N1_1而言，晶体管N1_1的源极(即节点r1c1)固定连接到位线BL1。如图4所示，可以将晶体管N1_1的漏极(即节点r1c2)连接到晶体管N2_1的漏极(即节点r2c2)，这样一来，在通过字线WL2开启晶体管N1_1和晶体管N2_1时，节点r1c2与位线BL2等电位，通过开关电路C控制位线BL2与地线VSS连通，从而能够将位线BL1上存储的高电位下拉到低电位(具体控制方法可以参考下文的相关内容)，进而能够实现“0”信号的读取。

当然，在晶体管N1_1的源极(即节点r1c1)固定连接到位线BL1的情况下，如果需要在晶体管N1_1中存储“1”，可以将晶体管N1_1的漏极(即节点r1c2)同样连接到位线BL1，这样一来，在通过字线WL1开启晶体管N1_1时，位线BL1上的存储的高电位不会发生变化，从而能够实现“1”信号的读取。

以位于同一列、且分别位于相邻两行的晶体管N1_2(也可以称为第三晶体管)和晶体管N2_2(也可以称为第四晶体管)，晶体管N1_2中存储“1”为例。其中，第三晶体管和第四晶体管并不指具体的两个晶体管，第三晶体管和第四晶体管可能是晶体管阵列中位于同一列、且分别位于相邻两行的任意两个晶体管。

对于晶体管N1_2而言，晶体管N1_2的源极(即节点r1c1)固定连接到节点r2c2。如图4所示，可以将晶体管N1_2的漏极(即节点r1c3)连接到晶体管N2_2的漏极(即节点r2c3)，在此情况下，晶体管N1_2的源极和漏极均不与位线BL1连接，这样一来，在通过字线WL2开启晶体管N1_2和晶体管N2_2时，位线BL1上的存储的高电位不会发生变化，从而能够实现“1”信号的读取。

当然，在晶体管N1_2的源极(即节点r1c1)固定连接到节点r2c2的情况下，如果需要在晶体管N1_2中存储“1”，可以将晶体管N1_2的漏极(即节点r1c3)连接到位线BL1，这样一来，在通过字线WL2开启晶体管N1_2和晶体管N2_2时，节点r1c2与位线BL2等电位，通过开关电路C可以控制位线BL2与地线VSS连通，从而能够将位线BL1上存储的高电位下拉到低电位，进而能够实现“0”信号的读取。

以晶体管N2_3为例，晶体管N2_3的源极(即节点r2c3)固定连接到位线BL2。

如果需要在晶体管N2_3中存储“1”，如图4所示，可以将晶体管N2_3的漏极(即节点r2c4)同样连接到位线BL2，这样一来，在通过字线WL3开启晶体管N2_3时，位线BL2上的存储的高电位不会发生变化，从而能够实现“1”信号的读取。

当然，如果需要在晶体管N2_3中存储“0”，可以将晶体管N2_3的漏极(即节点r2c4)连接到晶体管N3_3的漏极(即节点r3c4)，这样一来，在通过字线WL3开启晶体管N2_3和晶体管N3_3时，节点r2c4与位线BL3等电位，通过开关电路C控制位线BL3与地线VSS连通，从而能够将位线BL2上存储的高电位下拉到低电位，进而能够实现“0”信号的 读取。

综上所述，相比于相关技术中的只读存储电路需要在相邻存储单元之间设置假存储单元，并且需要在存储单元上方排布两条金属信号线(位线、地线)而言，本申请实施例提供的只读存储电路中，每一晶体管均作为存储单元进行数据存储，无需设置假存储单元，避免了假存储单元造成的存储面积浪费；并且通过设置相邻两行晶体管之间的连接，可以将后一行晶体管对应的位线与地线导通，作为前一行晶体管的地线，实现存储需求；相当于节省了约一半(50％)的地线，从而能够进一步减小存储单元的面积，并且能够提高以金属线道制约的晶体管阵列密度。

另外，对于最后一行晶体管而言，并不存在下一行的晶体管，因此为了满足最后一行晶体管的存储需求，可以通过设置最后一行晶体管与地线直接连接，以满足其存储需求。

示意的，参考图3所示，对于最后一行(第m行)多个晶体管(也可以称为第五晶体管)而言，该行(第m行)晶体管的源极s可以连接到与该行晶体管对应的位线(BLm；也可以称为第五位线)，也可以连接到地线VSS。类似的，该行(即第m行)晶体管的漏极d可以连接到与该行晶体管对应的位线(BLm)，也可以连接到地线VSS。

以下对本申请实施例提供的只读存储电路的读取方法进行示意的说明。

参考图3所示，以对只读存储电路中第x行第y列的晶体管Nx_y(也即任意晶体管)中的存储数据进行读取为例，如图5所示，该读取方法可以包括：

步骤01、向第1,2,……,x条位线进行预充电(precharge)，并控制第x+1,x+2,……,m条位线BL与地线VSS连通。

步骤02、向第y条字线WLy输入开启信号导通第y列晶体管，并通过第x行位线BLx读取位于第x行第y列晶体管Nx_y中的存储数据。

示意的，以读取图4中的晶体管N1_1中的存储数据(“0”)为例，通过步骤01向位线BL1进行预充电，也即向位线BL1输入高电平电位；并将其他的位线BL2、BL3、BL4与地线VSS连通。然后通过步骤02向字线WL1输入开启信号导通第1列晶体管，在此情况下，晶体管N1_1的漏极(即节点r1c2)与位线BL2等电位(即接地)，从而将位线BL1输入的高电平电位下拉至低电位；此时从位线BL1上读取到晶体管N1_1中的存储数据“0”。

示意的，以读取图4中的晶体管N2_3中的存储数据(“1”)为例，通过步骤01向位线BL1、BL2进行预充电，也即向位线BL1、BL2输入高电平电位；并将其他的位线BL3、BL4与地线VSS连通。然后通过步骤02向字线WL3输入开启信号导通第3列晶体管，在此情况下，位线BL2上的高电位不发生变化；此时从位线BL2上读取到晶体管N2_3中的存储数据“1”。

示意的，以读取图4中的晶体管N3_1中的存储数据(“0”)为例，通过步骤01向位线BL1、BL2、BL3进行预充电，也即向位线BL1、BL2、BL3输入高电平电位；并将其他的位线BL4与地线VSS连通。然后通过步骤02向字线WL1输入开启信号导通第1列晶体管，在此情况下，晶体管N3_1的漏极(即节点r3c2)与位线BL4等电位(即接地)，从而将位线BL3输入的高电平电位下拉至低电位；此时从位线BL3上读取到晶体管N3_1中的存储数据“0”。

示意的，以读取图4中的晶体管N4_1中的存储数据(“0”)为例，通过步骤01向位 线BL1、BL2、BL3、BL4进行预充电，也即向位线BL1、BL2、BL3、BL4输入高电平电位。然后通过步骤02向字线WL1输入开启信号导通第1列晶体管，由于晶体管N4_1的漏极(即节点r4c2)与地线VSS连接，从而将位线BL4输入的高电平电位下拉至低电位；此时从位线BL4上读取到晶体管N4_1中的存储数据“0”。

此处应当理解的是，由于存储电路中针对最后一行晶体管单独设置地线VSS，因此在对最后一行晶体管中的存储数据进行读取时，通过步骤01仅需要对所有的位线BL1、BL2、BL3、BL4进行预充电即可，不需要控制位线与地线VSS连通。

需要说明的是，由于本申请实施例提供的只读存储电路中相邻行之间的晶体管之间存在电连接关系，因此在对位于某一行(第x行)晶体管进行存储数据读取时，在对第x行晶体管对应的位线BLx进行预充电的同时，需要同时向位于位线BLx之前的所有位线BL1,BL2,……,BL(x-1)均进行预充电，以降低位线BL1,BL2,……,BL(x-1)对位线BLx上的电压造成影响(如电压浮动)导致不能对存储数据的准确读取的问题。

另外，为了保证能够对每一行晶体管中的存储数据进行准确读出，避免因位于前行的位线的数量过大，而造成对后行位线的电位影响，在一些可能实现的方式中，可以设置晶体管阵列中的行数小于或等于32，即n≤32。示意的，n可以等于4、8、16等。

以下结合上述只读存储电路的版图排布，对该只读存储电路在只读存储器中的层间分布进行进一步的说明。此处应当理解的是，电路的版图排布与产品中的器件、信号线等的实际分布是一致的。

如图6所示，以存储电路采用4行5列的晶体管阵列为例，在设计该只读存储电路的版图排布时，可以设置晶体管阵列的源极和漏极，与位线BL、地线VSS以及相邻行的晶体管之间的中间连接线ML位于第一金属层M1；m条位线BL和地线VSS位于第二金属层M1；晶体管阵列分布在第一金属层M1远离第二金属层M1的一侧，也可以说第一金属层M1位于晶体管阵列与第二金属层M2之间。

此处应当理解的是，晶体管阵列包括多个膜层结构；例如，如图6所示，可以包括有源层OD(作为晶体管的沟道层)、多晶硅层PO(作为晶体管的栅极层)等。

参考图6所示，位于第二金属层M2中的位线BL和地线VSS可以沿行方向延伸，在此情况下，可以将各位线分别一一对应设置在各行晶体管正对的位置，也即将第i条位线设置在与第i行晶体管正对的位置。

对于地线VSS的设置而言，如图6所示，在一些可能实现的方式中，可以设置地线VSS位于最后一行(即第4行)晶体管的外侧，也即地线VSS设置在位线BL4远离晶体管阵列(或者说BL3)的一侧。如图7所示，在一些可能实现的方式中，可以设置地线VSS和位线BL4(最后一条位线)均设置于第4行晶体管(最后一行晶体管)正对的位置。

另外，参考图6或图7所示，位于第一金属层M1的中间连接线ML可以沿列反向延伸。并且中间连接线ML与位线BL、地线VSS之间可以通过过孔VIA进行电连接。需要说明的是，前述的存储电路为等效电路图，该存储电路中的部分电连接在制作时可以设计为等效连接方式即可，例如图7中第4列的所有晶体管的漏极均通过中间连接线ML直接连接到地线VSS，该连接方式与存储电路中第4列中4个晶体管的漏极依次连接到地线为等效连接方式。

另外，在ROM中，可以设置一个前述的只读存储电路，也可以设置多个前述的只读 存储电路，本申请对此不作限制，实际中可以根据需要进行设置。

需要说明的是，上述实施例中所涉及的“正对”，并不是指绝对的中心相对，以前述地线VSS和位线BL4位于第4行晶体管正对的位置为例，是指地线VSS和位线BL4可以认为是，地线VSS和位线BL4在基板上的投影，与第4行晶体管的投影具有交叠区域；当然实际中，可以在满足设计需求的情况下，通过具体设置交叠区域的大小，以保证存储单元的面积最小。

以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。