具有隔离壁的位单元

技术领域

本发明涉及用于布置在半导体基板上的静态随机存取存储器(SRAM)的位单元，以及用于形成此类位单元的方法。

背景技术

集成电路的设计通常涉及组合大量的功能单元，每个单元包括互连的多个晶体管以提供所需功能。存储器电路包括被配置成存储一个或多个位的多个存储器位单元。存储器电路的一个显著示例是静态随机存取存储器(SRAM)。在常规SRAM技术中，位单元占据总管芯表面积的相对较大部分。

尽管晶体管小型化的持续进步似乎允许更小的单元设计并从而允许更密集的电路，但尺寸减小的晶体管的开发本身可能不足以实现面积高效的电路系统。的确，晶体管的层和互连也需要考虑。

发明内容

本发明的目的是提供一种用于SRAM的位单元，该位单元使得能够进行面积高效的电路设计。可从下文中理解其他目的或另外一些目的。

根据第一方面，提供了一种用于布置在半导体基板上的SRAM的位单元，该位单元包括：

第一对互补晶体管，包括第一上拉晶体管和第一下拉晶体管；

第二对互补晶体管，包括第二上拉晶体管和第二下拉晶体管；

第一传输门晶体管(pass-gate transistor)；以及

第二传输门晶体管；

其中每一晶体管包括半导体沟道，所述半导体沟道沿着相应的水平沟道轨迹在相应的源极区和漏极区之间延伸；

其中所述位单元还包括：

形成用于所述第一对互补晶体管的半导体沟道的公共栅极电极的第一反相器栅极电极和形成用于所述第二对互补晶体管的半导体沟道的公共栅极电极的第二反相器栅极电极，其中所述第一反相器栅极电极和所述第二反相器栅极电极在横向于所述沟道轨迹的相应水平栅极轨迹中延伸：

形成所述第一传输门晶体管的栅极并与所述第一反相器栅极电极对准的第一传输栅极电极；

形成所述第二传输门晶体管的栅极并与所述第二反相器栅极电极对准的第二传输栅极电极；

形成在将所述第一传输栅极电极与所述第一反相器栅极电极分隔开的沟槽中的第一介电壁；以及

形成在将所述第二传输栅极电极与所述第二反相器栅极电极分隔开的沟槽中的第二介电壁。

一种用于形成静态随机存取存储器SRAM的位单元的方法，包括在半导体基板上形成：

第一对互补晶体管，包括第一上拉晶体管和第一下拉晶体管；

第二对互补晶体管，包括第二上拉晶体管和第二下拉晶体管；

第一传输门晶体管；以及

第二传输门晶体管；

其中每一晶体管包括半导体沟道，所述半导体沟道沿着相应的水平沟道轨迹在相应的源极区和漏极区之间延伸；

其中形成所述第一对互补晶体管包括在所述第一对互补晶体管的相应半导体沟道处形成第一反相器栅极电极，从而向所述第一对互补晶体管提供公共栅极电极；

其中形成所述第二对互补晶体管包括在所述第二对互补晶体管的相应半导体沟道处形成第二反相器栅极电极，从而向所述第二对互补晶体管提供公共栅极电极；

其中形成所述第一传输门晶体管和所述第二传输门晶体管包括形成第一传输栅极电极和形成第二传输栅极电极，所述第一传输栅极电极形成所述第一传输门晶体管的与所述第一反相器栅极电极对准的栅极，所述第二传输栅极电极形成第二传输门晶体管的与所述第二反相器栅极电极对准的栅极；

其中，所述方法还包括：

形成将所述第一传输栅极电极与所述第一反相器栅极电极分隔开的沟槽，并用介电材料填充所述沟槽，从而形成将所述第一传输栅极与所述第一反相器栅极电极分隔开的第一介电壁；

形成将所述第二传输栅极电极与所述第二反相器栅极电极分隔开的沟槽，并用介电材料填充所述沟槽，从而形成将所述第二传输栅极与所述第二反相器栅极电极分隔开的第二介电壁。

本发明的位单元设计通过采用第一和第二介电壁来将第一传输栅极电极与第一反相器栅极电极分隔开并将第二传输栅极电极与第二反相器栅极电极分隔开，来启用器件面积和电路密度的缩放。与通过栅极切割形成栅极电极的常规技术相比，这是特别有益的，在常规技术中，连续的栅极电极被蚀刻并拆分成彼此分隔开的两个分开的电极。当减小沟道轨迹之间的间距时，可以执行栅极切割的精度有可能成为决定沟道轨迹之间的最小可能间距的限制因素。栅极切割的精度尤其取决于可用图案化技术的精度和所使用的蚀刻工艺的选择性。光刻图案化工艺中的重叠和对准误差需要如下尺寸裕度：该尺寸裕度有阻碍沟道轨迹之间的间距减小到更小的尺寸的风险。发明人已经认识到，通过用可在栅极电极之前形成的介电壁代替栅极切割，两个对准的栅极电极的端部可以以更紧密的间距分隔开，这本来是可能的。

互补晶体管对可以包括具有相反沟道类型的一对晶体管，即n型晶体管和p型晶体管。第一和第二互补晶体管对可以被配置成相应的反相器对。双反相器对通过交叉耦合触点一起形成一对交叉耦合的反相器。

如已提及的，每个互补晶体管对的晶体管中的一者可以被配置成上拉晶体管，并且该对中的另一晶体管可以被配置成下拉晶体管。晶体管的名称“上拉”、“下拉”或“传输”在本文中应解释为所述晶体管被适配成在(CMOS)反相器或SRAM位单元的传统理解的上下文中作为上拉、下拉或传输晶体管来起作用或工作。

晶体管可以是场效应晶体管(FET)。第一互补晶体管对可以相应地包括第一CMOS对，即第一nFET(即，n型FET)和第一pFET(即，p型FET)。相应地，第二互补晶体管对可以包括第二CMOS对。第一和第二传输晶体管可以各自是nFET或pFET。

每个晶体管包括沿着沟道轨迹(或者在晶体管是诸如鳍式FET之类的基于鳍的晶体管的情况下是鳍轨迹)延伸的半导体沟道。取决于位单元的特定布局，晶体管中的两者或更多者可以具有沿着同一轨迹延伸的沟道。因此，轨迹或沟道轨迹可以被定义成水平几何线，晶体管的沟道沿着该水平几何线形成并与其平行。

类似地，栅极电极中的两者或更多者(例如，反相器栅极电极和传输门电极)可以沿着同一栅极轨迹延伸。因此，栅极轨迹可被定义成水平几何线，栅极电极沿着该水平几何线延伸并平行于该水平几何线。优选地，栅极轨迹与沟道轨迹正交。

由于第一反相器栅极电极形成用于第一对互补晶体管的半导体沟道的公共栅极电极，所以第一反相器栅极电极可以被配置成控制第一对互补晶体管的两个半导体沟道的导电性。第一反相器栅极电极可以部分地或完全地包围第一对互补晶体管的半导体沟道。

由于第二反相器栅极电极形成用于第二对互补晶体管的半导体沟道的公共栅极电极，所以第二反相器栅极电极可以被配置成控制第二对互补晶体管的两个半导体沟道的导电性。第二反相器栅极电极可以部分地或完全地包围第二对互补晶体管的半导体沟道。

由于第一传输栅极电极形成用于第一传输门晶体管的半导体沟道的栅极，所以第一传输栅极电极可以被配置成控制第一传输门晶体管的半导体沟道的导电性。第一传输栅极电极可以部分地或完全地包围第一传输门晶体管沟道。

由于第二传输栅极电极形成用于第二传输门晶体管的半导体沟道的栅极，所以第二传输栅极电极可以被配置成控制第二传输门晶体管的半导体沟道的导电性。第二传输栅极电极可以部分地或完全地包围第二传输门晶体管沟道。

相对空间术语，诸如“垂直”、“上部”、“下部”、“堆叠在……顶部”，在本文中被理解为表示相对于基板的法线方向的位置或方向，或者等效地相对于器件层堆叠的自下而上的方向。相应地，诸如“横向”和“水平”等术语应理解成平行于基板的位置或方向，即平行于基板的上表面或主延伸平面。

在一些实施例中，每一晶体管的半导体沟道可以被布置在公共水平平面中。所得的位单元因此可以被称为平面位单元。可以意识到，取决于由第一和第二对互补晶体管形成的反相器的所选布局，在本公开的范围内可以设想到各种单元拓扑结构。例如，第一下拉晶体管和第一传输门晶体管的半导体沟道可以在公共沟道轨迹中对准，而第二下拉晶体管和第二传输门晶体管的半导体沟沟道可以在公共第二沟道轨迹中对准。将结合附图的详细描述来讨论进一步的示例。

在一些实施例中，第一和第二对互补晶体管可以布置在相应的垂直堆叠中，其中第一和第二反相器栅极电极中的每一者在相应晶体管对的上拉晶体管和下拉晶体管之间垂直延伸。换言之，当沿着垂直方向观察时，相应晶体管对被布置成垂直布置，其中该对的晶体管中的第一晶体管处于下部第一层级处，而晶体管中的另一晶体管处于上部第二层级处，或者处于与基板相距不同的距离处。在这一布局中，第一上拉晶体管和第一传输门晶体管的半导体沟道可以在公共沟道轨迹中对准，而第二上拉晶体管和第二传输门晶体管的半导体沟沟道可以在公共第二沟道轨迹中对准。第一沟道轨迹和第二沟道轨迹可以被布置在基板上方的第一垂直层级处，从而允许第一和第二下拉晶体管被布置在高于或低于第一层级的第二垂直层级处。

上述布局，其中每个晶体管对被布置在垂直堆叠中，即从基板看在彼此之上，可以被称为垂直布局，并且晶体管对被称为垂直堆叠的互补FET或CFET。这是降低位单元面积的高效方式，并且特别是降低相邻沟道轨迹之间的横向间距。

在一些实施例中，第一介电壁和第二介电壁可以在第一层级和第二层级之间垂直延伸，并且在互补晶体管的垂直堆叠之间水平延伸。绝缘壁的存在也在垂直布局中提供了传输栅极电极和反相器栅极电极之间的电分离，从而允许相邻沟道轨迹之间的间距进一步减小。归因于位单元的垂直布局，第一和第二介电壁可以形成公共壁，即形成同一壁结构的一部分。

位单元的本发明配置允许具有10纳米(nm)或更小，诸如8nm或更小的厚度的介电壁。

在一些示例中，每个晶体管的半导体沟道可以由相应的鳍部分形成。此类结构也可以被称为细长层堆叠，其纵向尺寸在沟道轨迹中沿着基板定向并从基板垂直突出。此外，一个或多个晶体管的半导体沟道可以有利地形成在一个或多个水平半导体纳米线中。栅极电极可以相应地被配置成完全包围/包裹相应的一个或多个纳米线的沟道区的全环绕栅极电极。水平半导体纳米线在此可以指沿着基板水平延伸并悬置在基板上方的半导体结构。纳米线可以形成具有闭合的周向延伸的边界表面的半导体主体。各种稍后的纵横比是可能的，诸如接近一的宽高比，或者大于一(诸如水平取向的纳米片半导体结构)或小于一(诸如垂直取向的纳米片)的宽高比。晶体管的源极区和漏极区也可以形成在纳米线的相对端。晶体管的源极和漏极触点可以完全包围/包裹相应的一个或多个纳米线的源极区和漏极区。

介电壁可以通过在由布置在相邻鳍部或细长层堆叠上的侧壁间隔物限定的间隙中沉积介电材料来形成，如将参考附图进一步详细讨论的。这允许介电壁的厚度由侧壁间隔物的厚度限定，并且侧壁在鳍之间自对准。

附图说明

通过参考附图的说明性和非限制性的以下详细描述，可更好地理解以上以及其他目的、特征和优点。在附图中，除非另有说明，否则相似的附图标记将用于相似的元件。

图1是根据一实施例的平面位单元的示意俯视图。

图2示出了根据一实施例的SRAM的位单元的示例电路图。

图3a和图3b示出了在两个不同垂直层级处所取得的堆叠式位单元的水平截面。

图4a-c示出了贯穿图3a和图3b中的位单元的垂直截面。

图5a和图5b示出了在两个不同垂直层级处所取得的堆叠式位单元的水平截面。

图6a-c示出了贯穿图5a和图5b中的位单元的垂直截面。

图7a-e是根据一示例的示出在形成介电壁期间的各种步骤的透视图。

具体实施方式

下面将参考附图描述用于布置在半导体基板上的SRAM的位单元以及用于形成此类位单元的方法。

在图1中，示出了平面位单元10的示意性俯视图，即其中各晶体管布置在相对于半导体基板的公共平面中的位单元。位单元10包括形成第一互补晶体管对的第一上拉晶体管PU1和第一下拉晶体管PD1，以及形成第二互补晶体管对的第二上拉晶体管PU2和第二下拉晶体管PD2。此外，提供了第一传输门晶体管PG1和第二传输门晶体管PG2。第一下拉晶体管PD1和第一传输门晶体管PG1沿着第一沟道轨迹FT1分布，且第二下拉晶体管PD2和第二传输门晶体管PG2沿着第二沟道轨迹FT2分布。第一上拉晶体管PU1沿着第三沟道轨迹FT3布置，且第二上拉晶体管PU2沿着第四沟道轨迹布置。轨迹或沟道轨迹FT1-4表示不同的平行几何轨迹或几何线，晶体管的半导体沟道沿着这些轨迹或线形成并且与其平行。如下文将描述的，晶体管的半导体沟道可由相应的鳍结构形成，并且因此沟道轨迹FT1-4也可称为鳍轨迹。相应地，沟道轨迹FT1-4对应于从中形成半导体沟道的鳍结构的纵向方向。

在图1中进一步示出了第一和第二栅极轨迹GT1、GT2。栅极轨迹GT1、GT2横向于沟道轨迹FT1-4延伸并跨越沟道轨迹FT1-4。类似于沟道轨迹FT1-4，栅极轨迹GT1、GT2表示不同的平行几何轨迹或几何线，位单元10的栅极电极沿着这些平行几何轨迹或者几何线分布。栅极电极可以被形成在嵌入有位单元10的一个或多个介电层中的相应栅极沟槽中。因此，GT1和GT2可以被理解成表示在其中形成栅极电极的栅极沟槽的纵向方向。

第一反相器栅极电极121形成用于第一上拉晶体管PU1和第一下拉晶体管PD1的半导体沟道的公共栅极电极，并且第二反相器栅极电极122形成用于第二上拉晶体管PU2和第二下拉晶体管PD2的半导体沟道的公共栅极电极。通过这种布置，第一反相器栅极电极121被允许控制第一对互补晶体管的两个半导体沟道的导电性，并且第二反相器栅极电极122被允许控制第二对互补晶体管中的两个半导体沟道的导电性。此外，第一传输栅极电极131被布置成形成第一传输门晶体管PG1的栅极，第二传输栅极电极132被布置成形成第二传输门晶体管PG2的栅极。第二传输栅极电极132和第一反相器栅极电极121沿着第一栅极轨迹GT1分布，使得它们彼此对准。类似地，第一传输栅极电极131和第二反相器栅极电极122沿着第二栅极轨迹GT2分布并且彼此对准。

图1还示出了被形成在将第一反相器栅极电极121与第二传输栅极电极132分隔开的沟槽中的第一介电壁141，以及被形成在将第二反相器栅极电极122与第一传输栅极电极131分隔开的沟槽中的第二介电壁142。因此，介电壁141、142可以被理解成在反相器栅极电极121、122的端部与传输栅极电极131、132的端部之间延伸的主体，传输栅极电极131、132沿着公共栅极轨迹GT1、GT2延伸并且被布置成与该主体相互邻接。介电壁141、142的存在允许各个栅极轨迹GT1、GT2中的电极彼此电分离，以确保位单元10的正确操作。如本附图所示，可以提供另外的介电壁143、143’、144、144’，以将反相器栅极电极以及信号线BL、BLB与相邻器件(诸如位单元阵列中的相邻位单元)分隔开。介电壁可以通过下面结合图7a-e概述的方法来形成。

三个接触轨迹CT1、CT2、CT3也在图1中示出。接触轨迹CT1-3横向于沟道轨迹FT1-3并跨越沟道轨迹FT1-3延伸，并且平行于栅极轨迹GT1、GT2。接触轨迹表示不同的平行几何轨迹或几何线，器件10的源极/漏极触点沿着这些平行几何轨迹或者几何线布置。源极/漏极触点可以被形成在嵌入有位单元10的一个或多个介电层中的相应接触沟槽中。因此，CT1-3可以被理解成表示在其中形成源极/漏极触点的接触沟槽的纵向方向。源极/漏极触点被布置成将晶体管的源极/漏极区连接到互补位线BL和BLB以及字线WL形式的信号线以及供电线VDD和VSS。

在图1中，各种栅极电极和源极/漏极触点被示意性地示为布置在基板上。然而，如可以明白的，一个或多个隔离层或介电层或类似物可以存在于基板与布置在其上的结构之间，以提供基板的主表面与栅极电极和源极/漏极触点之间的电隔离。此外，形成在基板上的结构可以被嵌入在一个或多个介电层中，但是为了说明清楚起见，附图中省略了这些介电层。

尽管本文引用了晶体管的“漏极区”/“源极区”和“漏极触点”/“源极触点”，但应注意的是，区/触点的实际功能可取决于流过晶体管的电流的方向。因此，“漏极”和“源极”应广义地解释成仅仅是晶体管的两个不同区域/触点的标签。因此，对晶体管“漏极”区的引用可以被解释成对晶体管的“第一源极/漏极”区的引用，并且对晶体管的“源极”区的引用可被解释成对晶体管的“第二源极/漏极”区的引用，并相应地适用于“源极”触点和“漏极”触点。

器件10的所示部分可以对应于多个对应功能单元的阵列(例如相同位单元的阵列或一些其他逻辑单元)中的一个功能单元。因此，器件10可以包括多个规则地间隔开且平行的沟道轨迹、多个规则地间隔开且平行的栅极轨迹以及多个规则地间隔开且平行的接触轨迹。这些轨迹可以一起限定规则网格。栅极电极可以设置在沟道轨迹和栅极轨迹之间的交叉处。源极触点/漏极触点可以设置在沟道轨迹和接触轨迹之间的交叉处。晶体管的半导体沟道可以沿着沟道轨迹在源极触点/漏极触点对之间延伸。使用介电壁来分隔开沿相同栅极轨迹延伸的栅极电极的优点在于可以进一步减小沟道轨迹之间的间距或节距。

第一和第二传输门晶体管PG1、PG2可以是n型或p型FET，诸如nMOSFET或pMOSFET。第一上拉晶体管PU1和第二上拉晶体管PU2可以是p型FET，诸如pMOSFET，而第一下拉晶体管PD1和第二下拉晶体管PD2可以是n型FET，诸如nMOSFET。因此，第一和第二互补晶体管对可以形成相应的CMOS晶体管对。

图2示出了根据一实施例的位单元的平面布局的一个示例电路图。图2示出了实现成SRAM位单元的位单元10，并且相应地包括互补位线BL和BLB以及字线WL形式的信号线以及供电轨VDD和VSS。尽管图2中所示的SRAM位单元是6晶体管(6T)SRAM位单元，但应注意的是，带有介电壁141-144的该设计也可被用在其他SRAM拓扑结构中，诸如4T至10T位单元设计。

在上文中，主要参考有限数量的示例描述了根据本发明概念的位单元10。然而，如本领域技术人员容易理解的，在由所附权利要求书限定的本发明构思的范围内，除了上面公开的示例以外的其他示例同样是可能的。

例如，虽然图1示出了平面布局(其中所有晶体管基本上布置在同一平面中)，但图3a-b、4a-c、5a-b和6a-c示出了垂直配置，其中每一互补对的晶体管堆叠在彼此之上。因此，互补对的晶体管中的第一者被布置在图3a和5a所示的下部第一层级处，而晶体管中的另一者被布置在图3b和5b所示的上部第二层级处。这种位单元布局可以被称为垂直布局，其中每一互补对的晶体管是垂直堆叠的互补FET或CFET。使用所谓的“序贯”工艺，可以通过首先加工底部器件来形成包括底部和顶部FET器件的CFET器件。此后，上部器件的沟道区可以设置有栅极堆叠，该栅极堆叠电连接到底部器件的栅极堆叠。因此，在序贯工艺中，下部器件和上部器件的栅极电极可被形成为分开的电极，它们在垂直上被互连以形成如上所述的反相器栅极电极131、132。

序贯工艺不同于所谓的“单片”工艺，在单片工艺中，底部和顶部器件可以设置有“单片”栅极堆叠，该栅极堆叠限定了顶部和底部器件在物理和电气上共用的栅极电极。在下文中，将讨论用于形成反相器栅极电极的单片工艺作为解说性示例。

如前所述，图3a是在下部水平层级处所取得的位单元的水平截面，在该下部水平层级处布置有传输门晶体管PG1、PG2和上拉晶体管PU1、PU2，而图3b是在上部水平层级处取得的水平截面，在该上部水平层级处布置有下拉晶体管PD1、PD2。应该注意的是，这是解说在此公开的概念的实施例的示例，并且其他配置也是可以设想的。传输门晶体管PG1、PG2可以在替代布局中被改为布置在上部层级处。此外，位单元可以包括改为布置在较高层级处的上拉晶体管PU1、PU2，而下拉晶体管PD1、PD2可以改为布置在下部层级处。

图3a示出了位单元，其中第一和第四细长半导体结构(也称为鳍结构)沿着相应的鳍轨迹延伸并通过中间介电壁241相互分隔开。鳍结构151、153可以包括沟道部或有源区，包括例如沟道鳍、沟道纳米线或沟道纳米片，由此可以形成所得的FET。在本示例中，沟道部包括相应的纳米片堆叠。与这些结构正交地，反相器栅极电极和传输栅极电极沿着穿过鳍轨迹的相应栅极轨迹延伸。在图3a所示的示例中，示出了四个栅极：形成第一传输门晶体管PG1的栅极的第一传输栅极电极131、形成第二传输门晶体管PG2的栅极的第二传输栅极电极132、形成第一上拉晶体管PU1的栅极的第一反相器栅极电极231，以及形成第二上拉晶体管PU2的栅极的第二反相器栅极电极232。第一传输栅极电极131和第二反相器栅极电极232被形成为共享同一栅极轨迹并由隔离壁241分隔开，而第二传输栅极电极132和第一反相器栅极电极231共享同一栅极轨迹并由隔离壁241分隔开，其在本示例中是将两个栅极轨迹的栅极电极分隔开的公共壁。

图3b示出了同一位单元的上部层，其中第二鳍结构152沿着第一鳍轨迹FT1布置在第一上拉晶体管PU1上方，并限定了第一下拉晶体管PD1。此外，第四鳍结构154沿着第二鳍轨迹FT2布置在第二上拉晶体管PU2上方，从而形成第二下拉晶体管PD2。因此，第一上拉晶体管PU1和第一下拉晶体管PD1形成垂直堆叠的FET的第一互补对，而第二上拉晶体管PU2和第二下拉晶体管PD2形成垂直堆叠的FET的第二互补对。第二和第四鳍结构152、154可以包括具有与下方的第一和第三鳍结构151、153中的一者相反的掺杂类型的沟道部，以便形成互补晶体管对。图3b还示出了第一反相器栅极电极231以及第二反相器栅极电极232，第一反相器栅极电极231在第一上拉晶体管PU1和第一下拉晶体管PD1之间垂直延伸，第二反相器栅极电极232在第二上拉晶体管PU2和第二下拉晶体管PD2之间垂直延伸。第一和第二反相器栅极电极231、232因此可以形成用于互补对中的每一对的在物理和电气上公共的栅极电极，并且因此是单片工艺的结果。

图3a和图3b还示出了信号线BL、BLB和WL以及供电线VDD、VSS和互连结构161、162、163、169的位置，这将在下文中参考图4a-c进一步详细讨论。

图4a是沿着图3a-b中所示的线A-A’的垂直截面，即垂直贯穿第二下拉晶体管PD2、第二上拉晶体管PU2和第一传输门晶体管PG1的栅极。在本示例中，晶体管沟道被形成在鳍结构151、153、154中。鳍结构151、153、154的有源区的各种配置是可能的。例如，每一鳍结构151、153、154可以包括沟道纳米片171的堆叠，如在本示例中所示。在其他配置中，有源区可以包括单个沟道结构，诸如鳍、纳米线或纳米片。栅极结构175可以是完全包围沟道结构171的全环绕栅极(GAA)结构，或者是所谓的叉片型栅极结构，其中栅极结构仅环绕沟道结构171的一部分。在后一情形中，介电壁，也称为叉片壁，可以在横向方向上将第二上拉晶体管PU2的沟道结构171与第一传输门晶体管PG1彼此分隔开，如将结合图6a更详细地讨论的。

图4a中的纳米片171可以具有小于1的高宽比。然而，其他设计也是可能的，诸如具有大于厚度尺寸的尺寸或大于横向尺寸的厚度尺寸的纳米片。

绝缘介电壁241在图4a中在图3a中所示的下部层级中的第一传输门晶体管PG1和第二上拉晶体管PU2之间垂直延伸，从而提供第一传输栅极电极131和第二反相器栅极电极232之间的电分离。介电壁241从布置在基板110的顶表面处的浅沟槽绝缘(STI)145一直延伸到布置在图3b所示的上部层级处的第二下拉晶体管PD2。图4a还示出了另一第二介电壁243，其被布置成提供针对相邻位单元的电绝缘。类似于将第一传输栅极电极131与第二反相器栅极电极232分隔开的介电壁241，第二介电壁243可以从布置在基板110处的STI 145垂直延伸并且一直延伸到第二下拉晶体管PD2。

图4a还示出了用于上述信号线和供电线的轨迹，其中第一电源VDD被布置在基板110的上表面下方的功率轨31中，互补位线BL、BLB被布置在晶体管堆叠的上方的局部互连层MINT中，且字线WL被布置在MINT层上方的金属层M1中。如本附图所示，字线WL可以借助于垂直互连161连接到第一传输栅极电极PG1，垂直互连161从M1延伸穿过互连层MINT、VINT并经过上部晶体管层一直向下延伸到在其中布置有传输门晶体管PG1的下部晶体管层。

图4b是沿着图3a-b中所示的线B-B’的垂直截面，即在两对互补晶体管之间并正交地贯穿在其中形成晶体管的鳍结构151-154。该截面示出了互连结构164、164’以及互连结构165、165’，互连结构164、164’将下部层级中的第一传输门晶体管PG1和第一上拉晶体管PU1的源极/漏极端子与上部层级中的第一下拉晶体管PD1的源极-漏极端子互连，互连结构165、165’将下部层级中的第二传输门晶体管PG2和第二上拉晶体管PU2的源极/漏极端子与上部层级中的第二下拉晶体管PD2的源极-漏极端子互连。顶部互连结构164’、165’中的每一者经由相应的归并结构(也称为M0A归并)连接到底部互连结构164、165，以形成位单元的内部节点Q、QB。介电壁241、242、243也被示出为从相应的STI 145垂直延伸。

图4c是跨图3a和图3b的线C-C’线所取得的与图4a和图4b中的截面相似的截面。因此，该截面贯穿形成在第一鳍结构151中的第一传输门晶体管PG1的源极/漏极区，贯穿形成在第三鳍结构153中的第二上拉晶体管PU2的源极-漏极区，并且贯穿形成在第四鳍结构154中的第二下拉晶体管PD2的源极/漏极区。隔离壁241也在该附图中示出，从基板110处的STI145垂直延伸并且在图3a所示的下部层级中的第一传输门晶体管PG1和第二上拉晶体管PU2之间延伸到图3b所示的上部层级中的第二下拉晶体管PD2。

位线BL在此借助于从MINT向下延伸到在其中布置有传输门晶体管PG1的下部层级的垂直互连162来连接到第一传输门晶体管PG1的源极/漏极触点166。还示出了电源VDD，其借助于从功率轨31垂直延伸到在其中布置有上拉晶体管PU2的下部层级的硅通孔163来从下方连接到第二上拉晶体管PU2的源极/漏极触点167。此外，电源VSS借助于通孔169连接到上部层级下拉晶体管PD2，通孔169从金属层M1穿过互连层MINT向下到达第二下拉晶体管PD2的源极/漏极触点168。

如上所述，在本发明构思的又一些示例中，位单元10的CFET可以包括所谓的叉片FET，其中在栅极图案化之前，在共享同一栅极轨迹GT1、GT2的晶体管的沟道纳米片之间形成介电壁。结果，栅极电极没有完全包裹环绕栅极区。相反，如图6a-c所示，栅极电极包裹环绕沟道区的不邻接介电壁的部分。

图5a-b和6a-c示出了与图3a-b和4a-c中所示的位单元布局类似的位单元布局。因此，一般参考图3a-b和图4a-c的上述描述。

然而，归因于FET的叉片布局，由于鳍结构151-154可以被布置成与介电壁241直接接触，因此鳍轨迹FT1、FT2被允许以更紧密的间距来布置。当研究图6a-c中的截面时，将明白叉片布局的益处，其中示出了下部层级中的第一和第三鳍结构151、153之间的以及上部层级中的第二和第四鳍结构152、154之间的更紧密的水平间距。通过在图案化纳米片171处的栅极电极175之前在鳍结构151-154之间形成介电壁241，可以实现相同垂直层级处的晶体管(诸如图6a中的第一传输门晶体管PG1和第二上拉晶体管PU2)之间更紧密的节距。

现在将参考图7a-e中的透视图来讨论用于在位单元中形成介电壁的方法，该位单元类似于上面结合图1-6公开的位单元。应该注意的是，所提出的方法是说明性的示例，并且取决于位单元10的特定性能要求和布局，其他方法也是可能的。

在图7a中，在基板110上形成了多个细长的半导体结构751、752。基板110可以是适合于CMOS加工的常规半导体基板。基板110可以是单层半导体基板，例如由诸如Si基板、锗(Ge)基板或硅锗(SiGe)基板之类的块状基板(bulk substrate)形成。然而，多层/复合基板也是可能的，例如体块状基板上的外延生长半导体层，或者绝缘体上半导体(SOI)基板。

多个细长的半导体结构751、752中的每一者可以由细长的鳍形层堆叠形成，该鳍形层堆叠具有沿基板110在第一水平方向上取向的纵向尺寸并在垂直方向上从基板110突出。因此，细长的半导体结构751、752可以被称为鳍结构。鳍结构的宽度尺寸被取向在横向于第一水平方向的第二水平方向上。

每一鳍结构751可包括在自下而上的方向上的下部器件子堆叠、在下部器件子堆叠上的中间绝缘层，和在中间绝缘层上的上部器件子堆叠(图7a-e中未示出)。器件子堆叠可以被认为对应于图3-6中所示的鳍结构151-154。在本附图中，封盖层174被布置在鳍结构751、752上。

子堆叠的各种配置是可能的。例如，每个子堆叠可以包括若干沟道纳米片和沿垂直方向与沟道纳米片交替布置的若干牺牲纳米片。在其他配置中，子堆叠可以包括单个沟道结构，诸如鳍、纳米线或纳米片。

牺牲纳米片可以由与沟道纳米片的半导体材料(“沟道材料”)不同的半导体材料(“牺牲材料”)形成，并被选择成可相对于沟道材料被选择性地去除。如本文所使用的，与材料或特征(例如层或层部分)的去除相结合的术语“选择性”是指该材料或特征是使用蚀刻工艺以大于暴露于该蚀刻工艺的另一材料/特征的速率来蚀刻该材料/特征以被去除/可去除。牺牲材料可以是SiGe

下部子堆叠中的Si沟道材料和上部子堆叠中的SiGe沟道材料允许形成包括n型下部FET和p型上部FET的CFET器件。SiGe上部沟道材料可使得能够形成经应变的上部沟道层，这可改进用于上部FET的沟道的性能。更一般而言，下部FET器件和上部FET器件的沟道材料的Ge含量可被选择来优化器件的沟道特性。

鳍结构的纳米片和层可以各自是外延纳米片和层，例如由外延地生长或沉积的半导体材料形成。允许形成高质量的材料晶体(例如单晶)纳米片或层的外延技术(诸如Si和SiGe的化学气相沉积(CVD)或物理气相沉积(PVD))本身是本领域已知的。

中间绝缘层可以由绝缘材料形成，诸如氧化物或氮化物。例如，中间绝缘层可以包含SiO

鳍结构751、752可以通过使用硬掩模层作为蚀刻掩模来被图案化。可以使用常规图案化技术来将硬掩模层图案化，例如诸如光刻和蚀刻(“litho-etch”)之类的单图案化技术或者诸如(litho-etch)

在图7b中，间隔物材料层180已被共形地沉积在鳍结构751、752上，以形成鳍结构751、752之间的经降低宽度的间隙。该间隙随后填充有形成介电隔离壁710的介电材料，这可对应于例如图3a中所示的隔离壁242、242’、243、243’。间隔物材料层可以例如是ALD沉积的氮化物或碳化物，诸如SiN、SiCO、SiOCN或SiC，或者非晶硅(a-Si)。可以使用各向异性蚀刻工艺(诸如反应性离子蚀刻)来将间隔物材料层回蚀(例如，自上而下，在垂直方向上朝向基板)。将明白，间隔物层180允许相邻鳍结构751、752之间的间隙的宽度被修整，以限定在其间形成的介电壁710的厚度。有利地，该工艺允许介电壁710在沟道轨迹FT1-FT4之间自对准。介电壁710可以通过诸如SiCO或Al2O3之类的介电材料的共形沉积来被形成，所述介电材料可以是单层或多层地添加的。

在图7c中，隔离材料182(诸如SiO

在图7d中，已经执行了鳍暴露工艺，其中隔离材料182已经被回蚀并且鳍结构751、752的顶部部分以及介电壁710的顶部部分已经被暴露。

此后，形成了例如SiO

在栅极形成工艺之后，该方法可以继续进行来形成源极触点/漏极触点以及互连结构，从而得到例如图3a-b、4a-c、5a-b和6a-c中所示的结构。

在上文中，主要参考有限数量的示例描述了本发明构思。然而，如本领域技术人员容易理解的，在由所附权利要求书限定的本发明构思的范围内，除了上面公开的示例以外的其他示例同样是可能的。