放大器、放大控制方法和存储电路

技术领域

本发明涉及存储技术领域，尤其涉及一种放大器、放大控制方法和存储电路。

背景技术

在相关技术中，柔性传感、近存计算和存内计算都需要存储电路，存储电路包括的灵敏放大器存在漏电流大，并功耗高的问题。

发明内容

本发明的主要目的在于提供一种放大器、放大控制方法和存储电路，解决现有的存储电路包括的灵敏放大器存在漏电流大，并功耗高的问题。

本发明实施例提供了一种放大器，包括第一节点、第二节点、第一控制电路、第二控制电路、第三控制电路和第四控制电路；

所述第一控制电路分别与第一节点、第二节点、第三节点和第四节点电连接，用于在所述第一节点的电位的控制下，控制所述第二节点与所述第三节点之间连通或断开，控制所述第二节点与所述第四节点之间连通或断开；

所述第二控制电路分别与第一节点、第二节点、第三节点和第四节点电连接，用于在所述第二节点的电位的控制下，控制所述第一节点与所述第三节点之间连通或断开，控制所述第一节点与所述第四节点之间连通或断开；

所述第三控制电路分别与第一控制端、第一电压端和第三节点电连接，用于在所述第一控制端提供的第一控制信号的控制下，控制所述第三节点与所述第一电压端之间连通或断开；

所述第四控制电路分别与第二控制端、第二电压端和第四节点电连接，用于在所述第二控制端提供的第二控制信号的控制下，控制所述第四节点与所述第二电压端之间连通或断开；

所述第三控制电路包括的晶体管和所述第四控制电路包括的晶体管为氧化物晶体管。

可选的，所述第三控制电路包括第一晶体管，所述第四控制电路包括第二晶体管；

所述第一晶体管的栅极与所述第一控制端电连接，所述第一晶体管的第一极与第一电压端电连接，所述第一晶体管的第二极与第三节点电连接；

所述第二晶体管的栅极与所述第二控制端电连接，所述第二晶体管的第一极与第四节点电连接，所述第二晶体管的第二极与第二电压端电连接；

所述第一晶体管和所述第二晶体管都为氧化物晶体管。

可选的，本发明至少一实施例所述的放大器还包括第五控制电路和第六控制电路；

所述第五控制电路分别与第一节点、第二节点和第四节点电连接，用于在所述第一节点的电位的控制下，控制所述第二节点与所述第四节点之间连通或断开；

所述第六控制电路分别与第一节点、第二节点和第四节点电连接，用于在所述第二节点的电位的控制下，控制所述第一节点与所述第四节点之间连通或断开。

可选的，所述第五控制电路包括第三晶体管，所述第六控制电路包括第四晶体管；

所述第三晶体管的栅极与所述第一节点电连接，所述第三晶体管的第一极与所述第二节点电连接，所述第三晶体管的第二极与第四节点电连接；

所述第四晶体管的栅极与所述第二节点电连接，所述第四晶体管的第一极与所述第一节点电连接，所述第四晶体管的第二极与第四节点电连接。

可选的，所述第三晶体管和所述第四晶体管都为氧化物晶体管。

可选的，本发明至少一实施例所述的放大器还包括第一开关控制电路和第二开关控制电路；

所述第一开关控制电路分别与第一开关控制端、第一输入端和第一节点电连接，用于在所述第一开关控制端提供的第一开关控制信号的控制下，控制所述第一输入端与所述第一节点之间连通或断开；

所述第二开关控制电路分别与第二开关控制端、第二输入端和第二节点电连接，用于在所述第二开关控制端提供的第二开关控制信号的控制下，控制所述第二输入端与所述第二节点之间连通或断开。

可选的，所述第一开关控制电路包括第五晶体管，所述第二开关控制电路包括第六晶体管；

所述第五晶体管的栅极与所述第一开关控制端电连接，所述第五晶体管的第一极与所述第一输入端电连接，所述第五晶体管的第二极与所述第一节点电连接；

所述六晶体管的栅极与所述第二开关控制端电连接，所述第六晶体管的第一极与所述第二输入端电连接，所述第六晶体管的第二极与所述第二节点电连接。

可选的，所述第一控制电路包括第七晶体管和第八晶体管，所述第二控制电路包括第九晶体管和第十晶体管；

所述第七晶体管的栅极与第一节点电连接，所述第七晶体管的第一极与第三节点电连接，所述第七晶体管的第二极与第二节点电连接；

所述第八晶体管的栅极与第一节点电连接，所述第八晶体管的第一极与所述第二节点电连接，所述第八晶体管的第二极与第四节点电连接；

所述第九晶体管的栅极与第二节点电连接，所述第九晶体管的第一极与第三节点电连接，所述第九晶体管的第二极与第一节点电连接；

所述第十晶体管的栅极与第二节点电连接，所述第十晶体管的第一极与所述第一节点电连接，所述第十晶体管的第二极与第四节点电连接。

可选的，所述第七晶体管和所述第九晶体管都为p型晶体管，所述第八晶体管和所述第十晶体管都为n型晶体管。

可选的，所述放大器还包括第五控制电路和第六控制电路，所述第五控制电路包括第三晶体管，所述第六控制电路包括第四晶体管；

所述第八晶体管的阈值电压小于所述第三晶体管的阈值电压，所述第十晶体管的阈值电压小于所述第四晶体管的阈值电压。

可选的，所述第三控制电路包括第一晶体管，所述第四控制电路包括第二晶体管；

所述第一晶体管的宽长比大于所述第七晶体管的宽长比，所述第一晶体管的宽长比大于所述第八晶体管的宽长比，所述第一晶体管的宽长比大于所述第九晶体管的宽长比，所述第一晶体管的宽长比大于所述第十晶体管的宽长比；

所述第二晶体管的宽长比大于所述第七晶体管的宽长比，所述第二晶体管的宽长比大于所述第八晶体管的宽长比，所述第二晶体管的宽长比大于所述第九晶体管的宽长比，所述第二晶体管的宽长比大于所述第十晶体管的宽长比；

所述第八晶体管的宽长比小于所述第七晶体管的宽长比，所述第十晶体管的宽长比小于所述第九晶体管的宽长比。

本发明实施例还提供一种放大控制方法，应用于上述的放大器，所述放大控制方法包括：

第一控制电路在第一节点的电位的控制下，控制第二节点与第三节点之间连通或断开，控制第二节点与第四节点之间连通或断开；

第二控制电路在第二节点的电位的控制下，控制第一节点与第三节点之间连通或断开，控制第一节点与第四节点之间连通或断开；

第三控制电路在第一控制信号的控制下，控制第三节点与第一电压端之间连通或断开；

第四控制电路在第二控制信号的控制下，控制第四节点与第二电压端之间连通或断开。

可选的，所述放大器还包括还包括第一开关控制电路和第二开关控制电路；放大周期包括先后设置的输入阶段和放大阶段；

所述放大控制方法还包括：

在输入阶段，第一开关控制电路在第一开关控制信号的控制下，控制所述第一输入端与所述第一节点之间连通；第二开关控制电路在第二开关控制信号的控制下，控制第二输入端与第二节点之间连通；

在放大阶段，第一开关控制电路在第一开关控制信号的控制下，控制所述第一输入端与所述第一节点之间断开；第二开关控制电路在第二开关控制信号的控制下，控制第二输入端与第二节点之间断开。

可选的，本发明至少一实施例所述的放大控制方法还包括：在放大阶段，第三控制电路在第一控制信号的控制下，控制第三节点与第一电压端之间连通，第四控制电路在第二控制信号的控制下，控制第四节点与第二电压端之间连通；

在放大阶段，

当第一节点的电位为第三电压，第二节点的电位为第四电压时，第一控制电路在第一节点的电位的控制下，控制所述第二节点与第三节点之间连通，所述第二控制电路在第二节点的电位的控制下，控制所述第一节点与第四节点之间连通；

当第一节点的电位为第四电压，第二节点的电位为第三电压时，第一控制电路在第一节点的电位的控制下，控制第二节点与第四节点之间连通，第二控制电路在第二节点的电位的控制下，控制第一节点与第三节点之间连通。

本发明实施例还提供一种存储电路，包括上述的放大器。

本发明实施例所述的放大器、放大控制方法和存储电路通过将第三控制电路包括的晶体管和第四控制电路包括的晶体管设置为氧化物晶体管，可以减小放大器的漏电流，并降低功耗。

附图说明

图1是本发明至少一实施例所述的放大器的结构图；

图2是本发明至少一实施例所述的放大器的结构图；

图3是本发明至少一实施例所述的放大器的结构图；

图4是本发明至少一实施例所述的放大器的电路图；

图5是本发明至少一实施例所述的放大器的电路图；

图6是本发明至少一实施例所述的存储电路的结构图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。在本发明实施例中，为区分晶体管除栅极之外的两极，将其中一极称为第一极，另一极称为第二极。

在实际操作时，当所述晶体管为薄膜晶体管或场效应管时，所述第一极可以为漏极，所述第二极可以为源极；或者，所述第一极可以为源极，所述第二极可以为漏极。

如图1所示，本发明实施例所述的放大器包括第一节点BIT、第二节点BIT#、第一控制电路11、第二控制电路12、第三控制电路13和第四控制电路14；

所述第一控制电路11分别与第一节点BIT、第二节点BIT#、第三节点N3和第四节点N4电连接，用于在所述第一节点BIT的电位的控制下，控制所述第二节点BIT#与所述第三节点N3之间连通或断开，控制所述第二节点BIT#与所述第四节点N4之间连通或断开；

所述第二控制电路12分别与第一节点BIT、第二节点BIT#、第三节点N3和第四节点N4电连接，用于在所述第二节点BIT#的电位的控制下，控制所述第一节点BIT与所述第三节点N3之间连通或断开，控制所述第一节点BIT与所述第四节点N4之间连通或断开；

所述第三控制电路13分别与第一控制端SE#、第一电压端V1和第三节点N3电连接，用于在所述第一控制端SE#提供的第一控制信号的控制下，控制所述第三节点N3与所述第一电压端V1之间连通或断开；

所述第四控制电路14分别与第二控制端SE、第二电压端V2和第四节点N4电连接，用于在所述第二控制端SE提供的第二控制信号的控制下，控制所述第四节点N4与所述第二电压端V2之间连通或断开。

本发明实施例所述的放大器通过将第三控制电路13包括的晶体管和第四控制电路14包括的晶体管设置为氧化物晶体管，可以减小放大器的漏电流，并降低功耗。

在本发明至少一实施例中，所述放大器可以为灵敏放大器，所述放大器可以应用于SRAM(Static Random-Access Memory，静态随机存取存储器)，但不以此为限。

本发明实施例所述的放大器在工作时，在放大阶段，第三控制电路13在第一控制信号的控制下，控制第三节点N3与第一电压端V1之间连通，第四控制电路14在第二控制信号的控制下，控制第四节点N4与第二电压端V2之间连通；

在放大阶段，

当第一节点BIT的电位为第三电压(例如，所述第三电压可以为低电压)，第二节点BIT#的电位为第四电压(例如，所述第四电压可以为高电压)时，第一控制电路11在第一节点BIT的电位的控制下，控制所述第二节点BIT#与第三节点N3之间连通，所述第二控制电路12在第二节点BIT#的电位的控制下，控制所述第一节点BIT与第四节点N4之间连通；

当第一节点BIT的电位为第四电压(所述第四电压例如可以为高电压)，第二节点BIT#的电位为第三电压(所述第三电压例如可以为低电压)时，第一控制电路11在第一节点BIT的电位的控制下，控制第二节点BIT#与第四节点N4之间连通，第二控制电路12在第二节点N2的电位的控制下，控制第一节点BIT与第三节点N3之间连通。

在图1所示的放大器的至少一实施例中，第一节点BIT用于输入和输出，第二节点BIT#用于输入和输出。

在本发明至少一实施例中，所述第一电压端可以为电源电压端，第二电压端可以为地端或低电压端，但不以此为限。

可选的，所述第三控制电路包括第一晶体管，所述第四控制电路包括第二晶体管；

所述第一晶体管的栅极与所述第一控制端电连接，所述第一晶体管的第一极与第一电压端电连接，所述第一晶体管的第二极与第三节点电连接；

所述第二晶体管的栅极与所述第二控制端电连接，所述第二晶体管的第一极与第四节点电连接，所述第二晶体管的第二极与第二电压端电连接。

在本发明至少一实施例中，所述第一晶体管和所述第二晶体管都为氧化物晶体管。

在具体实施时，所述第一晶体管和所述第二晶体管可以都为氧化物晶体管，氧化物晶体管的漏电流较小，以减少放大器的漏电流与串扰。

如图2所示，在图1所示的放大器的至少一实施例的基础上，本发明至少一实施例所述的放大器还包括第五控制电路15和第六控制电路16；

所述第五控制电路15分别与第一节点BIT、第二节点BIT#和第四节点N4电连接，用于在所述第一节点BIT的电位的控制下，控制所述第二节点BIT#与所述第四节点N4之间连通或断开；

所述第六控制电路16分别与第一节点BIT、第二节点BIT#和第四节点N4电连接，用于在所述第二节点BIT#的电位的控制下，控制所述第一节点BIT与所述第四节点N4之间连通或断开。

在图2所示的放大器的至少一实施例中，可以通过将第五控制电路15包括的晶体管和第六控制电路16包括的晶体管设置为氧化物晶体管，氧化物晶体管的漏电流较小，以减小放大器的漏电流。

可选的，所述第五控制电路包括第三晶体管，所述第六控制电路包括第四晶体管；

所述第三晶体管的栅极与所述第一节点电连接，所述第三晶体管的第一极与所述第二节点电连接，所述第三晶体管的第二极与第四节点电连接；

所述第四晶体管的栅极与所述第二节点电连接，所述第四晶体管的第一极与所述第一节点电连接，所述第四晶体管的第二极与第四节点电连接。

在本发明至少一实施例中，所述第三晶体管和所述第四晶体管都为氧化物晶体管。

如图3所示，在图2所示的放大器的至少一实施例的基础上，本发明至少一实施例所述的放大器还可以包括第一开关控制电路31和第二开关控制电路32；

所述第一开关控制电路31分别与第一开关控制端K1、第一输入端I1和第一节点BIT电连接，用于在所述第一开关控制端K1提供的第一开关控制信号的控制下，控制所述第一输入端I1与所述第一节点BIT之间连通或断开；

所述第二开关控制电路32分别与第二开关控制端K2、第二输入端I2和第二节点BIT#电连接，用于在所述第二开关控制端K2提供的第二开关控制信号的控制下，控制所述第二输入端I2与所述第二节点BIT#之间连通或断开。

本发明如图3所示的放大器的至少一实施例在工作时，放大周期可以包括先后设置的输入阶段和放大阶段；

在输入阶段，第一开关控制电路31在第一开关控制信号的控制下，控制所述第一输入端I1与所述第一节点BIT之间连通；第二开关控制电路32在第二开关控制信号的控制下，控制第二输入端I2与第二节点BIT#之间连通；第一输入端I1提供第一输入信号至第一节点BIT，第二输入端I2提供第二输入信号至第二节点BIT#；

在放大阶段，第一开关控制电路31在第一开关控制信号的控制下，控制所述第一输入端I1与所述第一节点BIT之间断开；第二开关控制电路在第二开关控制信号的控制下，控制第二输入端I2与第二节点BIT#之间断开。

可选的，所述第一开关控制电路包括第五晶体管，所述第二开关控制电路包括第六晶体管；

所述第五晶体管的栅极与所述第一开关控制端电连接，所述第五晶体管的第一极与所述第一输入端电连接，所述第五晶体管的第二极与所述第一节点电连接；

所述六晶体管的栅极与所述第二开关控制端电连接，所述第六晶体管的第一极与所述第二输入端电连接，所述第六晶体管的第二极与所述第二节点电连接。

可选的，所述第一控制电路包括第七晶体管和第八晶体管，所述第二控制电路包括第九晶体管和第十晶体管；

所述第七晶体管的栅极与第一节点电连接，所述第七晶体管的第一极与第三节点电连接，所述第七晶体管的第二极与第二节点电连接；

所述第八晶体管的栅极与第一节点电连接，所述第八晶体管的第一极与所述第二节点电连接，所述第八晶体管的第二极与第四节点电连接；

所述第九晶体管的栅极与第二节点电连接，所述第九晶体管的第一极与第三节点电连接，所述第九晶体管的第二极与第一节点电连接；

所述第十晶体管的栅极与第二节点电连接，所述第十晶体管的第一极与所述第一节点电连接，所述第十晶体管的第二极与第四节点电连接。

在本发明至少一实施例中，所述第七晶体管和所述第九晶体管都为p型晶体管，所述第八晶体管和所述第十晶体管都为n型晶体管。

可选的，所述放大器还包括第五控制电路和第六控制电路，所述第五控制电路包括第三晶体管，所述第六控制电路包括第四晶体管；

所述第八晶体管的阈值电压小于所述第三晶体管的阈值电压，所述第十晶体管的阈值电压小于所述第四晶体管的阈值电压，以在小电压时只打开第八晶体管和第十晶体管，在需要大电流时再打开第三晶体管和第四晶体管。

可选的，所述第三控制电路包括第一晶体管，所述第四控制电路包括第二晶体管；

所述第一晶体管的宽长比大于所述第七晶体管的宽长比，所述第一晶体管的宽长比大于所述第八晶体管的宽长比，所述第一晶体管的宽长比大于所述第九晶体管的宽长比，所述第一晶体管的宽长比大于所述第十晶体管的宽长比；

所述第二晶体管的宽长比大于所述第七晶体管的宽长比，所述第二晶体管的宽长比大于所述第八晶体管的宽长比，所述第二晶体管的宽长比大于所述第九晶体管的宽长比，所述第二晶体管的宽长比大于所述第十晶体管的宽长比；

所述第八晶体管的宽长比小于所述第七晶体管的宽长比，所述第十晶体管的宽长比小于所述第九晶体管的宽长比。

如图4所示，在图2所示的放大器的至少一实施例的基础上，所述第三控制电路包括第一晶体管M1，所述第四控制电路包括第二晶体管M2；

所述第一晶体管M1的栅极与所述第一控制端SE#电连接，所述第一晶体管M1的源极与电源电压端VDD电连接，所述第一晶体管M1的漏极与第三节点N3电连接；

所述第二晶体管M2的栅极与所述第二控制端SE电连接，所述第二晶体管M2的源极与第四节点N4电连接，所述第二晶体管M2的漏极与地端GND电连接；

所述第五控制电路包括第三晶体管M3，所述第六控制电路包括第四晶体管M4；

所述第三晶体管M3的栅极与所述第一节点BIT电连接，所述第三晶体管M3的源极与所述第二节点BIT#电连接，所述第三晶体管M3的漏极与第四节点N4电连接；

所述第四晶体管M4的栅极与所述第二节点BIT#电连接，所述第四晶体管M4的源极与所述第一节点BIT电连接，所述第四晶体管M4的漏极与第四节点N4电连接；

所述第一控制电路包括第七晶体管M7和第八晶体管M8，所述第二控制电路包括第九晶体管M9和第十晶体管M10；

所述第七晶体管M7的栅极与第一节点BIT电连接，所述第七晶体管M7的源极与第三节点N3电连接，所述第七晶体管M7的漏极与第二节点BIT#电连接；

所述第八晶体管M8的栅极与第一节点BIT电连接，所述第八晶体管M8的源极与所述第二节点BIT#电连接，所述第八晶体管M8的漏极与第四节点N4电连接；

所述第九晶体管M9的栅极与第二节点BIT#电连接，所述第九晶体管M9的源极与第三节点N3电连接，所述第九晶体管M9的漏极与第一节点BIT电连接；

所述第十晶体管M10的栅极与第二节点BIT#电连接，所述第十晶体管M10的源极与所述第一节点BIT电连接，所述第十晶体管M10的漏极与第四节点N4电连接。

在图4所示的放大器的至少一实施例中，M1和M2为氧化物晶体管，M3和M4为氧化物晶体管，M7和M9都为LTPS(低温多晶硅)晶体管，M8和M10都为氧化物晶体管。

本发明图4所示的放大器的至少一实施例在工作时，SE#和SE都提供高电压信号，M1和M2打开；

当BIT输入高电压信号，BIT#输入低电压信号时，M8和M3打开，M9打开，以控制BIT#与地端GND之间连通，并控制BIT与电源电压端VDD电连接，以进行差异放大，也即对BIT输入的高电压信号的电压值与BIT#输入的低电压信号的电压值的差值进行放大，使得BIT输出的信号的电压值和BIT#输出的信号的电压值之间的差值较大；

当BIT输入低电压信号，BIT#输入高电压信号时，M7打开，M4和M10打开，以控制BIT与GND之间连通，并控制BIT#与电源电压端VDD之间连通，以进行差异放大，也即对BIT输入的高电压信号的电压值与BIT#输入的低电压信号的电压值的差值进行放大，使得BIT输出的信号的电压值和BIT#输出的信号的电压值之间的差值较大。

在本发明图4所示的放大器的至少一实施例中，M1和M2都为氧化物晶体管，氧化物晶体管的漏电流较LTPS晶体管的漏电流小很多，从而减小放大器的漏电流，降低功耗。但是，氧化物晶体管的迁移率比LTPS晶体管的迁移率低，在M7、M8、M9和M10都为LTPS晶体管的情况下，需要增大M1的宽长比和M2的宽长比，以实现电流的匹配，提升放大速度；例如，如果氧化物晶体管的迁移率是LTPS晶体管的迁移率的1/4，则氧化物晶体管的宽长比需要为LTPS晶体管的四倍。

在本发明图4所示的放大器的至少一实施例中，M3和M4为氧化物晶体管，以减小放大器的漏电流。

在本发明图4所示的放大器的至少一实施例中，M3和M8并联，M4与M10并联，通过M3的宽长比、M8的宽长比、M4的宽长比和M10的宽长比设计，可以实现漏电流减小，并实现读取速度的提升(由于氧化物晶体管的亚阈值斜率较小，因此氧化物晶体管的打开速度和关断速度较快，从而读取速度提升)。

在本发明至少一实施例中，M7的宽长比、M9的宽长比和M1的宽长比、M2的宽长比匹配，以决定放大器的工作电流的大小。M7的迁移率与M7的宽长比的乘积等于M8的迁移率与M8的宽长比的乘积与M3的迁移率与M3的宽长比的乘积，M9的迁移率与M9的宽长比的乘积等于M10的迁移率与M10的宽长比的乘积与M4的迁移率与M4的宽长比的乘积。

在本发明图4所示的放大器的至少一实施例中，M8的宽长比小于M7的宽长比，M10的宽长比小于M9的宽长比，以使得M8的漏电流小于M7的漏电流，M10的漏电流小于M9的漏电流。

在本发明图4所示的放大器的至少一实施例中，所述第八晶体管M8的阈值电压小于所述第三晶体管M3的阈值电压，所述第十晶体管M10的阈值电压小于所述第四晶体管M4的阈值电压，以在BIT提供的电压信号的电压值的绝对值和BIT#提供的电压信号的绝对值较小时，仅打开第八晶体管M8和第十晶体管M10，以提升放大速度，而在BIT提供的电压信号的电压值的绝对值和BIT#提供的电压信号的绝对值较大时，也即在需要大电流时，同时打开第八晶体管M8、第三晶体管M3、第十晶体管M10和第四晶体管M4，提升驱动能力。

本发明至少一实施例提供了一种应用于TFT(薄膜晶体管)SRAM的灵敏放大器，通过LTPS COMS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)工艺以及氧化物TFT工艺，补偿了TFT相较于硅基MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor,金属-氧化物半导体场效应晶体管)迁移率较小带来的放大速度的问题，并补偿了LTPS晶体管漏电流较大而带来的功耗问题。

在本发明至少一实施例中，所述放大器可以设置于柔性基底或玻璃基底上，但不以此为限。本发明至少一实施例所述的放大器具有结构简单、静态功耗低，放大速度快等优点。

在具体实施时，灵敏放大器是SRAM的核心外围电路之一。由于SRAM的“0”和“1”的差异电压值，在设计结构确定的情况下，主要由逻辑电路的供电电压决定，供电电压越大，差异电压值越大，越容易被检测到，读取速度越快，但是同时功耗也越高。使用灵敏放大器，可以实现降低供电电压，同时增大“0”、“1”之间的差异电压值的效果；另外从面积角度讲，也对柔性传感的场景比较有利。

本发明图5所示的放大器的至少一实施例与图4所示的放大器的至少一实施例的区别在于：

如图5所示，本发明至少一实施例所述的放大器还包括第一开关控制电路和第二开关控制电路；

所述第一开关控制电路包括第五晶体管M5，所述第二开关控制电路包括第六晶体管M6；

所述第五晶体管M5的栅极与所述第一开关控制端K1电连接，所述第五晶体管M5的源极与第一输入端I1电连接，所述第五晶体管M5的漏极与所述第一节点BIT电连接；

所述六晶体管M6的栅极与所述第二开关控制端K2电连接，所述第六晶体管M6的源极与所述第二输入端I2电连接，所述第六晶体管M6的漏极与所述第二节点BIT#电连接。

在图5所示的放大器的至少一实施例中，M5和M6可以都为n型晶体管，但不以此为限。在实际操作时，M5、M6也可以为p型晶体管。

本发明图5所示的放大器的至少一实施例在工作时，放大周期可以包括先后设置的输入阶段和放大阶段；

在输入阶段，K1和K2提供高电压信号，M5和M6都打开，以控制I1与BIT之间连通，并控制I2与BIT#之间连通；

在放大阶段，K1和K2提供低电压信号，M5和M6断开；SE#和SE都提供高电压信号，M1和M2打开；

在放大阶段，

当BIT输入高电压信号，BIT#输入低电压信号时，M8和M3打开，M9打开，以控制BIT#与地端GND之间连通，并控制BIT与电源电压端VDD电连接，以进行差异放大，也即对BIT输入的高电压信号的电压值与BIT#输入的低电压信号的电压值的差值进行放大，使得BIT输出的信号的电压值和BIT#输出的信号的电压值之间的差值较大；

当BIT输入低电压信号，BIT#输入高电压信号时，M7打开，M4和M10打开，以控制BIT与GND之间连通，并控制BIT#与电源电压端VDD之间连通，以进行差异放大，也即对BIT输入的高电压信号的电压值与BIT#输入的低电压信号的电压值的差值进行放大，使得BIT输出的信号的电压值和BIT#输出的信号的电压值之间的差值较大。

本发明实施例所述的放大控制方法，应用于上述的放大器，所述放大控制方法包括：

第一控制电路在第一节点的电位的控制下，控制第二节点与第三节点之间连通或断开，控制第二节点与第四节点之间连通或断开；

第二控制电路在第二节点的电位的控制下，控制第一节点与第三节点之间连通或断开，控制第一节点与第四节点之间连通或断开；

第三控制电路在第一控制信号的控制下，控制第三节点与第一电压端之间连通或断开；

第四控制电路在第二控制信号的控制下，控制第四节点与第二电压端之间连通或断开。

可选的，所述放大器还包括还包括第一开关控制电路和第二开关控制电路；放大周期包括先后设置的输入阶段和放大阶段；

所述放大控制方法还包括：

在输入阶段，第一开关控制电路在第一开关控制信号的控制下，控制所述第一输入端与所述第一节点之间连通；第二开关控制电路在第二开关控制信号的控制下，控制第二输入端与第二节点之间连通；

在放大阶段，第一开关控制电路在第一开关控制信号的控制下，控制所述第一输入端与所述第一节点之间断开；第二开关控制电路在第二开关控制信号的控制下，控制第二输入端与第二节点之间断开。

本发明至少一实施例所述的放大控制方法还包括：在放大阶段，第三控制电路在第一控制信号的控制下，控制第三节点与第一电压端之间连通，第四控制电路在第二控制信号的控制下，控制第四节点与第二电压端之间连通；

在放大阶段，

当第一节点的电位为第三电压，第二节点的电位为第四电压时，第一控制电路在第一节点的电位的控制下，控制所述第二节点与第三节点之间连通，所述第二控制电路在第二节点的电位的控制下，控制所述第一节点与第四节点之间连通；

当第一节点的电位为第四电压，第二节点的电位为第三电压时，第一控制电路在第一节点的电位的控制下，控制第二节点与第四节点之间连通，第二控制电路在第二节点的电位的控制下，控制第一节点与第三节点之间连通。

本发明实施例所述的存储电路包括上述的放大器。

如图6所示，本发明至少一实施例所述的存储电路包括存储阵列61、行译码器621、列译码器622、输入缓存63、控制逻辑64和灵敏放大器60；

所述存储阵列61的典型的重复单元为两个反相器互锁的6-T结构；

所述行译码器621和所述列译码器622起到寻址的作用，将接收到的地址信号进行解码，从而读取存储阵列61中特定位置的信息；

所述输入缓存63是为了增强写入的驱动能力；

所述控制逻辑64是实现整个存储电路的命令的控制；

所述灵敏放大器60在存储阵列6中特定位置的信息被读出以后，进行差异放大，从而能够进行后续数据处理，同时提高读取速度。

在图6中，标号为OP1的为第一运算放大器，标号为OP2的为第二运算放大器，标号为OP3的为第三运算放大器，标号为OP4的为第四运算放大器。

在本发明至少一实施例中，在多种以TFT为基础的电子产品应用场景中需要用到存储电路，譬如显示集成、柔性传感、近存计算、存内计算等。在诸多以晶体管为基础的存储电路实现方案中，SRAM结构简单，对工艺的margin(裕度)要求较低，读写速度快。

以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。