一种四分裂字线的双向计算8T存内计算单元

技术领域

本发明涉及一种四分裂字线的双向计算8T存内计算单元，属于存储电路技术领域。

背景技术

随着人工智能、物联网、云计算和移动互联网等技术的高速发展，数据密集型计算模型任务如神经网络、数据搜索等对硬件中的芯片系统在能效、性能、尺寸成本等方面提出了更高要求。过去几十年，晶体管集成电路沿着摩尔定律飞速发展，电子计算机发明以来，冯·诺依曼体系结构就一直占据主导地位，然而，由于“存储墙”和“带宽墙”等原因，传统基于冯·诺依曼架构的计算芯片系统由于其固有的存储计算分离的结构特点，在处理数据密集型模型算法时大量能耗和信号延迟损失在频繁的数据搬运和内存访问上导致硬件性能瓶颈和低能效等缺点日益凸显，摩尔定律的延续也面临着巨大挑战。因此，为了解决这些问题，新的计算机架构，特别是超越冯·诺依曼架构，亟待提出。

发明内容

本发明所要解决的技术问题是克服现有技术的缺陷，提供一种四分裂字线的双向计算8T存内计算单元。

为解决上述技术问题，本发明提供一种四分裂字线的双向计算8T存内计算单元，包括：存储模块、写入路径模块、位线；还包括：读取路径模块、双分裂读字线、双分裂写字线；

所述写入路径模块分别连接所述双分裂写字线、所述存储模块和所述位线；

所述读取路径模块分别连接所述双分裂读字线和位线；

通过选择双分裂读字线中不同的读字线和位线，并置于读字线特定的电平进行跨行/列读取，所述特定的电平为高电平或者低电平；

所述双分裂读字线用于AND、OR逻辑运算，所述双分裂写字线用于输入数据与存储数据的NXOR逻辑运算。

进一步的，所述写入路径模块包括第一晶体管N1和第二晶体管N2；所述双分裂读字线包括第一写入字线WWL和第二写入字线WWR；所述位线包括位线BL和位线BLB；

第一晶体管N1的栅极连接第一写入字线WWL，第一晶体管N1的源极/漏极连接位线BL，第一晶体管N1的漏极/源极连接存储模块；

第二晶体管N2的栅极连接第二写入字线WWR，第二晶体管N2的源极/漏极连接位线BLB，第二晶体管N2的漏极/源极连接存储模块。

进一步的，所述读取路径模块包括第五晶体管N5和第六晶体管N6；所述双分裂读字线包括第一读取字线RWL和第二读取字线RWR；

第五晶体管N5的栅极连接存储模块，第五晶体管N5的源极/漏极连接位线BL，第五晶体管N5的漏极/源极连接第一读取字线RWL；

第六晶体管N6的栅极连接存储模块，第六晶体管N6的源极/漏极连接位线BLB，第五晶体管N6的漏极/源极连接第二读取字线RWR。

进一步的，所述存储模块包括第三晶体管N3，第四晶体管N4，第七晶体管P1，第八晶体管P2；

第三晶体管N3的栅极分别连接第一存储节点QB、第七晶体管P1的栅极，第三晶体管N3的漏极分别连接第一晶体管N1的漏极/源极、第七晶体管P1的漏极，第三晶体管N3的源极接地，第七晶体管P1的源极接电源；

第四晶体管N4的栅极分别连接第二存储节点Q、第八晶体管P2的栅极，第四晶体管N4的漏极分别连接第二晶体管N2的漏极/源极、第八晶体管P2的漏极，第四晶体管N4的源极接地，第八晶体管P2的源极接电源。

进一步的，所述第一晶体管N1、第二晶体管N2、第五晶体管N5和第六晶体管N6的漏极和源极根据所接的电压高低自动调节。

进一步的，所述第一晶体管N1、第二晶体管N2、第三晶体管N3、第四晶体管N4、第五晶体管N5和第六晶体管N6采用NMOS管。

进一步的，所述第七晶体管P1和第八晶体管P2采用PMOS管。

本发明所达到的有益效果：

本发明能够实现跨行和跨列两种读取模式，这些模式可实现内存中矩阵变换、逻辑操作而不需要额外的数据搬移；具有水平和垂直解耦读取端口，提高了计算稳定性；字线的交叉布局使具有多行或多列并行激活的阵列能够在两个方向上执行矢量逻辑操作。

附图说明

图1是本发明的计算单元的电路结构示意图；

图2是使用行读方式读取数据的工作原理图；

图3是使用列读方式读取数据的工作原理图；

图4是不同行中两个位之间的AND运算工作原理图；

图5是不同列中两个位之间的AND运算工作原理图；

图6是不同行中两个位之间的OR运算工作原理图；

图7是不同列中两个位之间的OR运算工作原理图；

图8是输入为0时的输入数据与存储数据之间的XNOR运算工作原理图；

图9是输入为1时的输入数据与存储数据之间的XNOR运算工作原理图.

具体实施方式

下面结合附图对本发明作进一步描述。以下实施例仅用于更加清楚地说明本发明的技术方案，而不能以此来限制本发明的保护范围。

实施例1

本实施例介绍一种四分裂字线的双向计算8T存内计算单元，包括：存储模块、写入路径模块、位线；还包括：读取路径模块、双分裂读字线、双分裂写字线；

所述写入路径模块分别连接所述双分裂写字线、所述存储模块和所述位线；

所述读取路径模块分别连接所述双分裂读字线和位线；

通过选择双分裂读字线中不同的读字线和位线，并置于读字线特定的电平进行跨行/列读取，所述特定的电平为高电平或者低电平；

所述双分裂读字线用于AND、OR逻辑运算，所述双分裂写字线用于输入数据与存储数据的NXOR逻辑运算。

所述写入路径模块包括第一晶体管N1和第二晶体管N2；所述双分裂读字线包括第一写入字线WWL和第二写入字线WWR；所述位线包括位线BL和位线BLB；

第一晶体管N1的栅极连接第一写入字线WWL，第一晶体管N1的源极/漏极连接位线BL，第一晶体管N1的漏极/源极连接存储模块；

第二晶体管N2的栅极连接第二写入字线WWR，第二晶体管N2的源极/漏极连接位线BLB，第二晶体管N2的漏极/源极连接存储模块。

所述读取路径模块包括第五晶体管N5和第六晶体管N6；所述双分裂读字线包括第一读取字线RWL和第二读取字线RWR；

第五晶体管N5的栅极连接存储模块，第五晶体管N5的源极/漏极连接位线BL，第五晶体管N5的漏极/源极连接第一读取字线RWL；

第六晶体管N6的栅极连接存储模块，第六晶体管N6的源极/漏极连接位线BLB，第五晶体管N6的漏极/源极连接第二读取字线RWR。

所述存储模块包括第三晶体管N3，第四晶体管N4，第七晶体管P1，第八晶体管P2；

第三晶体管N3的栅极分别连接第一存储节点QB、第七晶体管P1的栅极，第三晶体管N3的漏极分别连接第一晶体管N1的漏极/源极、第七晶体管P1的漏极，第三晶体管N3的源极接地，第七晶体管P1的源极接电源；

第四晶体管N4的栅极分别连接第二存储节点Q、第八晶体管P2的栅极，第四晶体管N4的漏极分别连接第二晶体管N2的漏极/源极、第八晶体管P2的漏极，第四晶体管N4的源极接地，第八晶体管P2的源极接电源。

所述第一晶体管N1、第二晶体管N2、第五晶体管N5和第六晶体管N6的漏极和源极根据所接的电压高低自动调节。

所述第一晶体管N1、第二晶体管N2、第三晶体管N3、第四晶体管N4、第五晶体管N5和第六晶体管N6采用NMOS管。

所述第七晶体管P1和第八晶体管P2采用PMOS管。

对于读写分离实现双向计算的存内计算单元的功能，具体包括：

写入模式：WWL与WWR在写入过程中同时被激活用于存储位线BL/BLB上的数据。

读取模式：在读取数据时，存在两种读取模式。

1)使用行读方式读取数据:如图2所示，其中BLB1/BLB2初始化为1。当RWR1/RWR2变为0(等效接地)时行读模式开启，如果存储节点Q为1，与Q1类似，则BLB1与地断开；否则，与Q2类似，BLB2接地。因此，BLB1电压保持高，而BLB2电压下降。这样就可以通过BLB的单端SA读出同一行的数据，6T表示如图1中包括第一晶体管N1、第二晶体管N2、第三晶体管N3、第四晶体管N4、第七晶体管P1、第八晶体管P2六个晶体管的模块。

2)使用列读方式读取数据:如图3所示，其中RWL1/RWL2初始化为0。当

BL1变为1时列读模式开启，如果存储节点Q为1，与Q1类似，RWL1接高电平；否则，与Q2类似，RWL2与高电平断开。因此，RW1电压升高，而RWL2电压保持为低。然后，可以通过RWL的单端SA读出列中的数据。

存内计算AND逻辑：

1)不同行中两个位之间的AND运算如图4所示。根据存储节点Q1和Q2的数据，可以从BLB处的电压得到输出。当BLB初始化为1。RWR1/RWR2变为0(等效接地)时如果Q1和Q2都为1，则BLB电压保持在高状态。相反，如果Q1或Q2为0，则至少有一条从BLB到地的路径处于ON状态，并且BLB放电导致输出0。

2)不同列中两个位之间的AND运算如图5所示。根据存储节点Q1和Q2的数据，可以从RWR处的电压得到输出。当BWR初始化为1。BLB1/BLB2变为0(等效接地)时如果Q1和Q2都为1，则RWR电压保持在高状态。相反，如果Q1或Q2为0，则至少有一条从RWR到地的路径处于ON状态，并且RWR放电导致输出0。

表1：对应AND逻辑；

存内计算OR逻辑：

1)不同行中两个位之间的OR运算如图6所示。根据存储节点Q1和Q2的数据，可以从BL处的电压得到输出。当BL初始化为1。RWL1/RWL2变为0(等效接地)时如果Q1和Q2都为0，则BL电压保持在高状态。相反，如果Q1或Q2为1，则至少有一条从BL到地的路径处于ON状态，并且BL放电导致输出0。

2)不同列中两个位之间的OR运算如图7所示。根据存储节点Q1和Q2的数据，可以从RWL处的电压得到输出。当RWL1/RWL2初始化为1。BL1/BL2变为0(等效接地)时如果Q1和Q2都为0，则RWL电压保持在高状态。相反，如果Q1或Q2为1，则至少有一条从RWL到地的路径处于ON状态，并且RWL放电导致输出0。

表2：对应OR逻辑；

输入数据与存储数据XNOR逻辑：输入数据与存储数据之间的XNOR运算如图8，图9所示。

当输入数据为0时，激活WWR线，根据存储节点Q的数据，可以从BLB处的电压得到输出。BLB和RWR初始化为1，BL和RWL初始化为0。如果Q为0，则BLB电压保持在高状态。相反，如果Q为1，则有一条从BLB到地的路径(BLB→N2→N4→VSS)处于ON状态，并且BLB放电导致输出0。

当输入数据为1时，激活WWL线，根据存储节点Q的数据，可以从BL处的电压得到输出。BLB和RWR初始化为0，BL和RWL初始化为1。如果Q为1，则BL电压保持在高状态。相反，如果Q为0，则有一条从BL到地的路径(BL→N1→N3→VSS)处于ON状态，并且BL放电导致输出0。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变形，这些改进和变形也应视为本发明的保护范围。