组对结构非易失性存储器的读取方法

技术领域

本发明涉及半导体存储器技术领域，特别涉及一种组对结构非易失性存储器的读取方法。

背景技术

非易失性存储器(NVM)广泛地运用于我们日常生活的各个领域，包括嵌入式系统、数据存储类产品和物联网系统。NVM存储芯片具有高密度、低价格、电可编程和可擦除等优点。

目前大多非易失性存储器进行读取操作时，需要在不同页（Page）对应的字线（word line）上施加不同的电压。特别是针对组对结构非易失性存储器的架构，在选中的扇区（sector）中，每根字线都需要施加相应的电压来读取，而且读取过程中，每次切换读取的字线时，都需要改变字线电压，而且压差较大，从而需要较大的驱动输出，或者切换比较慢，影响读取速度。现有的一种解决方法是在组对结构非易失性存储器的局部位线架构中，通过减少每个扇区的字线数量，以减少了驱动输出以及对切换速度的影响，但代价是局部位线的电路设计占用部分芯片的面积，从而降低了存储器的存储阵列面积，降低了存储阵列效率（array efficiency）。

发明内容

本发明提供一种组对结构非易失性存储器的读取方法，可以在连读读取数据过程中降低存储器字线的电压切换频次，减小读操作电荷泵（Charge Pump）的驱动要求，从而能够降低存储器中驱动电路的复杂程度，且可以使得相同的驱动电路能够控制更多数量的字线，进而可以减少局部位线和局部位线选择电路的数量，减少局部位线选择电路所占存储阵列的面积占比，减小芯片面积，提高产品竞争力。

为了实现上述目的，本发明提供一种组对结构非易失性存储器的读取方法。所述组对结构非易失性存储器的存储阵列包括多个物理扇区，每个所述物理扇区包括行列排布的多个组对存储单元；每个所述组对存储单元包括沿列方向排布的组对的第一存储管和第二存储管，所述第一存储管和所述第二存储管的源极相连接，所述第一存储管和所述第二存储管的漏极分别连接不同的两根局部位线；同一行的所述组对存储单元中，所有的第一存储管位于同一行且栅极连接同一条字线，所有的第二存储管位于同一行且栅极连接同一条字线。所述组对结构非易失性存储器的读取方法包括：

将每个所述物理扇区虚拟成第一逻辑扇区和第二逻辑扇区，所述第一逻辑扇区的所述组对存储单元的第一存储管作为存储管且第二存储管作为选择管，所述第二逻辑扇区的所述组对存储单元的第一存储管作为选择管而第二存储管作为存储管；

在连续读取数据过程中，首先，使用第一物理扇区对应的第一逻辑扇区的逻辑地址连续地读取所述第一物理扇区内多行所述第一存储管存储的数据；然后，读取除所述第一物理扇区外的其它物理扇区存储的数据；之后，使用所述第一物理扇区对应的第二逻辑扇区的逻辑地址读取所述第一物理扇区内所述第二存储管存储的数据。

可选的，所述使用第一物理扇区对应的第一逻辑扇区的逻辑地址连续地读取所述第一物理扇区内多行所述第一存储管存储的数据时，在所述第一物理扇区，选中的第一存储管连接的字线施加零伏电压，未选中的第一存储管连接的字线施加负电压，其中，所述第一存储管通过切换字线电压实现选中状态和未选中状态的切换，所述第二存储管连接的字线均施加的正电压且保持不变。

可选的，所述使用第一物理扇区对应的第一逻辑扇区的逻辑地址连续地读取所述第一物理扇区内多行所述第一存储管存储的数据时，其它未选中的物理扇区的字线均施加零伏电压。

可选的，所述使用所述第一物理扇区对应的第二逻辑扇区的逻辑地址读取所述第一物理扇区内所述第二存储管存储的数据时，在所述第一物理扇区，选中的第二存储管连接的字线施加零伏电压，未选中的第二存储管连接的字线施加负电压，其中，所述第二存储管通过切换字线电压实现选中状态和未选中状态的切换，所述第一存储管连接的字线均施加的正电压。

可选的，所述使用所述第一物理扇区对应的第二逻辑扇区的逻辑地址读取所述第一物理扇区内所述第二存储管存储的数据包括：使用所述第一物理扇区对应的第二逻辑扇区的逻辑地址连续地读取所述第一物理扇区内多行所述第二存储管存储的数据，且连续地读取所述第一物理扇区内多行所述第二存储管的数据的过程中，所述第一存储管连接的字线施加的电压保持不变。

可选的，读取所述第一物理扇区的一选中组对存储单元的第一存储管的数据时，所述第一物理扇区内，未选中组对存储单元的第二存储管连接的字线施加的正电压为V1，所述未选中组对存储单元的第一存储管连接的字线施加的负电压为V2；读取所述第一物理扇区的同一所述选中组对存储单元的第二存储管的数据时，所述第一物理扇区内，所述未选中组对存储单元的第二存储管连接的字线施加的负电压为V3，所述未选中组对存储单元的第一存储管连接的字线施加的正电压为V4；其中，V1产生的软编程作用补偿V3产生的软擦除作用，V4产生的软编程作用补偿V2产生的软擦除作用。

可选的，在连续读取数据过程中，首先，使用第一物理扇区对应的第一逻辑扇区的逻辑地址连续地读取所述第一物理扇区内所有所述第一存储管存储的数据；然后，用第二物理扇区对应的第一逻辑扇区的逻辑地址连续地读取所述第二物理扇区内所有所述第一存储管存储的数据；接着，使用所述第一物理扇区对应的第二逻辑扇区的逻辑地址连续地读取所述第一物理扇区内所有所述第二存储管存储的数据；之后，使用所述第二物理扇区对应的第二逻辑扇区的逻辑地址连续地读取所述第二物理扇区内所有所述第二存储管存储的数据。

可选的，所述读取除所述第一物理扇区外的其它物理扇区存储的数据的步骤中，所述其它物理扇区为与所述第一物理扇区相邻的物理扇区。

可选的，所述使用第一物理扇区对应的第一逻辑扇区的逻辑地址连续地读取所述第一物理扇区内多行所述第一存储管存储的数据时，预先确定后续需要读取的所述其它物理扇区的逻辑地址，并对所述其它物理扇区进行预先驱动。

可选的，所述组对结构非易失性存储器还包括局部位线选择电路，所述局部位线选择电路设置在相邻两个所述物理扇区之间。

本发明提供的组对结构非易失性存储器的读取方法中，将存储阵列的每个物理扇区虚拟成第一逻辑扇区和第二逻辑扇区，第一逻辑扇区中组对存储单元的第一存储管作为存储管且第一存储管作为选择管，第二逻辑扇区中组对存储单元的第一存储管作为选择管而第二存储管作为存储管；在连续读取数据过程中，首先使用第一物理扇区对应的第一逻辑扇区的逻辑地址连续地读取第一物理扇区内多行第一存储管存储的数据，然后读取其它物理扇区存储的数据，之后使用第一物理扇区对应的第二逻辑扇区的逻辑地址返回读取第一物理扇区内第二存储管存储的数据，如此在读取第一物理扇区内多行第一存储管存储的数据的过程中，第一物理扇区的第二存储管连接的字线的电压可以保持不变，即不需要反复切换第一物理扇区的第二存储管连接的字线的电压，降低了存储器字线的电压切换频次，减小了读操作电荷泵的驱动要求，从而能够降低存储器中驱动电路的复杂程度，且可以使得相同的驱动电路能够控制更多数量的字线，进而可以减少局部位线和局部位线选择电路的数量，减少局部位线选择电路所占存储阵列的面积占比，减小芯片面积，提高产品竞争力。此外，降低了存储器字线的电压切换频次可以提高速度，且在读取第一物理扇区内多行第一存储管存储的数据的过程中，可以对后续需要读取的其它物理扇区进行预判以及预先驱动，在第一物理扇区内多行第一存储管的连续读取结束后，能够直接读取已经预先驱动的其它物理扇区，以进一步提高连续读取的速度，降低读取功耗。

附图说明

为了更好地描述和说明这里公开的那些发明的实施例和/或示例， 可以参考一幅或多幅附图。 用于描述附图的附加细节或示例不应当被认为是对所公开的发明、目前描述的实施例和/或示例以及目前理解的这些发明的最佳模式中的任何一者的范围的限制。

图1为本发明一实施例提供的组对结构非易失性存储器的架构图。

图2为本发明一实施例提供的组对结构非易失性存储器的读取方法的流程图。

图3为根据本发明一实施例提供的组对结构非易失性存储器虚拟的逻辑架构图。

图4为根据本发明一实施例提供的组对结构非易失性存储器虚拟的逻辑架构图。

具体实施方式

以下结合附图和具体实施例对本发明提出的组对结构非易失性存储器的读取方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

如在本发明中所使用的，单数形式“一”、“一个”以及“该”包括复数对象，术语“或”通常是以包括“和/或”的含义而进行使用的，术语“若干”通常是以包括“至少一个”的含义而进行使用的，术语“至少两个”通常是以包括“两个或两个以上”的含义而进行使用的，此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括一个或者至少两个该特征。

图1为本发明一实施例提供的组对结构非易失性存储器的架构图。如图1所示，组对结构非易失性存储器的存储阵列包括多个物理扇区（Physical Sector），每个物理扇区包括行列排布的多个组对存储单元，每个组对存储单元包括沿列方向排布的组对的第一存储管A和第二存储管B，第一存储管A和第二存储管B的源极相连接，第一存储管A和第二存储管B的漏极分别连接不同的两根局部位线（Local Bit line）；同一行的组对存储单元中，所有的第一存储管A位于同一行且栅极连接同一条字线（Word line），所有的第二存储管B位于同一行且栅极连接同一条字线。

本实施例中，组对结构非易失性存储器的一页（Page）包括一行存储管；一个物理扇区可以包括多行存储管，但不限于此。在其它实施例中，一个物理扇区还可以为操作的最小组成单元，如仅包括一行组对存储单元。

本实施例中，对组对结构非易失性存储器进行读操作时，以页为单位进行读取。

图2为本发明一实施例提供的组对结构非易失性存储器的读取方法的流程图。本实施例提供的组对结构非易失性存储器的读取方法包括：

S1，将每个物理扇区虚拟成第一逻辑扇区和第二逻辑扇区，第一逻辑扇区的组对存储单元的第一存储管作为存储管且第二存储管作为选择管，第二逻辑扇区的组对存储单元的第一存储管作为选择管而第二存储管作为存储管；

S2，在连续读取数据过程中，首先，使用第一物理扇区对应的第一逻辑扇区的逻辑地址连续地读取第一物理扇区内多行第一存储管存储的数据；然后，读取除第一物理扇区外的其它物理扇区存储的数据；之后，使用第一物理扇区对应的第二逻辑扇区的逻辑地址读取第一物理扇区内第二存储管存储的数据。

应该理解的是，虽然图2的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图2中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。

图3为根据本发明一实施例提供的组对结构非易失性存储器虚拟的逻辑架构图。图4为根据本发明一实施例提供的组对结构非易失性存储器虚拟的逻辑架构图。

示例性的，参考图1至图4所示，组对结构非易失性存储器的存储阵列包括第一物理扇区Physical_Sector_0和第二物理扇区Physical_Sector_1，将第一物理扇区虚拟成一第一逻辑扇区Logic_Sector_A0和一第二逻辑扇区Logic_Sector_B0，将第二物理扇区虚拟成一第一逻辑扇区Logic_Sector_A1和一第二逻辑扇区Logic_Sector_B1，如此两个物理扇区可以分成4个逻辑扇区，n个物理扇区可以分成2n个逻辑扇区。第一逻辑扇区的组对存储单元的第一存储管A作为存储管且第二存储管B作为选择管，第二逻辑扇区的组对存储单元的第一存储管A作为选择管而第二存储管B作为存储管，使用第一逻辑扇区的逻辑地址读取物理扇区中第一存储管A存储的数据，使用第二逻辑扇区的逻辑地址读取物理扇区中第二存储管B存储的数据。

示例性的，存储阵列中可以包括n个物理扇区Sector_0、Sector_1、Sector_2、…、Sector_n，n为大于2的正整数，在将每个物理扇区虚拟成第一逻辑扇区和第二逻辑扇区后，可以分出n个第一逻辑扇区Sector_A0、Sector_A1、Sector_A2、…、Sector_An，以及n个第二逻辑扇区Sector_B0、Sector_B1、Sector_B2、…、Sector_Bn。本实施例中，在组对结构非易失性存储器的连续读取数据过程中，逻辑扇区的读取顺序可以为Sector_A0、Sector_A1、Sector_B0、Sector_B1、Sector_A2、Sector_A3、Sector_B2、Sector_B3、…、Sector_An-2，Sector _An-1，Sector_Bn-2，Sector_Bn-1，如此可以最大限度的在应用层面对读取干扰进行补偿（具体说明参考下述），但不限于此。在其他实施例中，在组对结构非易失性存储器的连续读取数据过程中，逻辑扇区的读取顺序可以为Sector_A0、Sector_A1、Sector_A2、…、Sector_An-1、Sector_B0、Sector_B1、Sector_B2、…、Sector_Bn-1等其它顺序。

参考图1至图4所示，本实施例中，第一物理扇区中，字线S0-WLn-1与虚拟字线A0-WLn-1和B0-WLn-1对应，字线S0-WLn与虚拟字线A0-WLn和B0-WLn对应，字线S0-WLn+1与虚拟字线A0-WLn+1和B0-WLn+1对应，字线S0-WLn+2与虚拟字线A0-WLn+2和B0-WLn+2对应；第二物理扇区中，字线S1-WLn-1与虚拟字线A1-WLn-1和B1-WLn-1对应，字线S1-WLn与虚拟字线A1-WLn和B1-WLn对应，字线S1-WLn+1与虚拟字线A1-WLn+1和B1-WLn+1对应，字线S1-WLn+2与虚拟字线A1-WLn+2和B1-WLn+2对应。

为了减小组对结构非易失性存储器读写过程中对所存储数据的干扰和减小高压驱动电路电荷泵的负载和面积，可以将存储阵列一整列上的组对存储单元在位线连接上分成若干个独立的局部位线（Local Bit line）, 每列的局部位线经由局部位线选择电路与全局位线（Global Bit line）位线相连。

参考图1所示，组对结构非易失性存储器还可以包括局部位线选择电路（LocalBitline Connect Circuits），局部位线选择电路可以设置在相邻两个物理扇区之间，能够控制对应的物理扇区中的局部位线，局部位线例如为BLn、BLn+1、BLn+2和BLn+3等。

参考图1至图4所示，以下以连续读取第一物理扇区和第二物理扇区存储的数据为例对本实施例的组对结构非易失性存储器的连续读取数据过程进行说明。示例性的，组对结构非易失性存储器的连续读取数据过程可以包括步骤S21、S22、S23和S24。

步骤S21，使用第一物理扇区对应的第一逻辑扇区的逻辑地址连续地读取第一物理扇区内多行第一存储管Ａ存储的数据。

在使用第一物理扇区对应的第一逻辑扇区的逻辑地址连续地读取第一物理扇区内多行所述第一存储管存储的数据时，在第一物理扇区，选中的第一存储管Ａ连接的字线施加零伏电压，未选中的第一存储管Ａ连接的字线施加负电压，其中，第一存储管A通过切换字线电压实现选中状态和未选中状态的切换，第二存储管Ｂ连接的字线均施加的正电压且保持不变；其它未选中的物理扇区的字线均施加零伏电压。

本实施例中，在步骤S21中，可以连续地读取第一物理扇区内所有第一存储管Ａ存储的数据，参考图1和图3所示，例如可以连续地读取字线S0-WLn-1和字线S0-WLn+2对应的第一存储管Ａ存储的数据，如此可以使得第一物理扇区内第二存储管B连接的字线的电压在较长的时间内保持不变，但不限于此。在其它实施例中，在使用第一物理扇区对应的第一逻辑扇区的逻辑地址连续地读取第一物理扇区内多行第一存储管Ａ存储的数据的步骤中，可以连续地读取第一物理扇区内部分第一存储管Ａ存储的数据。需要说明的是，本申请中，“多行”可以指两行以上。

表一示出了使用本发明一实施例提供的组对结构非易失性存储器的读取方法进行数据读取时的部分电压施加状况。示例性的，参考图1和表一所示，读取第一物理扇区Physical_sector_0第一行的组对存储单元的第一存储管A存储的数据时，对应于表一中读S0-WLn-1一列，在第一物理扇区，选中的第一存储管Ａ连接的字线S0-WLn-1施加零伏电压，未选中的第一存储管Ａ连接的字线S0-WLn+2施加负电压，第二存储管Ｂ连接的字线S0-WLn和S0-WLn+1均施加的正电压，第二物理扇区连接的字线S1-WLn-1、S1-WLn、S1-WLn+1和S1-WLn+2均施加零伏电压；读取第一物理扇区第二行的组对存储单元的第一存储管A存储的数据时，对应于表一中读S0-WLn+2一列，在第一物理扇区，选中的第一存储管Ａ连接的字线S0-WLn+2施加零伏电压，未选中的第一存储管Ａ连接的字线S0-WLn-1施加负电压，第二存储管Ｂ连接的字线S0-WLn和S0-WLn+1均施加的正电压，第二物理扇区连接的字线S1-WLn-1、S1-WLn、S1-WLn+1和S1-WLn+2均施加零伏电压。可见，在这个过程中，第一物理扇区中第二存储管Ｂ连接的字线S0-WLn和S0-WLn+1施加的电压在选中字线变化时不需要切换，可以保持不变。

表一

步骤S22，读取除第一物理扇区外的其它物理扇区存储的数据。

本实施例中，该其它物理扇区例如为第二物理扇区，即在连续地读取第一物理扇区内多行第一存储管A存储的数据之后，用第二物理扇区对应的第一逻辑扇区的逻辑地址连续地读取第二物理扇区内所有第一存储管Ａ存储的数据，但不限于此。在其它实施例中，在步骤S22中，可以连续地读取第二物理扇区内部分第一存储管Ａ存储的数据，还可以连续地读取第二物理扇区内部分或全部的第二存储管Ｂ存储的数据。

示例性的，参考图1和表一所示，读取第二物理扇区Physical_sector_1第一行的组对存储单元的第一存储管A存储的数据时，对应于表一中读S1-WLn-1一列，在第二物理扇区，选中的第一存储管Ａ连接的字线S1-WLn-1施加零伏电压，未选中的第一存储管Ａ连接的字线S1-WLn+2施加负电压，第二存储管Ｂ连接的字线S1-WLn和S1-WLn+1均施加的正电压，第一物理扇区连接的字线S0-WLn-1、S0-WLn、S0-WLn+1和S0-WLn+2均施加零伏电压；读取第二物理扇区第二行的组对存储单元的第一存储管A存储的数据时，对应于表一中读S1-WLn+2一列，在第二物理扇区，选中的第一存储管Ａ连接的字线S1-WLn+2施加零伏电压，未选中的第一存储管Ａ连接的字线S1-WLn-1施加负电压，第二存储管Ｂ连接的字线S1-WLn和S1-WLn+1均施加的正电压，第一物理扇区连接的字线S0-WLn-1、S0-WLn、S0-WLn+1和S0-WLn+2均施加零伏电压。

其中，在连续地读S1-WLn-1和读S1-WLn+2的过程中，在选中字线从S1-WLn-1切换到S1-WLn+2时，第二物理扇区内第一存储管A连接的字线的电压不需要切换。

本实施例中，在步骤S21使用第一物理扇区对应的第一逻辑扇区的逻辑地址连续地读取第一物理扇区内多行第一存储管Ａ存储的数据时，可以预先确定后续需要读取的其它物理扇区的逻辑地址，其它物理扇区例如为第二物理扇区，并可以对第二物理扇区进行预先驱动，如此可以提高连续读取数据的读取速度，降低读取功耗。

步骤S23，使用第一物理扇区对应的第二逻辑扇区的逻辑地址连续地读取第一物理扇区内第二存储管Ｂ存储的数据。本实施例中，步骤S23中，可以连续地读取第一物理扇区内所有第二存储管Ｂ存储的数据，但不限于此。在其它实施例中，在使用第一物理扇区对应的第二逻辑扇区的逻辑地址连续地读取第一物理扇区内第二存储管Ｂ存储的数据的步骤中，可以连续地读取第一物理扇区内部分第二存储管Ｂ存储的数据。

在使用第一物理扇区对应的第二逻辑扇区的逻辑地址读取第一物理扇区内第二存储管B存储的数据时，在第一物理扇区，选中的第二存储管B连接的字线施加零伏电压，未选中的第二存储管B连接的字线施加负电压，其中，第二存储管B通过切换字线电压实现选中状态和未选中状态的切换，第一存储管A连接的字线均施加的正电压；其它未选中的物理扇区的字线均施加零伏电压。其中，连续地读取第一物理扇区内多行第二存储管B的数据的过程中，第一物理扇区内第一存储管A连接的字线施加的电压保持不变。

表二示出了使用本发明一实施例提供的组对结构非易失性存储器的读取方法进行数据读取时的部分电压施加状况。示例性的，参考图1和表二，读取第一物理扇区Physical_sector_0第一行的组对存储单元的第二存储管B的数据时，对应于表二中读S0-WLn一列，在第一物理扇区，选中的第二存储管B连接的字线S0-WLn施加零伏电压，未选中的第二存储管B连接的字线S0-WLn+1施加负电压，第一存储管A连接的字线S0-WLn-1和S0-WLn+2均施加的正电压，第二物理扇区Physical_sector_1连接的字线S1-WLn-1、S1-WLn、S1-WLn+1和S1-WLn+2均施加零伏电压；读取第一物理扇区Physical_sector_0第二行的组对存储单元的第二存储管B的数据时，对应于表二中读S0-WLn+1一列，在第一物理扇区，选中的第二存储管B连接的字线S0-WLn+1施加零伏电压，未选中的第二存储管B连接的字线S0-WLn施加负电压，第一存储管A连接的字线S0-WLn-1和S0-WLn+2均施加的正电压，第二物理扇区Physical_sector_1连接的字线S1-WLn-1、S1-WLn、S1-WLn+1和S1-WLn+2均施加零伏电压。

表二

需要说明的是，读取第一物理扇区的一选中组对存储单元的第一存储管存储的数据时，第一物理扇区内，未选中组对存储单元的第二存储管连接的字线施加的正电压为V1，未选中组对存储单元的第一存储管连接的字线施加的负电压为V2；读取第一物理扇区的同一选中组对存储单元的第二存储管存储的数据时，第一物理扇区内，所述未选中组对存储单元的第二存储管连接的字线施加的负电压为V3，所述未选中组对存储单元的第一存储管连接的字线施加的正电压为V4；其中，V1产生的软编程作用能够补偿V3产生的软擦除作用，V4产生的软编程作用能够补偿V2产生的软擦除作用，如此改善了存储阵列的读取干扰，提高了存储阵列的数据存储可靠性。

示例性的，参考图1、表一和表二所示，在读S0-WLn-1和读S0-WLn过程中，第一物理扇区第二行的组对存储单元均为未选中状态，读S0-WLn-1时字线S0-WLn+1施加的正电压对第二存储管B产生的软编程作用能够补偿读S0-WLn时字线S0-WLn+1施加的负电压对第二存储管B产生的软擦除作用，读S0-WLn时字线S0-WLn+2施加的正电压对第一存储管A产生的软编程作用能够补偿读S0-WLn-1时字线S0-WLn+2施加的负电压对第一存储管A产生的软擦除作用。

本实施例中，在连续读取数据过程中，首先读取第一物理扇区内多行第一存储管A存储的数据，然后连续地读取第二物理扇区内第一存储管A存储的数据，之后返回读取第一物理扇区的已经读取了第一存储管A的组对存储单元的第二存储管B存储的数据，如此能够最大限度的在应用层面对读取干扰进行补偿。

步骤S24，使用第二物理扇区对应的第二逻辑扇区的逻辑地址连续地读取第二物理扇区内第二存储管Ｂ存储的数据。本实施例中，在步骤S24可以连续地读取第二物理扇区内所有第二存储管Ｂ存储的数据，但不限于此。在其它实施例中，在步骤S24可以连续地读取第二物理扇区内部分第二存储管Ｂ存储的数据。

示例性的，参考图1和表二所示，读取第二物理扇区Physical_sector_1第一行的组对存储单元的第二存储管B的数据时，对应于表二中读S1-WLn一列，在第二物理扇区，选中的第二存储管B连接的字线S1-WLn施加零伏电压，未选中的第二存储管B连接的字线S1-WLn+1施加负电压，第一存储管A连接的字线S1-WLn-1和S1-WLn+2均施加的正电压，第一物理扇区Physical_sector_0连接的字线S0-WLn-1、S0-WLn、S0-WLn+1和S0-WLn+2均施加零伏电压；读取第二物理扇区Physical_sector_1第二行的组对存储单元的第二存储管B的数据时，对应于表二中读S1-WLn+1一列，在第二物理扇区，选中的第二存储管B连接的字线S1-WLn+1施加零伏电压，未选中的第二存储管B连接的字线S1-WLn施加负电压，第一存储管A连接的字线S1-WLn-1和S1-WLn+2均施加的正电压，第一物理扇区Physical_sector_0连接的字线S0-WLn-1、S0-WLn、S0-WLn+1和S0-WLn+2均施加零伏电压。

应该理解的是，上述连续地读取第一物理扇区和第二物理扇区存储的数据的过程中，首先读取第一物理扇区内第一存储管Ａ存储的数据，然后读取第二物理扇区内第一存储管Ａ存储的数据，接着读取第一物理扇区内第二存储管Ｂ存储的数据，之后读取第二物理扇区内第二存储管Ｂ存储的数据。在第一物理扇区和第二物理扇区的读取操作结束后，可以读取组对结构非易失性存储器中另外两个物理扇区存储的数据，且在读取该另外两个物理扇区存储的数据的过程中，参照上述第一物理扇区和第二物理扇区的数据读取过程，可以在连续地读取一物理扇区的第一存储管Ａ或第二存储管Ｂ存储的数据之后，读取另一物理扇区的第一存储管Ａ或第二存储管Ｂ存储的数据。

本实施例中，读取除第一物理扇区外的其它物理扇区存储的数据的步骤中，所述其它物理扇区可以为与第一物理扇区相邻的物理扇区，示例性的，第一物理扇区和第二物理扇区为相邻的物理扇区，但不限于此。

本实施例的组对结构非易失性存储器的读取方法中，将存储阵列的每个物理扇区虚拟成第一逻辑扇区和第二逻辑扇区，第一逻辑扇区中组对存储单元的第一存储管作为存储管且第一存储管作为选择管，第二逻辑扇区中组对存储单元的第一存储管作为选择管而第二存储管作为存储管；在连续读取数据过程中，首先使用第一物理扇区对应的第一逻辑扇区的逻辑地址连续地读取第一物理扇区内多行第一存储管存储的数据，然后读取其它物理扇区存储的数据，之后使用第一物理扇区对应的第二逻辑扇区的逻辑地址返回读取第一物理扇区内第二存储管存储的数据，如此在读取第一物理扇区内多行第一存储管存储的数据的过程中，第一物理扇区的第二存储管连接的字线的电压可以保持不变，即不需要反复切换第一物理扇区的第二存储管连接的字线的电压，降低了存储器字线的电压切换频次，减小了读操作电荷泵的驱动要求，从而能够降低存储器中驱动电路的复杂程度，且可以使得相同的驱动电路能够控制更多数量的字线，进而可以减少局部位线和局部位线选择电路的数量，减少局部位线选择电路所占存储阵列的面积占比，减小芯片面积，提高产品竞争力。此外，降低了存储器字线的电压切换频次可以提高速度，且在读取第一物理扇区内多行第一存储管存储的数据的过程中，可以对后续需要读取的其它物理扇区进行预判以及预先驱动，在第一物理扇区内多行第一存储管的连续读取结束后，能够直接读取已经预先驱动的其它物理扇区，以进一步提高连续读取的速度，降低读取功耗。

上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。