半导体封装体

技术领域

本公开实施例涉及一种半导体封装体，尤其涉及一种具有边缘内连线特征的半导体封装体。

背景技术

半导体产业通过不断缩小最小特征尺寸，允许将更多元件(即更多功能)整合到给定的区域以形成集成电路裸片，借以不断提高各种电子元件(例如晶体管、二极管、电阻器、电容器等)的集成密度。每个集成电路裸片可包括许多输入/输出垫以与要和集成电路裸片一起封装的其他元件互连。中介层通常用于在半导体封装体中的两个或多个集成电路裸片之间提供输入/输出。然而，因集成密度增加，仅通过中介层来连接集成电路裸片可能变得具有挑战性。

发明内容

本公开实施例提供一种半导体封装体，包括：具有第一边缘内连线特征的第一集成电路裸片以及包括第二边缘内连线特征的第二集成电路裸片，其中第一集成电路裸片和第二集成电路裸片是以并列的方式设置。半导体封装体亦包括形成在第一集成电路裸片和第二集成电路裸片之间的芯片间重分布结构，其中芯片间重分布结构包括与第一边缘内连线特征接触的第一导电特征，以及与第二边缘内连线特征接触的第二导电特征。

本公开实施例提供一种半导体封装体，包括：基底、附接到基底的第一集成电路裸片、附接到邻接于第一集成电路裸片的基底的第二集成电路裸片、以及形成在第一集成电路裸片和第二集成电路裸片之间的重分布结构。重分布结构包括从第一集成电路裸片延伸的一或多个第一导电特征，以及从第二集成电路裸片延伸的一或多个第二导电特征。

本公开实施例提供一种半导体装置的制造方法，包括：形成具有第一边缘内连线特征的第一集成电路裸片，其中第一边缘内连线特征显露于第一集成电路裸片的第一切割表面上。此方法亦包括形成具有第二边缘内连线特征的第二集成电路裸片，其中第二边缘内连线特征显露于第二集成电路裸片上的第二切割表面上。此方法还包括将第一集成电路裸片和第二集成电路裸片彼此相邻地定位，使得第一切割表面面向第二切割表面，以及在第一切割表面和第二切割表面之间形成重分布结构。重分布结构包括与第一边缘内连线特征和第二边缘内连线特征电性连接的两个或以上的导电特征。

附图说明

根据以下的详细说明并配合所附附图以更好地了解本公开实施例的概念。应注意的是，根据本产业的标准惯例，附图中的各种部件未必按照比例绘制。事实上，可能任意地放大或缩小各种部件的尺寸，以做清楚的说明。在通篇说明书及附图中以相似的标号标示相似的特征。

图1A至图1L示意性地示出根据本公开实施例的具有边缘内连线特征的集成电路裸片。

图2、图3A至图3E、图4A至图4B、图5A至图5E、图6A至图6B、图7A至图7B、图8和图9示意性地示出根据本公开实施例的制造半导体封装体的不同阶段。

附图标记如下：

10,10a,10b,10c:基底

12:切割线

12w:切割线宽度(宽度)

100,100a,100b,200a,200b,200c:集成电路裸片

102,202a,202b,202c:切割表面

104,104a:电路区域

106,106a:密封区域

106s:侧面

106w:线宽

106d:线深

108,108a,108b,208a,208b,208c:边缘内连线特征

108d:线深

108i:内端

108o:外端

108w:线宽

110,112:密封环

110l,112l:密封线

110v,112v:导电通孔

120,220a,220b,220c:装置层

122,222a,222b,222c:内连线结构

124:金属间介电层

124x:底部金属间介电层

124y:中间金属间介电层

124z:顶部金属间介电层

126,128:导电特征

130:开口

130w:宽度

208s,208sa,208sc:剖面

300:半导体封装体

302:载体基底

304:粘着层

306:裸片附接膜

308:间隙

308w:距离

310,318,318

312:硬掩模层

314,314

314t,316t:附加导电特征

317:基底通孔

318t:顶部介电层

320:芯片间重分布结构

322:外部接点

324:中介层基底

326:封装胶层

328:外部连接器

330:印刷电路板

1C-1C,1D-1D:线

3C,3D,4B,5B,6B,7B:区域

具体实施方式

以下的公开内容提供许多不同的实施例或范例以实施本公开实施例的不同部件。以下叙述构件及配置的特定范例，以简化本公开实施例的说明。当然，这些特定的范例仅为示范并非用以限定本公开实施例。举例而言，在以下的叙述中提及第一部件形成于第二部件上或上方，即表示其可包括第一部件与第二部件是直接接触的实施例，亦可包括有附加部件形成于第一部件与第二部件之间，而使第一部件与第二部件可能未直接接触的实施例。另外，除非另外说明，在所有公开内容中，不同附图中以相同的参考标号标示相同或相似的元件。此重复是为了简洁及清楚的目的，本身并不表示所述的不同实施例及/或配置之间具有任何关系。

此外，在此可使用与空间相关用词。例如“底下”、“下方”、“较低的”、“上方”、“较高的”及类似的用词，以便于描述附图中示出的一个元件或部件与另一个(些)元件或部件之间的关系。除了在附图中示出的方位外，这些空间相关用词意欲包括使用中或操作中的装置的不同方位。装置可能被转向不同方位(旋转90度或其他方位)，且在此使用的空间相关词也可依此做同样的解释。

本公开所述的实施例可以在特定上下文中说明，即包括使用混合接合技术接合在一起的裸片的封装结构(例如封装上封装(package on package；PoP)结构)。裸片可以面对面(face-to-face；F2F)或面对背(face-to-back；F2B)接合在一起。举例而言，在面对面接合的配置中，裸片的有源表面(面)被接合在一起，而在面对背接合的配置中，一个裸片的有源表面被接合到另一个裸片的背面。此外，裸片之间的混合接合包括介电对介电接合和金属接合。举例而言，通过包括焊料接合(而不是例如铜对铜键合)，可显著降低混合接合的接合温度。

此外，本公开的教示适用于包括一或多个半导体裸片的任何封装结构。其他实施例考虑了其他的应用，例如不同的封装类型或不同的配置，这对于本技术领域中技术人员在阅读本公开时将是显而易见的。应注意的是，本文所述的实施例未必会示出可能存在于结构中的每个元件或特征。举例而言，可以从附图中省略多个元件，例如所述的元件的其中一者即足以表达实施例的概念时。此外，在此所述的方法实施例可被说明以特定顺序来执行。然而，可用任何符合逻辑的顺序来执行其他方法实施例。

本公开的实施例提供具有边缘内连线特征的集成电路裸片。边缘内连线特征可以是延伸通过的密封环的导线，且显露于集成电路裸片的边缘表面上。边缘内连线特征是配置以连接其他集成电路裸片，而不需通过中介层。半导体装置可包括两个以上具有边缘内连线特征的集成电路裸片，通过形成于两个以上集成电路裸片之间的芯片间重分布层(redistribution layer；RDL)连接。在一些实施例中，芯片间重分布层可以是在封装期间通过图案化和选择性的金属凸块工艺所形成。

图1A至图1K示意性地示出根据本公开实施例的具有边缘内连线特征的集成电路裸片。图1A是根据本公开的包括集成电路裸片的阵列的基底的平面示意图。图1B是根据本公开的两个相邻集成电路裸片100(100a、100b)的平面示意图。图1C是沿图1B中的线1C-1C的集成电路裸片100的局部放大剖视图。图1D是沿图1C中的线1D-1D的集成电路裸片100的局部放大剖视图。

如图1A所示，在基底10上形成集成电路裸片(或小芯片)阵列100。集成电路裸片阵列100通过两组相交的切割线12相互分隔开。一组切割线12沿X方向延伸，而第二组切割线12则沿Y方向延伸。在由切割线12定义的区域阵列内的基底10中及/或基底10上形成集成电路裸片100的阵列。在制造之后，集成电路裸片100可被测试且沿着切割线12切割成单独的集成电路裸片100，以用于后续工艺(例如封装)。

如图1A所示，集成电路裸片100的每一者可包括被密封区域106所围绕的电路区域104。根据本公开的实施例，集成电路裸片100包括从电路区域104延伸穿过密封区域106进入切割线12的一或多个边缘内连线特征108。在一些实施例中，边缘内连线特征108可以是与围绕集成电路裸片100的切割线12相交的导线。在沿着切割线12切割集成电路裸片100之后，边缘内连线特征108显露于集成电路裸片100的切割表面102上。边缘内连线特征108可以是配置以与形成在切割表面102上的外部接点连接以提供信号及/或电源的导线。在一些实施例中，边缘内连线特征108可遍布围绕集成电路裸片100的切割线12对称地配置。

基底10可以是半导体基底，例如掺杂或未掺杂的体硅，或者绝缘体上半导体(semiconductor-on-insulator；SOI)基底的有源层。半导体基底可以包括其他半导体材料，例如锗、化合物半导体(包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟)、合金半导体(包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP)或前述的组合。也可以使用其他基底，例如多层基底或梯度基底。

集成电路裸片阵列100可通过执行各种半导体制造工艺形成在基底10中及/或基底10上，其包括但不限于前端(front-end-of-line；FEOL)工艺和后端(back-end-of-line；BEOL)工艺。执行各种半导体制造工艺以在集成电路裸片100(100a、100b)中形成装置层120(见图1C和图1D)和内连线结构122(见图1C和图1D)。

在一些实施例中，集成电路裸片阵列100具有大致相同的电路设计。在其他实施例中，集成电路裸片100的阵列可以包括形成在同一基底10上的两个或更多个不同的电路设计。集成电路裸片100可以被设计为执行任何适合的功能。举例而言，集成电路裸片100可以是逻辑裸片(例如中央处理单元、芯片上系统(system-on-a-chip；SoC)、特定应用集成电路(Application Specific Integrated Circuit；ASIC)、现场可程序化逻辑闸阵列(FieldProgrammable Gate Array；FPGA)、微控制器等)、存储器裸片(例如动态随机存取存储器(dynamic random access memory；DRAM)裸片、宽输入/输出(Wide I/O)裸片等)、存储器立方体(例如高带宽存储器(high bandwidth memory；HBM)、混合存储器立方体(hybridmemory cube；HMC)等)、高数据速率收发器裸片、输入/输出(I/O)界面裸片、集成无源装置裸片(Integrated Passive Device；IPD)、电源管理裸片(例如电源管理集成电路(powermanagement integrated circuit；PMIC)裸片)、射频(radio frequency；RF)裸片、感测器裸片、微机电系统(micro-electro-mechanical-system；MEMS)裸片、信号处理裸片(例如数字信号处理(digital signal processing；DSP)裸片)、前端裸片(例如模拟前端(analogfront-end；AFE)裸片)、单体三维异质小芯片堆叠裸片、其他类似的裸片，或前述的组合。

图1B是根据本公开的形成在基底10上的两个相邻集成电路裸片100a、100b的平面示意图。在图1B中，沿Z轴形成在各个层中的元件彼此叠加以显示其在平面图中的相对位置。元件沿z轴的位置显示为对应的剖视图，例如图1C和图1D中的视图。图1B示出根据一些实施例的集成电路裸片100内的电路区域104、密封区域106和边缘内连线特征108的相对位置。如图1B所示，每个集成电路裸片100由切割线12定义在正方形区域中。在一些实施例中，集成电路裸片100在平面图中可具有介于约10mm

在每个集成电路裸片100的裸片区域内，电路区域104被位于电路区域104外围的密封区域106所围绕。一或多个密封环110、112同心地形成在密封区域中106。在集成电路裸片100分离期间和之后，密封环110、112为电路区域104中的电路结构提供保护，使其免受来自外部环境的不希望有的因素(例如水蒸气)所影响。

尽管在集成电路裸片100中示出两个密封环110、112，密封区域106中可以包括更少或更多的密封环。在沿着切割线12切割之后，切割线12的部分可以保留在集成电路裸片100的侧面上，而密封区域106被切割线12的材料围绕且未暴露在切割表面102上。

边缘内连线特征108是从电路区域104延伸穿过密封区域以与切割线12相交的两条或多条导线。在一些实施例中，边缘内连线特征108可以大致垂直的方式与对应的切割线12相交。在其他实施例中，边缘内连线特征108可以一倾斜角度与对应的切割线12相交。举例而言，边缘内连线特征108可以倾斜的角度与Y-Z平面相交，例如介于约45度到约90度之间的范围内的角度。在一些实施例中，边缘内连线特征108可以沿着密封区域106的一或多个侧面106s分布。在一些实施例中，边缘内连线特征108是沿着一或多个侧面106s分布的复数条导线。在一些实施例中，复数条导线可沿密封区域106的一或多个侧面106s均匀分布。

在一些实施例中，如图1B所示，边缘内连线特征108可以沿着密封区域106的所有侧面106s对称地配置。举例而言，相等数量的边缘内连线特征108沿密封区域106的每个侧面106s上以大致相等的间距分布。对称的分布允许相邻集成电路裸片100中的对应边缘内连线特征108形成连续的导线。如图1B所示，集成电路裸片100a的边缘内连线特征108a与集成电路裸片100a的对应边缘内连线特征108b接触以形成横跨共同切割线12的多条连续导线。相似地，沿着密封区域106的其他侧面106s的边缘内连线特征108a可以与沿着其他侧面106s的相邻集成电路裸片100中的对应边缘内连线特征108形成连续线特征。

在一些实施例中，集成电路裸片100a的边缘内连线特征108a和集成电路裸片100b的对应边缘内连线特征108b被制造为单体导线。单体导线的配置可以实现相邻集成电路裸片中的装置之间的直接连通，且因此允许相邻集成电路裸片被封装在一起而不需从切割线切割。单体导线配置亦为切割操作提供更高的容错率且确保边缘内连线特征108显露于切割表面102上。

在其他实施例中，集成电路裸片100a的边缘内连线特征108a和集成电路裸片100b的对应边缘内连线特征108b被制造为由填入分割线12之间的材料分隔开的两个段部。分段的导线配置提供更高的灵活度。举例而言，相邻的集成电路裸片可在不同层、不同位置及/或以不同的密度具有边缘内连线特征。

连续线特征确保边缘内连线特征108显露在切割表面102上，以用于将集成电路裸片100从基底10上切割下来之后的后续布线和封装工艺。边缘内连线特征108的对称配置还提供设计的灵活性。举例而言，边缘内连线特征配置的通用方案可以用于不同的集成电路裸片(例如不同的芯片上系统)和不同的存储器裸片。应注意的是，边缘内连线特征108可以用任何适合的方式配置以实现预期的设计目的。

图1C和图1D提供根据本公开实施例的集成电路裸片100内的边缘内连线特征108的额外细节。图1C是集成电路裸片100于密封区域的局部放大剖视图。图1D是沿密封环110的集成电路裸片100的局部放大剖视图。

如图1C和图1D所示，装置层120形成在基底10中及/或基底10上，内连线结构122形成在装置层120上方。装置层120可以包括各种半导体装置，例如晶体管、二极管、电容器、电阻器等，且可形成在基底10中及/或基底10上。在一些实施例中，装置层120包括覆盖其中的半导体装置的一或多个介电层。

内连线结构122包括各种导电特征，例如第一多个导电特征126和第二多个导电特征128，以及一或多个金属间介电(intermetal dielectric；IMD)层124以分隔开和隔离各个相邻导电特征126、128。在一些实施例中，第一多个导电特征126是导电通孔，而第二多个导电特征128是导线。内连线结构122包括多层导电特征128，且导电特征128配置在每一层中以提供到达装置层120中的装置的电路。导电特征126提供从装置层120到导电特征128以及不同层中的导电特征128之间的垂直电路。

导电特征126和导电特征128可由一或多种导电材料制成，例如一或多层石墨烯、金属、金属合金、金属氮化物或金属硅化物。举例而言，导电特征126和导电特征128是由铜、铝、铝铜合金、钛、氮化钛、钽、氮化钽、氮化硅钛、锆、金、银、钴、镍、钨、氮化钨、氮化钨硅、铂、铬、钼、铪、其他适合的导电材料或前述的组合制成。

金属间介电层124可以由例如低介电常数(low-K)介电材料形成，例如SiO

如图1C所示，多个金属间介电层124依序形成在装置层120上，其中导电特征126、128具有加大的尺寸。金属间介电层124的数量可以是适合电路设计的任何数量。举例而言，金属间介电层124的数量可介于1和30之间。在图1C中，金属间介电层124基于相对装置层120的位置被分成三组：底部金属间介电层124x、中间金属间介电层124y、顶部金属间介电层124z。直接形成在装置层120上的底部金属间介电层124x是较薄的且具有较高密度的导电特征126、128。形成在底部金属间介电层124x上方的中间金属间介电层124y是较厚的且具有较低密度的导电特征126、128。形成在中间金属间介电层124y上方的顶部金属间介电层124z最厚且具有最低密度的导电特征126、128。

密封环110、112形成在电路区域104和切割线12之间的密封区域106中。密封环110、112中的每一者包括物理连接的元件以作为在内连线结构122中的导电特征126、128和外部环境(例如湿气)之间的阻挡层。密封环110、112可以由任何适合的设计和任何适合的材料形成，例如适合作为防潮层的材料。在一些实施例中，密封环110、112是由导电材料形成。在一些实施例中，密封环110、112可电性接地。在一些实施例中，密封环110、112可由与导电特征126、128相同的材料形成。举例而言，密封环110、112可由Cu、Al、Co、Ru、Mo、W及相关合金形成。

图1C和图1D示意性地示出密封环110、112的一个范例。本技术领域中技术人员可根据本公开将其他密封环结构与集成电路裸片100一起使用。如图1C和图1D所示，密封环110、112中的每一者包括通过形成在金属间介电层124中的多个密封通孔110v、112v连接的大致连续密封线110l、112l的多个层。在相邻的金属间介电层124中的连续密封线110l、112l分别通过多个密封通孔110v、112v连接。密封线110l、112l和密封通孔110v、112v可以与对应的金属间介电层124中的导电特征126、128在相同的工艺中逐层制造。在不同金属间介电层124中的密封线110l、112l的尺寸可以不相同。在一些实施例中，密封线110l、112l可具有介于约0.01μm至约6μm之间范围内的线宽106w和介于约0.01μm至约6μm之间范围内的线深106d。

边缘内连线特征108可形成在一或多个金属间介电层124中。每个边缘内连线特征108可具有内端108i和外端108o的导线。内端108i可以电性连接到电路区域104中的一或多个导电特征128、126。外端108o嵌入在密封区域106外部的切割线12中。在一些实施例中，边缘内连线特征108的一部分可以是虚设连接器以实现集成电路裸片100中的结构均匀性。举例而言，边缘内连线特征108的一部分的内端108i可以”飘浮”在金属间介电层124中而不连接到任何其他导电特征(例如导电特征126、128)。如果沿切割线12切割出集成电路裸片100，则边缘内连线特征108的外端108o会暴露在切割表面102上。

边缘内连线特征108通过形成在密封环110、112和对应的金属间介电层124中的开口130延伸穿过密封环110、112。金属间介电层124的介电材料设置在边缘内连线特征108和密封环110、112之间，以将边缘内连线特征108与密封环110、112电性隔离。

边缘内连线特征108可以与在对应金属间介电层124中的导电特征126、128相同的工艺中形成。在一些实施例中，密封环110、112可以由与导电特征126、128相同的材料形成。举例而言，边缘内连线特征108可以由Cu、Al、Co、Ru、Mo、W和相关的合金形成。在一些实施例中，可在边缘内连线特征108周围形成阻挡层(未图示)。阻挡层可由一或多层氮化物材料形成，例如氮化钛、氮化钽、氮化钨、氮化钼或其他相关的氮化物(例如氮化硅钛、氮化硅钨或其他适合的材料)。

在一些实施例中，边缘内连线特征108的尺寸可类似于同一金属间介电层124中的导电特征128。在一些实施例中，边缘内连线特征108可具有介于约0.01μm至约6μm之间的范围内的线宽108w，以及介于约0.01μm至约6μm之间的范围内的线深108d。开口130的宽度130w可介于约0.03μm和约18μm之间的范围内。

边缘内连线特征108的尺寸可以在不同的金属间介电层124中变化。取决于边缘内连线特征108的功能和密度，边缘内连线特征108可以形成在底部金属间介电层124x、中间金属间介电层124y、顶部金属间介电层124z和顶部金属间介电层124z上方的顶部金属层(未图示)。举例而言，如果边缘内连线特征108被用于将信号传输到装置层120中的各个装置，则边缘内连线特征108的密度可相对较高且边缘内连线特征108的宽度可相对较小。边缘内连线特征108可形成在一或多个底部金属间介电层124x中。如果边缘内连线特征108被用于为装置层120提供电源，则边缘内连线特征108的密度可相对较低且边缘内连线特征108的宽度可相对较大。边缘内连线特征108可形成在一或多个顶部金属间介电层124z中。

在一些实施例中，集成电路裸片100之间的切割线12也可以填充有适合的材料。可在集成电路裸片100之间的切割线12中填充介电材料。边缘内连线特征108的外端108o被切割线12中的介电材料所围绕，因而相互电性隔离。在一些实施例中，切割线12可填充与金属间介电层124内相同的材料。切割线12可与在对应的金属间介电层124中的导电特征126、128相同的工艺中被填充且接着逐层图案化。在一些实施例中，切割线12或填充在切割线12中的介电材料可包括一或多层低介电常数(low-K)介电材料，例如SiO

在图1C和图1D所示的实施例中，边缘内连线特征108形成在顶部金属间介电层124z中。如上所述，根据本公开的边缘内连线特征108可以形成在任何适合的金属间介电层中。在图1E和图1F所示的实施例中，边缘内连线特征108形成在中间金属间介电层124y中。在图1G和图1H所示的实施例中，边缘内连线特征108形成在底部金属间介电层124x中。

在图1I和图1J所示的实施例中，边缘内连线特征108形成在两个或以上金属间介电层124中。特别地，在图1I和图1J中，边缘内连线特征108形成在底部金属间介电层124x的其中一者中和顶部金属间介电层124z的其中一者中。应注意的是，边缘内连线特征108可以形成在金属间介电层124的任何组合中。

在一些实施例中，边缘内连线特征108可以形成在顶部金属层中，此顶部金属层可以是金属间介电层124的最顶层或者位在凸块下金属(under-bump metallization；UBM)结构正下方的金属层。在图1L和图1K所示的实施例中，边缘内连线特征108形成在顶部金属层中。

如图1L所示，介电层132形成在最顶部的金属间介电层124上方。一或多个接触垫134形成在内连线结构122上以电性连接金属间介电层124内部的金属线或通孔。在一些实施例中，接触垫134可以由铝、铝铜、铝合金、铜、铜合金等形成。钝化层(例如第一钝化层136和第二钝化层138)形成在介电层132上方，且被图案化以分别显露接触垫134的部分。在一些实施例中，第一钝化层136是通过任何适合的方法(例如化学气相沉积、物理气相沉积或类似的方法)由介电材料形成，例如未掺杂的硅酸盐玻璃(undoped silicate glass；USG)、氮化硅、氧化硅、氮氧化硅或无孔材料。第二钝化层138可以是聚合物层，例如环氧树脂、聚酰亚胺、苯并环丁烯(benzocyclobutene；BCB)、聚苯并恶唑(polybenzoxazole；PBO)等，但也可以使用其他相对柔软的(通常为有机)的介电材料。凸块140形成在对应的接触垫134上。凸块140可以是由包括焊料、Cu、Ni或Au中的至少一者的导电材料形成的球形凸块或柱状凸块。

如图1L和图1K所示，边缘内连线特征108可以形成在顶部金属层中且连接至装置层120中的装置，与凸块140电性连通。

图2、图3A至图3E、图4A至图4B、图5A至图5E、图6A至图6B、图7A至图7B和图8示意性地示出根据本公开实施例的形成半导体封装体300的不同阶段。根据本公开，半导体封装体300包括具有边缘内连线特征的两个或以上的集成电路裸片。

图2是上方形成有集成电路裸片200a、200b、200c的基板10a、10b、10c的平面示意图。图3A是半导体封装体300的平面示意图。图3B是半导体封装体300的剖面示意图。图3C是图3A中的区域3C的局部放大图。图3D是图3B中区域3D的局部放大图。图3E是图3A中区域3C的替代配置的局部放大图。

如图2所示，集成电路裸片200a、200b、200c可以分别制造在不同的基底10a、10b、10c上。或者，集成电路裸片200a、200b、200c中的部分或全部可制造在同一基底上。

在一些实施例中，集成电路裸片200a、200b、200c可以包括任何适合的电路设计以实现不同的功能。举例而言，集成电路裸片200a、200b、200c中的每一者可以是芯片上系统(SOC)裸片或集成电路上系统(system on integrated circuit；SOIC)裸片、存储器裸片(例如静态随机存取存储器(static random-access memory；SRAM)裸片、动态随机存取存储器(DRAM)裸片、高带宽存储器(HBM)裸片等)、无源装置裸片(例如多层陶瓷芯片(multilayer ceramic chip；MLCC)电容器裸片、集成无源装置(IPD)裸片、集成电压调节器(integrated voltage regulator；IVR)裸片等或前述的组合)逻辑裸片、模拟裸片、微机电系统(MEMS)裸片、射频(RF)裸片或前述的组合。

在一些实施例中，集成电路裸片200a、200b、200c可以是连接在一起的不同类型的裸片。举例而言，集成电路裸片200a可以是芯片上系统裸片且集成电路裸片200b和200c可以是存储器裸片，例如高带宽存储器裸片和动态随机存取存储器裸片。在其他实施例中，集成电路裸片200a、200b、200c可以是不同类型的芯片上系统裸片。可以将更多或更少数量的集成电路裸片封装在一起以实现期望的功能。

类似于图1A至图1K中所述的集成电路裸片100，集成电路裸片200a、200b、200c中的每一者可以包括形成在基底10a、10b、10c中及/或基底10a、10b、10c上的装置层220a、220b、220c，以及形成在装置层220a、220b、220c上的内连线结构222a、222b、222c(如图3B所示)。内连线结构222a、222b、222c类似于集成电路裸片100的内连线结构122。类似于集成电路裸片100，集成电路裸片200a、200b、200c中的每一者还包括一或多个边缘内连线特征208a 208b、208c，其从内连线结构222a、222b、222c延伸到对应基底10a、10b、10c上的切割线12a、12b、12c中。在制造集成电路裸片200a、200b、200c且将其切割成单独的裸片之后，边缘内连线特征208a、208b、208c显露在对应的切割表面202a、202b、202c上。如图3C和图3D所示，边缘内连线特征208a、208c的剖面208sa、208sc(统称为208s)显露于切割表面202a、202c上。

如图3A和图3B所示，集成电路裸片200a、200b、200c附接到载体基底302。在一些实施例中，在载体基底302上形成粘着层304，且在粘着层304上形成裸片附接膜306。集成电路裸片200a、200b、200c附接在裸片附接膜306上。载体基底302可以是玻璃载体基底、陶瓷载体基底等。在一些实施例中，可以同时在载体基底302上形成多个半导体封装体。

粘着层304被放置在载体基底302上以助于附着上方结构，例如集成电路裸片200a、200b、200c。在一些实施例中，粘着层304可以包括光热转换(light to heatconversion；LTHC)材料或紫外线胶，但也可以使用其他类型的粘着剂，例如压敏粘着剂、辐射固化粘着剂、环氧树脂、前述的组合等。粘着层304可以用半液体或凝胶的形式放置在载体基底302上，其在压力下容易变形。在其他实施例中，粘着层304可以是紫外线(UV)胶，其在暴露于紫外光时失去其粘着性。

裸片附接膜306可以放置在粘着层304上以助于将集成电路裸片200a、200b、200c附着到粘着层304。在一些实施例中，裸片附接膜306可以是环氧树脂、酚醛树脂、丙烯酸橡胶、二氧化硅填料或前述的组合，且使用层压技术来施加。裸片附接膜306可以液体来分配且固化，其可以是层压到载体基底302上的层压膜，或者可以是类似的物质。在一些实施例中，裸片附接膜306的顶面可以是水平的且可以具有高度的共面性。然而，可替代地使用任何其他适合的替代材料和形成方法。

如图3B所示，集成电路裸片200a、200b、200c被放置在裸片附接膜306上。可以使用例如拾取和放置工艺将集成电路裸片200a、200b、200c以面朝上的方向放置。然而，也可以使用将集成电路裸片200a、200b、200c放置到裸片附接膜306上的任何适合的方法。

在一些实施例中，集成电路裸片200a、200b、200c可以被放置在载体基底302上，使得边缘内连线特征208a、208b、208c被定位以促使通过芯片间重分布层的连接。如图3A所示，集成电路裸片200a、200b、200c可以被放置成使得集成电路裸片200a、200b、200c的每一者中的切割表面202a、202b、202c的其中一者面向待连接的集成电路裸片200a、200b的切割表面202a、202b、202c的其中一者。在图3A中，集成电路裸片200b、200a、200c以线性排列来定位，使得集成电路裸片200a的边缘内连线特征208a与集成电路裸片200b的边缘内连线特征208b、集成电路裸片200c的边缘内连线特征208c连接。

集成电路裸片200a、200b、200c被放置在载体基底302上，在待连接的集成电路裸片200a、200b、200c的切割表面202a、202b、202c之间具有间隙308。间隙308可具有在切割表面202a、202b、202c之间的距离308w。在一些实施例中，距离308w可配置为介于约1μm至约400μm之间。小于1μm的距离可能不够宽，无法在其间适当地形成且图案化介电层。大于400μm的距离可能会增加装置所占用的空间而不具有额外的好处。

根据本公开所要形成的芯片间重分布层提供额外的设计灵活性及/或制造容错性，使得要连接的边缘内连线特征208a、208b、208c可以设置在不同的水平中，以不同的间隔配置，及/或以交错的方式对齐，或者由不同的协议来设计且以十字交叉的方式连接。图3C示意性地示出集成电路裸片200a的边缘内连线特征208a和集成电路裸片200c的边缘内连线特征208c在X-Y平面中的对齐。在图3C所示的实施例中，集成电路裸片200a、200c的边缘内连线特征208a、208c可具有大致相同的间距。在一些实施例中，集成电路裸片200a、200b、200c中的边缘内连线特征208a、208b、208c以相同的图案配置，即以大致相同的间隔配置，使得边缘内连线特征208a、208b、208c可在后续的封装工艺中，通过Z复数条平行的导线相互连接。

然而，待连接的边缘内连线特征208a、208c不必具有相同的间距、大致对齐或甚至遵循相同的协议。举例而言，待连接的边缘内连线特征208a、208b、208c可以沿Z方向位于不同的水平，如图3D所示，图3D示出集成电路裸片200a的边缘内连线特征208a和集成电路裸片200c的边缘内连线特征208c在Z方向位于不同层上。在其他实施例中，集成电路裸片200a、200b、200c中的边缘内连线特征208a、208b、208c以不同的图案布置，即以大致不同的间隔配置，使得边缘内连线特征208a、208b、208c可在后续的封装工艺中相互连接，如图3E所示。

参照图3B，可以在裸片附接膜306和集成电路裸片200a、200b、200c之间形成选择性的介电层(未图示)。在介电层上或介电层中形成一或多个金属化图案以形成重分布结构，例如形成在基底10a、10b、10c的背面上的重分布结构。

在将集成电路裸片200a、200b、200c贴附到载体基底302之后，形成介电层以覆盖集成电路裸片200a、200b、200c且填充集成电路裸片200a、200b、200c之间的间隙308，如图4A至图4B所示。图4A是半导体封装体300的剖视示意图。图4B是图4A中的区域4B的局部放大图。

介电层310可以由例如低介电常数(low-K)介电材料形成，例如SiO

可通过适合的沉积工艺在介电层310上方形成硬掩模层312。接着进行图案化工艺以显露对应于间隙308的介电层310，其中将在间隙308中形成芯片间连接。硬掩模层312可以是任何适合的材料。在一些实施例中，硬掩模层312可以由氧化物、氮化物或氧化物和氮化物的组合制成。

在图案化硬掩模层312之后，回蚀刻显露的介电层310以显露出剖面208s，如图5A至图5B所示。图5A是半导体封装体300的剖视示意图。图5B是图5A中区域5B的局部放大图。可执行适合的蚀刻工艺以回蚀由硬掩模层312显露的介电层310。适合的蚀刻工艺包括干式蚀刻、湿式蚀刻、反应离子蚀刻及/或其他蚀刻方法。如图5B所示，介电层310被回蚀刻至显露间隙308两侧的边缘内连线特征208a、208c的程度。

接着，在间隙308中形成一或多个导电特征，例如图5C至图5E中所示的导电特征314、316，以在待连接的边缘内连线特征208a、208b、208c之间形成通电路径。图5C至图5E是根据本公开的一些实施例的在边缘内连线特征208a、208c之间形成导电特征314、316的各个阶段期间于图5A中的区域5B的放大示意图。

在一些实施例中，导电特征314、316可以是嵌入一或多个介电层318中的导线和导电通孔。举例而言，导电特征314可以是位于不同层的导线，即形成在不同的介电层318中，且导电特征316可以是连接不同层的导线的导电通孔。在一些实施例中，导电特征314、316可用由下而上的方式逐层形成在介电层318中，类似于用以在后端工艺中形成内连线结构122的工艺。在一些实施例中，可执行镶嵌工艺以在每个介电层318中形成导电特征314、316。

在一些实施例中，形成在不同层且嵌入于不同介电层318中的两个或以上的导电特征314、316可用于连接位于不同层的边缘内连线特征。在其他实施例中，可使用位于不同层的两个或以上的导电特征314、316来形成边缘内连线特征之间的交叉连接路径。在一些实施例中，边缘内连线特征208a、208c可位于同一层，且两个或以上的导电特征314、316可以形成在同一层以连接边缘内连线特征208a、208c。

导电特征314、316可由一或多种导电材料形成，例如一或多层石墨烯、金属、金属合金、金属氮化物或硅化物。举例而言，导电特征314、316是由金属制成，例如Cu、Al、Co、Ru、Mo、W、前述的相关合金或前述的组合。介电层318包括一或多种介电材料以隔离各种导电特征314、316。介电层318可以包括嵌入有多层导电特征314、316的多个介电层。介电层318可由介电材料制成，例如SiO

在一些实施例中，可以在导电特征314、316和介电层318之间形成阻挡层(未图示)。阻挡层可以由一或多层氮化物材料形成，例如氮化钛、氮化钽、氮化钨、氮化钼或其他相关的氮化物，例如氮化钛硅、氮化钨硅或其他适合的材料。

图5C至图5E示意性地示出在集成电路裸片208a的边缘内连线特征208a到集成电路裸片208c的边缘内连线特征208c之间形成电路径的各个阶段。在图5C所示的范例中，边缘内连线特征208a在Z方向上比边缘内连线特征208c处于更低的位置，因此，首先会形成与边缘内连线特征208a直接接触的导电特征314

导电特征314

在一些实施例中，导电特征314

在其他实施例中，导电特征314

在图5D中，导电特征314

在图5E中，导电特征314

在一些实施例中，导电特征314、316的线宽可介于0.01μm至大约6μm之间的范围内，且线深可介于0.01μm至约6μm之间的范围内。小于0.01μm的线宽或线深可能无法在边缘内连线特征208a、208b、208c之间提供可靠的电连接。大于6μm的线宽或线深可能无法在导电特征之间留下足够的空间，进而导致短路。

在一些实施例中，当边缘内连线特征208a、208b、208c按照设计连接之后，在导电特征314、316上方形成顶部介电层318t时，完成芯片间重分布结构320，如图5E所示。

在形成芯片间重分布结构320之后，接着可从半导体封装体300移除硬掩模层312，以进行后续工艺，如图6A至图6B所示。图6A是半导体封装体300的剖视示意图。图6B是图6A中区域6B的局部放大图。芯片间重分布结构320连接两个相邻的集成电路裸片200a、200b、200c而无需通过任何中介层、外部连接器或印刷电路板(PCB)。使用芯片间重分布结构320可以减少多芯片整合期间凸块工艺的数量。芯片间重分布结构320和边缘内连线特征208a、208b、208c形成在金属间介电层中，因此具有比形成在重分布层上或重分布层上方的凸块连接器更高的布线密度。

在一些实施例中，芯片间重分布结构320亦可用于通过边缘内连线特征208a、208b、208c向集成电路裸片200a、200b、200c提供电源。通过边缘内连线特征208a、208b、208c而不是通过中介层、基底或印刷电路板来提供电源，可以降低能耗且实现更高的性能。

在一些实施例中，附加导电特征314t、316t可以形成在位于边缘内连线特征208a、208b、208c上方的芯片间重分布结构320中，如图6B所示。在一些实施例中，附加导电特征314t、316t可用于将边缘内连线特征208a、208b、208c连接到外部接点，以例如提供电源。

在移除硬掩模层312之后，可部分移除介电层310以显露集成电路裸片200a、200b、200c且在上方形成外部接点322，如图7A和图7B所示。图7A是半导体封装体300的剖视示意图。图7B是图7A中区域7B的局部放大图。

外部接点322可例如通过凸块工艺形成在集成电路裸片200a、200b、200c上。外部接点322可以例如是导电柱(例如铜柱)。在一些实施例中，外部接点322可以是焊料凸块、铜凸块或其他适合的外部接点，其可被制成以提供从集成电路裸片200a、200b、200c到其他外部装置的电性连接。所有此类的外部接点完全意图被包括在实施例的范围内。由于芯片间重分布结构320在集成电路裸片200a、200b、200c之间或之中提供内部连接，所以外部接点322可用于提供到集成电路裸片200a、200b、200c的外部连接。在一些实施例中，外部接点322可以形成在芯片间重分布结构320上方以通过芯片间重分布结构320提供到边缘内连线特征208a、208b、208c的附加连接。

在一些实施例中，外部接点322可用于与印刷线路板或印刷电路板(PCB)连接以形成电子组件。在其他实施例中，选择性的中介层基板324可通过凸块工艺附接到外部接点322，如图8所示。图8是半导体封装体300的剖视示意图。中介层基板324可包括各种嵌入式内连线，其可以提供从外部接点322到例如印刷电路板的外部电路的路线。

接下来，可在中介层基底324上方形成封装胶层326。封装胶层326可以是成型化合物、环氧树脂等，且可以通过压缩成型、层压、传递成型等来施加。封装胶层326可形成在中介层基板324上方，使得外部接点322被掩埋或覆盖。随后可固化封装胶层326。

在一些实施例中，可对封装胶层326进行研磨工艺以显露中介层基板324上的导电特征。随后在中介层基板324上形成外部连接器328。外部连接器328可用于连接半导体封装体300到印刷电路板，以形成电子组件。在一些实施例中，基底通孔(through substratevia；TSV)317垂直延伸穿过中介层基底324且电性连接外部连接器328和外部接点322。在一些实施例中，基底通孔317可以是使用硅基底材料的硅通孔。基底通孔317可由本技术领域中通常用于此类通孔的任何适合的导电材料制成，包括但不限于钨、铜、镍或前述的合金。在一些代表性实施例中，取决于用以形成基底通孔317的设计要求和工艺，基底通孔317可具有但不限于约5微米至约12微米的代表性直径。

图9是附接到印刷电路板330的半导体封装体300的剖视示意图，其中载体基底302连同粘着层304和裸片附接膜306被移除。印刷电路板330可以是电子组件的一部分，也可以是电子系统的一部分，例如电脑、无线通信装置、电脑相关周边装置、娱乐装置等。

尽管在半导体封装体300中显示三个集成电路裸片200a、200b、200c，但是根据电路设计，可以将更少或更多的具有边缘内连线特征的集成电路裸片封装在一起。

即使半导体封装体300中的集成电路裸片200a、200b、200c具有大致相同的形状和尺寸，不同尺寸及/或形状的集成电路裸片也可被包括在半导体封装体中，只要在待连接的不同集成电路裸片中的边缘内连线特征可以对齐以进行连接即可。

本公开的实施例提供具有从一或多个金属间介电层延伸到集成电路裸片的侧面的边缘内连线特征的集成电路裸片。不同集成电路裸片的边缘内连线特征可通过芯片间重分布结构来连接，以实现集成电路裸片之间的直接连接。芯片间重分布结构包括内部布线，进而提供设计灵活性，且亦允许具有不同尺寸及/或不同边缘内连线配置的集成电路裸片之间的直接芯片间连接。不同集成电路裸片之间的直接连接减少了多裸片整合中的中介层、重分布工艺和凸块工艺，进而降低了制造成本。边缘内连线特征亦使电源能够直接通过其传输，而非通过中介层基板或印刷电路板，进而实现更高的性能。连接到一或多个金属间介电层的边缘内连线特征也允许比通过中介层更高的布线密度。边缘内连线特征设计可以很容易地从一个集成电路裸片到另一个裸片，进而为设计人员提供高度的可行性和灵活性。

本公开的一些实施例提供了一种半导体封装体，包括具有第一边缘内连线特征的第一集成电路裸片以及包括第二边缘内连线特征的第二集成电路裸片，其中第一集成电路裸片和第二集成电路裸片是以并列的方式设置。半导体封装体亦包括形成在第一集成电路裸片和第二集成电路裸片之间的芯片间重分布结构，其中芯片间重分布结构包括与第一边缘内连线特征接触的第一导电特征，以及与第二边缘内连线特征接触的第二导电特征。

在一些实施例中，第一边缘内连线特征延伸至第一集成电路裸片的第一表面，且第二边缘内连线特征延伸至第二集成电路裸片的第二表面。

在一些实施例中，芯片间重分布结构还包括一或多个介电层，设置在第一表面和第二表面之间，其中第一导电特征和第二导电特征嵌入于一或多个介电层。

在一些实施例中，第一导电特征和第二导电特征是形成在不同介电层中的导线，且芯片间重分布结构还包括第三导电特征，且第三导电特征是导电通孔。

在一些实施例中，第一集成电路裸片还包括第一内连线结构，且第一边缘内连线特征连接到第一内连线结构。

在一些实施例中，第一内连线结构包括：金属间介电层以及嵌入在金属间介电层中的导电特征，其中第一边缘内连线特征的内端连接到导电特征，且第一边缘内连线特征的外端延伸到第一集成电路裸片的第一表面。

在一些实施例中，第一内连线结构还包括密封环，且第一边缘内连线特征延伸穿过密封环中的开口。

在一些实施例中，第一内连线特征和第二内连线特征位于不同层。

本公开的一些实施例提供了一种半导体封装体。半导体封装包括基底、附接到基底的第一集成电路裸片、附接到邻接于第一集成电路裸片的基底的第二集成电路裸片、以及形成在第一集成电路裸片和第二集成电路裸片之间的重分布结构。重分布结构包括从第一集成电路裸片延伸的一或多个第一导电特征，以及从第二集成电路裸片延伸的一或多个第二导电特征。

在一些实施例中，第一集成电路裸片包括：第一内连线结构以及一或多个第一边缘内连线特征，从第一内连线结构延伸到第一表面，一或多个第一边缘内连线特征中的每一者与重分布结构中的第一导电特征的一者接触。

在一些实施例中，第一集成电路裸片还包括围绕第一内连线结构形成的密封环，且一或多个第一边缘内连线特征延伸穿过密封环。

在一些实施例中，第二集成电路裸片包括：第二内连线结构以及一或多个第二边缘内连线特征，从第二内连线结构延伸到第二表面，其中一或多个第二边缘内连线特征中的每一者与重分布结构中的第二导电特征的一者接触。

在一些实施例中，一或多个第一边缘内连线特征和一或多个第二边缘内连线特征形成在不同层中。

在一些实施例中，一或多个第一边缘内连线特征和一或多个第二边缘内连线特征以不同的间隔分布。

在一些实施例中，重分布结构还包括：一或多个介电层，其中一或多个第一导电特征和一或多个第二导电特征嵌入在一或多个介电层中。

本公开的一些实施例提供了一种半导体装置的制造方法。此方法包括形成具有第一边缘内连线特征的第一集成电路裸片，其中第一边缘内连线特征显露于第一集成电路裸片的第一切割表面上。此方法包括形成具有第二边缘内连线特征的第二集成电路裸片，其中第二边缘内连线特征显露于第二集成电路裸片上的第二切割表面上。此方法包括将第一集成电路裸片和第二集成电路裸片彼此相邻地定位，使得第一切割表面面向第二切割表面，以及在第一切割表面和第二切割表面之间形成重分布结构。重分布结构包括与第一边缘内连线特征和第二边缘内连线特征电性连接的两个或以上的导电特征。

在一些实施例中，形成重分布结构包括：在第一切割表面与第二切割表面之间沉积介电层；在介电层中形成开口以显露第一边缘内连线特征；以及在第一边缘内连线特征上选择性地沉积导电材料。

在一些实施例中，选择性地沉积导电材料包括执行无电式沉积、原子层沉积和化学气相沉积中的一种。

在一些实施例中，形成第一集成电路裸片包括：形成包括一或多个半导体装置的装置层；以及在装置层上方形成金属间介电层，其中金属间介电层包括第一边缘内连线特征。

在一些实施例中，形成第一集成电路裸片还包括：在与第一集成电路裸片的周缘相邻的金属间介电层中形成密封环，其中密封环具有开口，且第一边缘内连线特征延伸穿过开口。

以上概述了许多实施例的特征，使本公开所属技术领域中技术人员可以更加理解本公开的各实施例。本公开所属技术领域中技术人员应可理解，可以本公开实施例为基础轻易地设计或改变其他工艺及结构，以实现与在此介绍的实施例相同的目的及/或达到与在此介绍的实施例相同的优点。本公开所属技术领域中技术人员也应了解，这些相等的结构并未背离本公开的精神与范围。在不背离随附权利要求的精神与范围的前提下，可对本公开实施例进行各种改变、置换及变动。