一种栅极驱动电路

技术领域

本发明属于电子电路技术领域，具体涉及一种栅极驱动电路。

背景技术

在栅极驱动器中，确保高功率设备和低功率设备之间没有时序冲突是很重要的。但是由于布局寄生电感存在，开关节点将产生高的dI/dt的电流尖峰或者振铃，并通过寄生电容耦合到驱动器的输入，导致上下桥同时导通，烧毁器件。

针对此情况，一般是引入死区时间与互锁电路避免时序冲突，提高系统的鲁棒性，但是死区时间过长会导致额外的体二极管导通损耗，过短则会增加功率器件的直通风险。尤其在高频应用中，当驱动芯片输入信号为窄脉冲时，功率器件极易发生直通问题。

如图1所示，为高频窄脉冲输入时无窄脉冲防直通电路的时序图。t1为信号IN到高侧驱动信号DR_H的延时，t2为IN信号到产生LOCK2信号的延时，t4为信号IN到低侧驱动信号DR_H的延时，t3为高低侧管的直通时间。由于t2大于IN信号的脉冲宽度，当IN信号发生变化时，无法及时的产生LOCK2信号对低侧驱动信号进行锁定，所以会发生高低边管直通现象，可能会烧毁器件。

发明内容

为了解决现有技术中存在的上述问题，本发明提供了一种栅极驱动电路。本发明要解决的技术问题通过以下技术方案实现：

本发明提供了一种栅极驱动电路包括：自举电路，窄脉冲防直通电路，死区检测反馈模块，驱动电路，升电平位移电路，低侧延时电路以及控制逻辑电路；

所述自举电路，用于产生驱动高侧管的高电源轨；

所述死区检测反馈模块，用于检测高侧管和低侧管的开关状态，并根据高侧管的开关状态生成高侧反馈信号反馈至控制逻辑电路，以及根据低侧管的开关状态生成低侧反馈信号反馈至控制逻辑电路；

所述控制逻辑电路，用于在低侧反馈信号的作用下产生高侧控制信号以及在高侧反馈信号的作用下生成低侧控制信号；所述低侧控制信号在低电源轨上；

所述升电平位移电路，用于将所述高侧控制信号抬高至高电源轨上；

所述低侧延时电路，用于按照所述升电平位移电路所需时间调整所述低电源轨的时序，以使高电源轨的时序与低电源轨的时序相同；

所述驱动电路，用于按照所述高电源轨驱动所述高侧管，以及按照低电源轨驱动所述低侧管；

所述窄脉冲防直通电路，用于根据输入信号的脉冲宽度调整自身的输出电平，从而控制所述高侧管和低侧管不出现直通。

有益效果：

本发明提供了一种栅极驱动电路包括：自举电路，窄脉冲防直通电路，死区检测反馈模块，驱动电路，升电平位移电路，低侧延时电路以及控制逻辑电路。本发明提出的死区检测电路可以随不同负载自适应调整死区时间，相比于传统的固定死区时间有更高的灵活性；提出的窄脉冲防直通电路可以有效的避免高频应用下窄脉冲输入时高低侧管直通问题，提高了系统使用安全性；提出的升电平位移电路和降电平移位电路具有高可靠低延时的特性，可以有效解决dVs/dt噪声影响，提高系统的可靠性，且本发明电路结构简单，具有很强的通用性。

以下将结合附图及实施例对本发明做进一步详细说明。

附图说明

图1是无窄脉冲防直通电路时序图；

图2是本发明提供的栅极驱动电路的示意图；

图3是本发明提供的死区检测电路的示意图；

图4是本发明提供的死区检测电路工作电压波形示意图；

图5是本发明提供的窄脉冲防直通电路的示意图；

图6是本发明提供的有窄脉冲防直通电路的时序图；

图7是本发明提供的升电平位移电路示意图；

图8是本发明提供的降电平位移电路示意图。

具体实施方式

下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。

结合图2至图8，本发明提供了一种栅极驱动电路包括：自举电路，窄脉冲防直通电路，死区检测反馈模块，驱动电路，升电平位移电路，低侧延时电路以及控制逻辑电路；

所述自举电路，用于产生驱动高侧管的高电源轨；

所述死区检测反馈模块，用于检测高侧管和低侧管的开关状态，并根据高侧管的开关状态生成高侧反馈信号反馈至控制逻辑电路，以及根据低侧管的开关状态生成低侧反馈信号反馈至控制逻辑电路；

所述控制逻辑电路，用于在低侧反馈信号的作用下产生高侧控制信号以及在高侧反馈信号的作用下生成低侧控制信号；所述低侧控制信号在低电源轨上；

所述升电平位移电路，用于将所述高侧控制信号抬高至高电源轨上；

所述低侧延时电路，用于按照所述升电平位移电路所需时间调整所述低电源轨的时序，以使高电源轨的时序与低电源轨的时序相同；

所述驱动电路，用于按照所述高电源轨驱动所述高侧管，以及按照低电源轨驱动所述低侧管；

所述窄脉冲防直通电路，用于根据输入信号的脉冲宽度调整自身的输出电平，从而控制所述高侧管和低侧管不出现直通。

本发明提供了一种栅极驱动电路包括：自举电路，窄脉冲防直通电路，死区检测反馈模块，驱动电路，升电平位移电路，低侧延时电路以及控制逻辑电路。本发明提出的死区检测电路可以随不同负载自适应调整死区时间，相比于传统的固定死区时间有更高的灵活性；提出的窄脉冲防直通电路可以有效的避免高频应用下窄脉冲输入时高低侧管直通问题，提高了系统使用安全性；提出的升电平位移电路和降电平移位电路具有高可靠低延时的特性，可以有效解决dVs/dt噪声影响，提高系统的可靠性，且本发明电路结构简单，具有很强的通用性。

当PWM由低变高后，低侧管驱动信号DR_L由高变低，低侧管关断，高侧管驱动信号DR_H由低变高，高侧管导通。当PWM由高变低后，高侧管驱动信号DR_H由高变低，高侧管关断，低侧管驱动信号DR_L由低变高，低侧管导通。本发明在高低侧管开关状态切换中插入一段死区时间避免直通，该死区时间能够自适应负载变化，具有很强的灵活性。该死区时间T_dead由死区时间检测电路产生的自适应死区时间T_adapt以及电路固有的传播延时T_delay组成。

T_dead＝T_adapt+T_delay

其中，T_delay包括死区检测反馈模块带来的延时以及驱动及升电平位移电路带来的延时。为了降低固有的传播延时造成的死区时间太长，本发明中提供的死区检测反馈模块，电平位移电路，驱动均采用低延时设计。

继续参考图1，本发明的所述控制逻辑电路包括：与门N1-N4，反相器INV；

其中，与门N1第一输入端输入PWM信号；与门N1的第二输入端、与门N3的第一输入端连接，输入使能信号EN；与门N1的输出端输出第一信号IN；与门N1的输出端、反相器INV的输入端、与门N2的第一输入端连接；与门N2的第二输入端输入第二电平B，与门N2的第三输入端输入低侧反馈信号LOCK1；与门N2的输出端输出高侧控制信号C；反相器INV的输出端输出第

—一信号IN的反信号IN；反相器INV的输出端、与门N3的第二输入端连接；与门N3的输出端、与门N4的第一输入端连接，与门N4的第二输入端接入第一电平A，与门N4的第三输入端接入高侧反馈信号LOCK2；与门N4的输出端输出低侧控制信号D。

参考图3，所述死区检测反馈模块包括降电平移位电路、高侧死区检测电路、匹配延时电路和低侧死区检测电路；

所述高侧死区检测电路，用于检测高侧MOS的开关状态，并反馈高侧管的高电源轨至所述降电平移位电路；

所述降电平移位电路，用于将所述高电源轨降低至低电源轨，并生成高侧反馈信号LOCK2；

所述低侧死区检测电路，用于检测低侧MOS的开关状态，并反馈低侧管的低电源轨至所述匹配延时电路；

所述匹配延时电路，用于按照所述降电平移位电路所需时间，调整所述低电源轨的时序，以使高电源轨的时序与低电源轨的时序相同，并生成低侧反馈信号LOCK1。

所述高侧死区检测电路和低侧死区检测电路均包括2个NMOS管和4个PMOS管；

其中，第一个PMOS管的漏极连接第三个PMOS管的源极，第三个PMOS管的漏极连接第四个PMOS管的栅极、第一个NMOS管的漏极、第二个NMOS管的栅极，第二个PMOS管的漏极连接第四个PMOS管的源极；

在所述高侧死区检测电路中，第一个PMOS管和第二个PMOS管的源极均接入所述自举电路输出的第一输出信号VB；第一个PMOS管的栅极、第二个PMOS管的栅极、第一个NMOS管的源极、第二个NMOS管的源极均接入所述自举电路输出的第二输出信号VS；第三个PMOS管的栅极和第一个NMOS管的栅极连接，并输入高侧管驱动信号DR_H，第四个PMOS管的漏极和第二个NMOS管的漏极连接，并输出高侧检测信号T_H；所述第一输出信号VB和第二输出信号VS形成高电源轨；

在所述低侧死区检测电路中，第一个PMOS管和第二个PMOS管的源极均接入电源VCC；第一个PMOS管的栅极、第二个PMOS管的栅极、第一个NMOS管的源极、第二个NMOS管的源极均接入地GND；第三个PMOS管的栅极和第一个NMOS管的栅极连接，并输入低侧管驱动信号DR_L，第四个PMOS管的漏极和第二个NMOS管的漏极连接，并输出低侧检测信号T_L；所述电源VCC和GND形成低电源轨。

传统的死区检测电路常采用比较器，但是比较器的功耗和延时时间均比较大。本发明在反相器的基础上进行改进，不仅具有延时低的优点，同时避免了为了降低检测阈值低而造成的面积浪费。

结合图3和图4，本发明死区检测电路由两级反相器级联而成，并且在反相器中PMOS管的漏端与电源之间串联一个PMOS倒比管MP1、MP2(MP5、MP6)，高侧检测电路中MP1、MP2栅极接高侧悬浮地VS，低侧检测电路中MP5、MP6栅极直接GND，即MP1、MP2(MP5、MP6)工作于线性区，相当于一个线性电阻。高低侧死区检测电路基本工作原理是一致的,这里以高侧死区检测电路为例。

高侧检测电路的基本原理：死区检测电路将高侧功率管的栅源电压与第一级开关阈值电压VM进行比较，当栅源电压小于阈值电压时，检测出高侧功率管开始处于截止状态，其中随着负载条件的变化，死区检测电路检测到功率管开始截止的时间也会发生变化，即死区时间发生变化。第一级检测高侧输出信号DR_H，第一级中的倒比管MP1相当于线性电阻，高侧死区检测电路第一级开关阈值为：

其中，Req为倒比管MP1的等效线性电阻，I

如图5所示，为本发明的窄脉冲防直通电路。所述窄脉冲防直通电路包括高侧窄脉冲防直通电路和低侧窄脉冲防直通电路，高侧窄脉冲防直通电路和低侧窄脉冲防直通电路均包括两个低边延时采样电路，与非门X1、X2和反相器X3；

其中，第一个低边延时采样电路的输入端接入输入信号IN或输入信号IN的反信号，输出连接与非门X1的第一输入端，与非门X1的第二输入端连接非门X2的输出端；第二个低边延时采样电路的输入端接入低侧反馈信号LOCK1或高侧反馈信号LOCK2，输出连接非门X2的第一输入端，与非门X1的输出端连接非门X2的第二输入端、反相器X3的输入端，反相器X3的输出端输出第一电平A或第二电平B。

其中，所述两个低边延时采样电路均包括：NMOS管MN5、PMOS管MP9、电容C1、电阻R1、或非门X4、反相器X5；

其中，PMOS管MP9的栅极、NMOS管MN5的栅极以及或非门X4的第一输入端接入输入信号IN，PMOS管MP9的源极接第一电源VCC，PMOS管MP9的漏极连接电阻R1的第一端，电阻R1的第二端连接电容C1的第一端、或非门X4的第二输入端；电容C1的第二端、NMOS管MN5的源极接地GND；或非门X4的输出端连接反相器X5的输入端，反相器X5的输出端为低边延时采样电路的输出端。

当输入信号为窄脉冲输入时，窄脉冲防直通电路可以对输入信号的下降沿进行延长直到死区检测反馈信号LOCK信号到来，从而避免窄脉冲输入时发生的直通现象；当输入信号为宽脉冲输入时，该电路不对时序产生影响。

如图6所示，为添加窄脉冲防直通电路后的电路时序图，图6中(a)图为窄脉冲信号输入时的时序图，(b)图为宽脉冲输入时的时序图。下面结合本图对窄脉冲防直通电路的原理进行介绍，以低侧驱动信号为例：当输入窄脉冲信号

参考图7，图7为本发明的升电平位移电路。所述升电平移位电路包括：PMOS管MP10-MP13，NMOS管MN6-MN7；反相器X6-X12；与非门X13-X14；触发器X15；

其中，PMOS管MP10的源极和PMOS管MP11的源极接入第一输出信号VB，PMOS管MP10的漏极连接PMOS管MP11的栅极、反相器X10的输入端、反相器X8的输入端、PMOS管MP12的源极；PMOS管MP10的栅极连接PMOS管MP11的漏极、反相器X6的输入端、反相器X9的输入端、PMOS管MP13的源极；PMOS管MP12的栅极、PMOS管MP13的栅极连接并接入第二输出信号VS；PMOS管MP12的漏极连接NMOS管MN6的漏极；PMOS管MP13的漏极连接NMOS管MN7的漏极；NMOS管MN6的栅极连接反相器X12的输入端；反相器X12的输出端连接NMOS管MN7的栅极；NMOS管MN6的源极、NMOS管MN7的源极以及反相器X12的第一控制端接地GND；反相器X12的第二控制端接第二电源VDD，反相器X6的输出端连接反相器X7的输入端，反相器X7的输出端连接与非门X13的第一输入端；反相器X8的输出端连接非门X13的第二输入端；反相器X9的输出端连接非门X14的第一输入端；反相器X10的输出端连接反相器X11的输入端，反相器X11的输出端连接非门X14的第二输入端；非门X13的输出端连接触发器X15的第一输入端R，非门X14的输出端连接触发器X15的第二输入端S，触发器X15的输出端作为所述升电平移位电路的输出端。

参考图8，图8为高侧降电平位移电路示意图。所述降电平移位电路包括：PMOS管MP14-MP15，NMOS管MN8-MN11；反相器X16-X12；与非门X13-X14；触发器X15；

其中，NMOS管MN10的源极和NMOS管MN11的源极接地GND；NMOS管MN10的漏极连接NMOS管MN11的栅极、反相器X17的输入端、反相器X20的输入端、NMOS管MN8的源极；NMOS管MN10的栅极连接NMOS管MN11的漏极、反相器X21的输入端、反相器X19的输入端、NMOS管MN9的源极；NMOS管MN8的栅极、NMOS管MN9的栅极连接并接入第二电源VDD；NMOS管MN8的漏极连接PMOS管MP16的漏极；NMOS管MN9的漏极连接PMOS管MP15的漏极；PMOS管MP14的栅极连接反相器X16的输入端；反相器X16的输出端连接PMOS管MP15的栅极；PMOS管MP14的源极、PMOS管MP14的源极以及反相器X16的第一控制端接第一输出信号VB，反相器X16的第二控制端接第二输出信号VS；反相器X17的输出端连接反相器X18的输入端，反相器X18的输出端连接与非门X23的第一输入端；反相器X19的输出端连接非门X23的第二输入端；反相器X20的输出端连接非门X24的第一输入端；反相器X21的输出端连接反相器X22的输入端，反相器X22的输出端连接非门X24的第二输入端；非门X23的输出端连接触发器X25的第一输入端R，非门X24的输出端连接触发器X25的第二输入端S，触发器X25的输出端作为所述降电平移位电路的输出端，输出高侧反馈信号LOCK2。

结合图7和图8，升电平位移电路是将逻辑控制产生的控制信号抬至高端驱动的电源轨上，降电平位移电路是将死区检测电路的高电源轨反馈信号降至低电源轨。升电平位移电路与降电平位移电路结构类似，原理相同。均由输入级，耐压管，锁存级，噪声消除电路以及SR触发器构成。其中耐压管用来隔离高电压域与低电压域，噪声消除电路用来滤除dVs/dt噪声信号，SR触发器用来对输出信号进行整形。由于噪声消除电路采用的数字逻辑形式实现，所以具有较低的传播延时。

升电平位移电路的工作原理：当C信号变为高电平时，Mn5导通，Mn6截至，耐压管Mp5导通，Mp5源端变为低电平，Mp4导通，将Mp4漏端拉至高电平，PWM_H输出高电压域的高电平，完成电压域的转换。当C信号变为低电平时，逻辑相反。

降电平位移电路的工作原理：当T_H信号变为高电平时，Mp2导通，Mp1截至，耐压管Mn2导通，Mn2源端变为高电平LOCK2_N输出低电压域的高电平，完成电压域的转换。当T_H信号变为低电平时，逻辑相反。

进一步的本发明的所述驱动电路包括：驱动器DRV1和驱动器DRV2；

其中，驱动器DRV1的输入端连接所述升电平移位电路的输出端，所述驱动器DRV1的输出端输出高侧管驱动信号DR_H，所述驱动器DRV1的输出端连接高管MH的栅极、高侧死区检测电路的第一输入端；驱动器DRV1的第一控制端接入所述第一输出信号VB；驱动器DRV1的第二控制端、高管MH的源极、低管ML的漏极均接入第二输出信号VS；驱动器DRV2的输入端连接所述低侧延时电路的输出端；所述驱动器DRV2的输出端输出低侧管驱动信号DR_L；驱动器DRV2的第一控制端连接第一电源VCC，驱动器DRV2的第二控制端与低管ML的源极接地GND。

通过驱动电路控制高侧管和低侧管的开关状态。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

尽管在此结合各实施例对本申请进行了描述，然而，在实施所要求保护的本申请过程中，本领域技术人员通过查看所述附图、公开内容、以及所附权利要求书，可理解并实现所述公开实施例的其他变化。在权利要求中，“包括”(comNrising)一词不排除其他组成部分或步骤，“一”或“一个”不排除多个的情况。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。