用于存储单元阵列的读出单元以及包括其的存算一体芯片

技术领域

本发明涉及微电子集成电路领域，尤其涉及一种用于存储单元阵列的读出单元以及包括其的存算一体芯片。

背景技术

存算一体芯片架构目前被认为是解决大数据实时智能处理的高效硬件平台之一，而存储单元阵列是存算一体芯片的核心电路，尤其是基于闪存的存算一体芯片。对于典型的存储单元阵列，由于其处理的信号是模拟信号，而通常其输入信号与输出信号要求是数字信号，因此，通常需要在输入端通过数模转换电路(DAC)把数字信号转换成模拟信号，而在输出端的读出模块通过模数转换电路(ADC)把处理完之后的模拟信号转换成数字信号，如图1所示。

由于模拟电流信号的变化范围比较大，为了准确高效地进行转换，对ADC的量化精度与裕度要求高，使得ADC面积大、时延长和功耗高。

发明内容

针对现有技术中的问题，本发明提供一种用于存储单元阵列的读出单元以及包括其的存算一体芯片，能够至少部分地解决现有技术中存在的问题。

为了实现上述目的，本发明采用如下技术方案：

第一方面，提供一种用于存储单元阵列的读出单元，包括：ADC、判决子单元以及多路选择开关；

该ADC以及该判决子单元的输入端均接收输入电压，

该判决子单元的输出端连接该ADC的控制端以及该多路选择开关的地址选通端；

该多路选择开关的第一输入端连接该ADC的输出端，第二输入端接收第一电平，第三输入端接收第二电平，该第一电平小于该第二电平。

进一步地，还包括：第一电流-电压转换器以及第二电流-电压转换器；

该第一电流-电压转换器连接在该ADC的前端，用于将将输入电流转换为该输入电压，第二电流-电压转换器连接在该判决子单元的前端，用于将该输入电流转换为该输入电压。

进一步地，该第一电流-电压转换器以及该第二电流-电压转换器均包括：第一放大器以及第一阻性负载；

该第一阻性负载一端连接该第一放大器的负输入端，另一端连接该第一放大器的输出端，

该第一放大器的正输入端接收第一偏置电压，负输入端接收该输入电流，输出端用于输出该输入电压。

进一步地，还包括：电流镜；

该电流镜连接在该第一电流-电压转换器或该第二电流-电压转换器的前端，用于复制该输入电流。

进一步地，该输入电压为差分输入电压，该ADC的两个输入端以及该判决子单元的两个输入端均分别输入第一输入电压和第二输入电压。

进一步地，还包括：第三电流-电压转换器以及第四电流-电压转换器，该第三电流-电压转换器用于将第一输入电流转换为该第一输入电压，该第四电流-电压转换器用于将第二输入电流转换为该第二输入电压。

进一步地，该第三电流-电压转换器以及该第四电流-电压转换器均包括：第二放大器、开关元件以及第二阻性负载；

该开关元件第一端接收该第一输入电流或该第二输入电流，第二端连接该第二放大器的输出端；该开关元件的第三端连接该第二阻性负载一端，并作为电压输出端，用于输出该第一输入电压或该第二输入电压；

该第二放大器的负输入端接收该第一输入电流或该第二输入电流，正输入端接收第二偏置电压；该阻性负载另一端连接第三电平。

进一步地，该判决子单元包括：第一比较器以及第二比较器；

该第一比较器的第一输入端以及该第二比较器的第一输入端均接收该输入电压，该第一比较器的第二输入端以及该第二比较器的第二输入端中的一个接收第一预设电压，另一个接收第二预设电压；

或者，该第一比较器的第一输入端以及该第二比较器的第二输入端均连接该输入电压，该第一比较器的第二输入端以及该第二比较器的第一输入端中的一个接收第一预设电压，另一个接收第二预设电压。

第二方面，提供一种存算一体芯片，包括：存储单元阵列以及多个上述的读出单元，该存储单元阵列的每列存储单元的输出端均连接一个该读出单元。

第三方面，提供一种存算一体芯片，包括：存储单元阵列以及多个上述的读出单元，该存储单元阵列包括：至少一个正值权重列和至少一个负值权重列，一个正值权重列及其对应的一个负值权重列的输出端均连接至一个该读出单元。

第四方面，提供一种存算一体芯片，包括：存储单元阵列以及多个上述的读出单元，该存储单元阵列包括：至少两个正值权重列和至少一个常数列，该至少两个正值权重列共享一个该常数列，一个正值权重列及其对应的常数列的输出端均连接至一个该读出单元。

本发明提供的用于存储单元阵列的读出单元以及包括其的存算一体芯片，该读出单元包括：ADC、判决子单元以及多路选择开关；所述ADC以及所述判决子单元的输入端均接收输入电压，所述判决子单元的输出端连接所述ADC的控制端以及所述多路选择开关的地址选通端；所述多路选择开关的第一输入端连接所述ADC的输出端，第二输入端接收第一电平，第三输入端接收第二电平，所述第一电平小于所述第二电平。其中，所述判决子单元将所述输入电压与第一预设电压和第二预设电压进行比较，其中，所述第一预设电压小于所述第二预设电压：当所述输入电压小于第一预设电压时，所述多路选择开关响应于所述判决子单元的输出结果选通所述第二输入端，输出所述第一电平；当所述输入电压大于第一预设电压并小于第二预设电压时，所述ADC响应于所述判决子单元的输出结果启动，将所述输入电压转换为数字信号，并且，所述多路选择开关响应于所述判决子单元的输出结果选通所述第一输入端，输出所述数字信号；当所述输入电压大于所述第二预设电压时，所述多路选择开关响应于所述判决子单元的输出结果选通所述第三输入端，输出所述第二电平，以此，在不损失或很小损失精度的情况下，一方面能够减少ADC的量化范围，在量化精度要求相同的情况下，能够有效简化ADC的设计，减少ADC占用面积，降低ADC的功耗，降低电路成本；另一方面，当输入电流或输入电压小于门限1或者大于门限2时，直接将其量化到最小值或者最大值，而不需要ADC参与工作，能够减少时延，并进一步降低ADC的功耗，利于其在各种存储器以及存算一体芯片中推广利用，推动存储器以及存算一体芯片小型化、低成本化，降低芯片功耗和时延。

为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。在附图中：

图1为现有存算一体芯片的一种电路示意图；

图2为现有存算一体芯片的另一种电路示意图；

图3示出了存储单元阵列电流(电压)输出的典型规律示意图；

图4示出了本发明实施例中读出单元的一种电路结构图一；

图5a至图5d示出了本发明实施例中读出单元中的判决子单元的电路结构图；

图6示出了本发明实施例中读出单元的电路图；

图7示出了本发明实施例中读出单元的一种电路结构图二；

图8示出了本发明实施例中读出单元的一种电路结构图三；

图9示出了本发明实施例中采用差分输入的读出单元的电路结构图一；

图10示出了本发明实施例中采用差分输入的读出单元的电路结构图二；

图11示出了本发明实施例中采用差分输入的读出单元的电路图；

图12示出了采用本发明实施例中的存算一体芯片的电路结构图一；

图13示出了采用本发明实施例中的存算一体芯片的电路结构图二；

图14示出了本发明实施例中的一种存储单元阵列以及差分输入的读出单元的电路结构图一；

图15示出了本发明实施例中的一种存储单元阵列以及差分输入的读出单元的电路结构图二。

具体实施方式

为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分的实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本申请保护的范围。

以下在实施方式中详细叙述本发明的详细特征以及优点，其内容足以使任何本领域技术人员，了解本发明的技术内容并据以实施，且根据本说明书所揭露的内容、权利要求及图式，任何本领域技术人员可轻易地理解本发明相关的目的及优点。以下的实施例进一步详细说明本发明的观点，但非以任何观点限制本发明的范畴。

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。

图1为现有存算一体芯片的一种电路示意图。如图1所示，该存算一体芯片包括：数模转换电路模块、转换模块、存储单元阵列、读出模块以及控制器。

所述数模转换电路模块的输出端连接所述转换模块，所述转换模块的输出端连接所述存储单元阵列，所述读出模块包括多个ADC，每列存储单元的输出端连接一个ADC，所述控制器连接所述数模转换电路模块、转换模块、存储单元阵列、读出模块，所述存储单元可为闪存单元，即该存储单元可采用可编程半导体器件，如浮栅晶体管实现。

其中，该数模转换电路模块用于将数字输入信号转换为模拟输入信号，所述转换模块用于将所述模拟输入信号转换为模拟电流，所述存储单元阵列对其接收的模拟电流及其内部存储的数据执行逻辑运算，ADC将运算得到的模拟信号转换为数字信号输出，所述控制器用于控制各模块协调配合工作。

本领域技术人员可以理解的是，该存算一体芯片还可以包括：用于将数据写入存储单元阵列的读写电路、用于对该存储单元阵列进行行列译码的行列译码器。

其中，由于模拟电流信号的变化范围比较大，ADC的数量多，为了准确地进行转换，对ADC的量化精度与裕度要求高，使得ADC面积大、时延长和功耗低。

图2为现有存算一体芯片的另一种电路示意图。如图2所示，该存算一体芯片在包含图1所示部件的基础上，该读出模块还可以包括电流-电压转换器。

具体地，该读出模块包括多个读出单元，每个读出单元均包括一个电流-电压转换器以及一个ADC，该电流-电压转换器连接在该ADC的前端，该存储单元阵列中每列存储单元的输出端均连接一个读出单元，该读出单元中的电流-电压转换器用于将该列存储单元输出的电流信号转换为电压信号，ADC将该电压信号转换为数字信号。

其中，现有存算一体芯片中的存储单元阵列输出端的读出模块通过模数转换电路(ADC)把处理完之后的模拟信号转换成数字信号，由于模拟电流信号的变化范围比较大，为了准确地进行转换，对ADC的量化精度与裕度要求高，使得ADC面积大、时延长和功耗低。

为至少部分解决现有技术中存在的上述技术问题，本发明实施例提供了一种读出单元，其中，所述判决子单元将所述输入电压与第一预设电压和第二预设电压进行比较，其中，所述第一预设电压小于所述第二预设电压：当所述输入电压小于第一预设电压时，所述多路选择开关响应于所述判决子单元的输出结果选通所述第二输入端，输出所述第一电平；当所述输入电压大于第一预设电压并小于第二预设电压时，所述ADC响应于所述判决子单元的输出结果启动，将所述输入电压转换为数字信号，并且，所述多路选择开关响应于所述判决子单元的输出结果选通所述第一输入端，输出所述数字信号；当所述输入电压大于所述第二预设电压时，所述多路选择开关响应于所述判决子单元的输出结果选通所述第三输入端，输出所述第二电平，以此，在不损失或很小损失精度的情况下，一方面能够减少ADC的量化范围，在量化精度要求相同的情况下，能够有效简化ADC的设计，减少ADC占用面积，降低ADC的功耗，降低电路成本，在ADC相同的情况下，能够有效提高ADC的量化精度，提高了读出的精度；另一方面，当输入电流或输入电压小于门限1或者大于门限2时，直接将其量化到最小值或者最大值，而不需要ADC参与工作，能够减少时延，并进一步降低ADC的功耗，利于其在各种存储器以及存算一体芯片中推广利用，推动存储器以及存算一体芯片小型化、低成本化，降低芯片功耗和时延。

值得说明的是，申请人在发现现有技术中存储单元阵列配套的ADC存在上述问题后，对存算一体芯片的存储单元阵列进行了大量的研究和调查，通过海量的试验，得出了存储单元阵列输出电流(电压)幅度满足的典型规律，如图3所示，存储单元阵列的输出模拟电流(电压)的密度符合一定分布，例如正态分布，即输出模拟电流(电压)范围集中在某一个区域，输出模拟电流(电压)落在该区域外的概率很低，另外，对存储单元阵列输出电流(电压)幅度的量化结果进行了研究发现，当输出电流幅度小于门限1或者大于门限2时，其量化结果变化趋势平缓，当输出电流幅度大于门限1且小于门限2时，其量化结果变化趋势陡峭。基于此发现，申请人发明出了一种ADC的优化策略，其基本核心思想是，在利用ADC对存储单元阵列的输出电流(电压)进行模数转换之前，先对输出电流(电压)进行一个判决，当输出电流(电压)小于门限1或者大于门限2时，直接把输出电流(电压)量化到最小值或者最大值，而不需要ADC参与工作，只有输出电流(电压)大于门限1或者小于门限2时，才会触发ADC工作，以此，在不损失或很小损失精度的情况下，能够有效缩小ADC的量化范围，在量化精度要求相同的情况下，能够有效简化ADC的设计，减少ADC占用面积，降低ADC的功耗，降低电路成本；另一方面，当输入电流或输入电压小于门限1或者大于门限2时，直接将其量化到最小值或者最大值，而不需要ADC参与工作，能够减少时延，并进一步降低ADC的功耗。

图4示出了本发明实施例中读出单元的一种电路结构图一；如图4所示，该用于存储单元阵列的读出单元包括：ADC100、判决子单元200以及多路选择开关(MUX)300；

ADC100以及判决子单元200的输入端均接收输入电压Vin，判决子单元200的参考输入端还接收第一预设电压V

判决子单元200的输出端连接ADC100的控制端以及多路选择开关300的地址选通端，由判决子单元200的输出信号作为控制ADC100是否参与工作的使能输入信号Enable，并且，由判决子单元200的输出信号作为控制多路选择开关300选通哪一输入端与输出端连接的选通信号select。

多路选择开关300的第一输入端连接ADC100的输出端，第二输入端接收第一电平V

值得说明的是，由于该多路选择开关300至少为3选1开关，因此，该选通信号select至少为一2比特信号，才能满足3选1开关的选通需求。

其中，该第一电平可为量化最低电平，该第二电平可为量化最高电平。

具体地，判决子单元将输入电压Vin与第一预设电压(门限1)V

当所述输入电压小于第一预设电压时，所述多路选择开关响应于所述判决子单元的输出结果选通所述第二输入端，输出所述第一电平，即当输出电流(电压)小于门限1时，直接把输出电流(电压)量化到最小值，而不需要ADC参与工作。

当所述输入电压大于第一预设电压并小于第二预设电压时，所述ADC响应于所述判决子单元的输出结果启动，将所述输入电压转换为数字信号，并且，所述多路选择开关响应于所述判决子单元的输出结果选通所述第一输入端，输出所述数字信号；即：输出电流(电压)大于门限1或者小于门限2时，触发ADC工作。

当所述输入电压大于所述第二预设电压时，所述多路选择开关响应于所述判决子单元的输出结果选通所述第三输入端，输出所述第二电平；即：当输出电流(电压)大于门限2时，直接把输出电流(电压)量化到最大值，而不需要ADC参与工作。

通过上述技术方案，由于将小于第一预设电压以及大于第二预设电压的输入电压直接进行量化，一方面能够减少ADC的量化范围(以前是全范围，现在是第一预设电压至第二预设电压之间的范围)，在量化精度要求相同的情况下，能够有效简化ADC的设计，减少ADC占用面积，降低ADC的功耗，降低电路成本；另一方面，当输入电流或输入电压小于门限1或者大于门限2时，直接将其量化到最小值或者最大值，而不需要ADC参与工作，能够减少时延，并进一步降低ADC的功耗，利于其在各种存储器以及存算一体芯片中推广利用，推动存储器以及存算一体芯片小型化、低成本化，降低芯片功耗和时延。

在一个可选的实施例中，该判决子单元包括：第一比较器以及第二比较器；第一比较器的第一输入端以及第二比较器的第一输入端均接收输入电压，第一比较器的第二输入端以及第二比较器的第二输入端中的一个接收第一预设电压，另一个接收第二预设电压。

或者，第一比较器的第一输入端以及所述第二比较器的第二输入端均连接所述输入电压，所述第一比较器的第二输入端以及所述第二比较器的第一输入端中的一个接收第一预设电压，另一个接收第二预设电压。

具体地，参见图5a，该判决子单元200包括：第一比较器210a以及第二比较器220a；第一比较器210a的负输入端以及第二比较器220a的正输入端均连接所述输入电压Vin，第一比较器210a的正输入端接收高门限电压V

其中，当Vin

当V

当Vin>V

以当Vin

本领域技术人员可以理解的是，编码时根据该判决子单元的输出进行具体编码，其他情况参考上述编码即可，只需满足在V

参见图5b，该判决子单元200包括：第一比较器210b以及第二比较器220b；第一比较器210b的负输入端以及第二比较器220b的正输入端均连接所述输入电压Vin，第一比较器210b的正输入端接收低门限电压V

其中，当Vin

当V

当Vin>V

参见图5c，该判决子单元200包括：第一比较器210c以及第二比较器220c；第一比较器210c的负输入端以及第二比较器220c的负输入端均连接所述输入电压Vin，第一比较器210c的正输入端接收低门限电压V

其中，当Vin

当V

当Vin>V

参见图5d，该判决子单元200包括：第一比较器210d以及第二比较器220d；第一比较器210d的正输入端以及第二比较器220d的正输入端均连接所述输入电压Vin，第一比较器210d的负输入端接收低门限电压V

其中，当Vin

当V

当Vin>V

其中，采用了图5d示出的判决子单元的读出单元的电路图如图6所示。

上面列举了集中判决子单元的电路结构，在采用相同原理的基础上，本领域技术人员可以想到该电路的多种变例，均属于本申请的保护范围，在此不再赘述。

在一个可选的实施例中，参见图7，该用于存储单元阵列的读出单元还可以包括：电流-电压转换器400以及电流-电压转换器500；电流-电压转换器400连接在所述ADC100的前端，用于将将输入电流Iin转换为所述输入电压Vin，电流-电压转换器500连接在所述判决子单元200的前端，用于将所述输入电流Iin转换为所述输入电压Vin。

其中，当该读出单元的输入为电流信号时，通过设置电流-电压转换器将该输入电流转换为输入电压，能够有效增加该读出单元的兼容性和适应性。

在一个可选的实施例中，参见图8，该电流-电压转换器400包括：放大器410以及阻性负载420；其中，该阻性负载420可为电阻器。

阻性负载420一端连接放大器410的负输入端，另一端连接放大器410的输出端，放大器410的正输入端接收偏置电压Vs，负输入端接收输入电流Iin，输出端用于输出输入电压Vin。

在一个可选的实施例中，该电流-电压转换器500包括：放大器510以及阻性负载520；其中，该阻性负载520可为电阻器。

阻性负载520一端连接放大器510的负输入端，另一端连接放大器510的输出端，放大器510的正输入端接收偏置电压Vs，负输入端接收输入电流Iin，输出端用于输出输入电压Vin。

在一个可选的实施例中，该用于存储单元阵列的读出单元还可以包括：电流镜；

电流镜连接在电流-电压转换器400或电流-电压转换器500的前端，用于复制输入电流。

本领域技术人员可以理解的是，当输入为一路输入电流时，由于该ADC以及该判决子电路均需要输入该输入电流转换后的输入电压，因此，通过在电流-电压转换器400或电流-电压转换器500的前端设置电流镜，复制输入电流Iin，提高了电路的适用性。

图9示出了本发明实施例中采用差分输入的读出单元的电路结构图。如图9所示，该读出单元的电路与图4所示读出单元的电路结果基本相同，区别在于图9所示的读出单元采用差分输入电压，具体地，ADC的两个输入端以及判决子单元的两个输入端均分别输入第一输入电压Vin1和第二输入电压Vin2，相当于ADC以及判决子单元的输入电压均为第一输入电压Vin1和第二输入电压Vin2的差值。

其中，该读出单元不仅适于单输入场合，还能适用于差分输入场合，提高了该读出单元的兼容性和适用性，利用各种应用场景下使用。

在一个可选的实施例中，参见图10，该读出单元还可以包括：电流-电压转换器700以及电流-电压转换器800，电流-电压转换器700用于将第一输入电流Iin1转换为第一输入电压Vin1，电流-电压转换器800用于将第二输入电流Iin2转换为第二输入电压Vin2。

具体地，参见图11，该电流-电压转换器700包括：放大器710、开关元件720以及阻性负载730；

开关元件720第一端接收第一输入电流Iin1，第二端连接放大器710的输出端；开关元件720的第三端连接阻性负载730一端，并作为电压输出端，用于输出第一输入电压Vin1；

放大器710的负输入端接收第一输入电流Iin1，正输入端接收偏置电压Vs；阻性负载730另一端连接低电平或地电平。

值得说明的是，该开关元件可采用NMOS晶体管或PMOS实现，该第二端可为栅极，该第一端可为MOS管的源极，该第二端可为MOS管的漏极。当然，该第一端也可为MOS管的漏极，此时，该第二端为MOS管的源极。

本发明实施例提供的晶体管可以为场效应晶体管，可以为增强型场效应晶体管，也可以为耗尽型场效应晶体管。

另外，该电流-电压转换器800包括：放大器810、开关元件820以及阻性负载830；

开关元件820第一端接收第二输入电流Iin2，第二端连接放大器810的输出端；开关元件820的第三端连接阻性负载830一端，并作为电压输出端，用于输出第二输入电压Vin2；

放大器810的负输入端接收第二输入电流Iin2，正输入端接收偏置电压Vs；阻性负载830另一端连接低电平或地电平。

值得说明的是，该开关元件可采用NMOS晶体管或PMOS实现，该第二端可为栅极，该第一端可为MOS管的源极，该第二端可为MOS管的漏极。当然，该第一端也可为MOS管的漏极，此时，该第二端为MOS管的源极。

本发明实施例提供的晶体管可以为场效应晶体管，可以为增强型场效应晶体管，也可以为耗尽型场效应晶体管。

本领域技术人员可以理解的是，该读出单元适用于各种读出场合，尤其适用于包含存储单元阵列的装置，如各种存储器以及存算一体芯片等。

图12和图13示出了采用本发明实施例中的存算一体芯片的电路结构图。如图12和13所示，该存算一体芯片包括：存储单元阵列以及连接在该存储单元阵列的输出端上的读出模块，存储单元阵列对其接收的模拟电流及其内部存储的数据执行逻辑运算，读出模块用于将运算得到的模拟信号转换为数字信号输出。

具体地，该读出模块包括多个读出单元，该存储单元阵列的每列存储单元的输出端均连接一个读出单元，该读出单元可采用如上所述的读出单元，将各列存储单元输出的电压或电流作为对应的读出单元的输入电压或电流，该读出单元的输出信号即为该列存储单元的输出值。

本发明实施例还提供一种存算一体芯片，该存算一体芯片包括：存储单元阵列以及多个读出单元，所述存储单元阵列包括：至少一个正值权重列和至少一个负值权重列，一个正值权重列及其对应的一个负值权重列的输出端均连接至一个所述读出单元，参见图14，当存储单元阵列中需要存储负值时，可将该存储单元阵列划分成正值权重阵列以及负值权重阵列，一列正值权重列与一列负值权重列(其中存储的也是正数)对应，现有技术中对两列数据执行减法运算，即相当于存储了负值。

本发明实施例中，将该正值权重列及其对应的负值权重列的输出接入本发明实施例提供的基于差分输入的读出单元中，以利用该读出单元对差分输入信号进行数字读出。

其中，通过采用差分输入的读出单元配合存储单元阵列，不仅能够减少ADC的量化范围，在量化精度要求相同的情况下，能够有效简化ADC的设计，减少ADC占用面积，降低ADC的功耗，降低电路成本，减少时延，而且，能够直接对差分输入进行读出，不需要设置减法器计算二者的差值，进一步减少了元器件数量，减小电路面积，降低电路成本。

本发明实施例还提供了一种存算一体芯片，包括：存储单元阵列以及多个读出单元，所述存储单元阵列包括：至少两个正值权重列和至少一个常数列，所述至少两个正值权重列共享一个所述常数列，一个正值权重列及其对应的常数列的输出端均连接至一个所述读出单元，参见图15。

作为图14所示电路的一种改进方案，在将数据写入存储单元之前，将数据加上一个常数正值得到处理后的数据，该常数正值大于等于待写入数据中绝对值最大的负值的绝对值，以此使得代写入数据中没有负值，将待写入数据写入正值权重列，将常数正值写入该常数列中，将正值权重列与对应的常数列执行减法，相当于实现了负值数据的处理，即通过减法在运算结果中减去该常数正值的影响，以此，不需要设置负值权重列，且多个正值权重列共享常数列，能够简化电路结构，有效减少元器件数量，减小电路面积，降低成本开销，利于集成化。

本发明实施例中，将该正值权重列及其对应的常列的输出接入本发明实施例提供的基于差分输入的读出单元中，以利用该读出单元对差分输入信号进行数字读出。

其中，通过采用差分输入的读出单元配合存储单元阵列，不仅能够减少ADC的量化范围，在量化精度要求相同的情况下，能够有效简化ADC的设计，减少ADC占用面积，降低ADC的功耗，降低电路成本，减少时延，而且，能够直接对差分输入进行读出，不需要设置减法器计算二者的差值，进一步减少了元器件数量，减小电路面积，降低电路成本。

针对上述的几种存算一体芯片：

在一个可选的实施例中，该存算一体芯片还可以包括：数模转换电路模块，该数模转换电路模块连接在该存储单元阵列的前端，用于将数字输入信号转换为模拟输入信号。

在一个可选的实施例中，该存算一体芯片还可以包括：转换模块，该转换模块连接在该数模转换电路模块以及该存储单元阵列之间，用于将模拟输入信号转换为模拟电流。

在一个可选的实施例中，该存算一体芯片还可以包括：用于将数据写入存储单元阵列的读写电路以及用于对该存储单元阵列进行行列译码的行列译码器。

在一个可选的实施例中，该存算一体芯片还可以包括：控制器，该控制器连接各个模块，用于控制各模块协调配合工作。

在一个可选的实施例中，该存算一体芯片还可以包括：算术运算模块，该算术运算模块连接在该读出单元的后端，用于对读出单元的读出信号执行特定的算术运算，包括：乘法运算、加法运算、减法运算、除法运算、移位运算、激活函数、取最大值、取最小值、取平均值、池化等中的一种或几种的组合。

在一个可选的实施例中，该存算一体芯片还可以包括：输入接口模块、输入寄存器堆，该输入接口模块用于接收输入数据，该输入寄存器堆连接在该输入接口模块以及该数模转换电路模块之间，用于寄存数据。

其中，该算术运算模块也可以连接该输入寄存器堆，用于将其算术运算结果寄存至输入寄存器堆，参与后续的运算。

在一个可选的实施例中，该存算一体芯片还可以包括：输出接口模块、输出寄存器堆，该输出接口模块用于输出数据，该输出寄存器堆设置在该输出接口模块以及该读出模块(有算术运算模块的，为算术运算模块)之间，用于寄存输出数据。

本发明中应用了具体实施例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

还需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、商品或者设备中还存在另外的相同要素。

本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于系统实施例而言，由于其基本相似于方法实施例，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。

以上所述仅是本发明的较佳实施例而已，并非对本发明做任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何本领域技术人员，在不脱离本发明技术方案的范围内，当可利用上述揭示的技术内容做出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。