在介电阻挡壁之间包含直通阵列接触通孔结构的三维存储器器件及其制造方法

相关申请

本申请要求2019年6月18日提交的美国非临时专利申请序列号16/444,125和美国非临时专利申请序列号16/444,186的优先权，这些申请的全部内容以引用方式并入本文。

技术领域

本公开整体涉及半导体器件领域，并且具体地讲，涉及在介电阻挡壁之间包含直通阵列接触通孔结构的三维存储器器件及其制造方法。

背景技术

最近，已经提出了使用三维(3D)存储器堆叠结构的超高密度存储器件。存储器堆叠结构覆盖在衬底上并且延伸通过绝缘层和导电层的交替堆叠。存储器堆叠结构包括设置在导电层的层级处的存储器元件的竖直堆叠。外围器件可在交替堆叠和存储器堆叠结构下方设置在衬底上。期望一种用于提供穿过交替堆叠的互连通孔结构而不引起高加工成本或长加工时间的方法。

发明内容

根据本公开的一个实施方案，提供了一种三维存储器器件，该三维存储器器件包括：场效应晶体管，该场效应晶体管定位在半导体衬底上方；较低层级金属互连结构，所述较低层级金属互连结构形成在覆盖在所述场效应晶体管上的较低层级介电材料层内；绝缘层和复合层的交替堆叠，所述交替堆叠定位在所述较低层级金属互连结构上方并且在沿着第一水平方向横向延伸的一对背侧沟槽之间，其中所述复合层中的每一者包括相应的导电层和相应的介电间隔物板，并且所述绝缘板和所述介电间隔物板的竖直交替序列设置在包括所述介电间隔物板的区域内；存储器堆叠结构，所述存储器堆叠结构竖直延伸穿过所述交替堆叠；一对介电壁结构，所述一对介电壁结构竖直延伸穿过所述交替堆叠内的每个层并且不通过另一个介电壁结构彼此接触，其中所述绝缘板和所述介电间隔物板的竖直交替序列定位在所述一对介电壁结构之间；以及至少一个导电通孔结构，所述至少一个导电通孔结构竖直延伸穿过所述竖直交替序列并且接触所述较低层级金属互连结构中的相应一者的顶表面。

根据本公开的另一个实施方案，提供了一种用于形成三维存储器器件的方法，所述方法包括：在半导体衬底上方形成绝缘层和牺牲材料层的交替堆叠，其中所述牺牲材料层包含介电材料；通过所述交替堆叠形成存储器堆叠结构；通过使用图案化掩模层执行各向异性蚀刻工艺来图案化所述交替堆叠，其中所述交替堆叠被背侧沟槽分成相应绝缘层和相应牺牲材料层的多个交替堆叠，并且其中穿过所述多个交替堆叠中的每一者形成一对未连接的阻挡沟槽；通过将各向同性蚀刻剂引入所述背侧沟槽，对所述多个交替堆叠的所述绝缘层选择性地各向同性蚀刻所述多个交替堆叠的所述牺牲材料层的部分来形成背侧凹陷部，同时所述阻挡沟槽被相应的介电衬垫覆盖，所述介电衬垫阻挡所述各向同性蚀刻剂接近所述牺牲材料层的相邻部分，其中每个相邻对的阻挡沟槽之间的所述牺牲材料层的剩余部分构成介电间隔物板，并且所述绝缘板和所述介电间隔物板的竖直交替序列设置在所述一对阻挡沟槽之间；在所述背侧凹陷部中形成导电层；以及通过所述竖直交替序列形成至少一个导电通孔结构。

根据本公开的又一方面，提供了一种用于形成三维存储器器件的方法，所述方法包括：在衬底上方形成绝缘层和牺牲材料层的交替堆叠，其中所述牺牲材料层包含介电材料；形成与所述交替堆叠相邻并在所述衬底上方的介电材料部分；通过所述交替堆叠形成存储器堆叠结构；通过所述交替堆叠形成背侧沟槽和壕沟沟槽，其中所述壕沟沟槽具有连续外周边和连续内周边，所述绝缘层的由所述壕沟沟槽围绕的部分构成绝缘板，所述牺牲材料层的由所述壕沟沟槽围绕的部分构成介电间隔物板，并且所述绝缘板和所述介电间隔物板的竖直交替序列由所述壕沟沟槽围绕提供；用导电层替换所述牺牲材料层在所述壕沟沟槽外部的部分，而不替换所述绝缘板和所述介电间隔物板的所述竖直交替序列；以及同时形成延伸穿过由所述壕沟沟槽围绕的所述竖直交替序列的第一直通存储器层级互连通孔结构和延伸穿过所述介电材料部分的第二直通存储器层级互连通孔结构。

附图说明

图1A是根据本公开的第一实施方案的在半导体衬底上形成半导体器件、较低层级介电层、较低金属互连结构和过程中源极层级材料层之后的第一示例性结构的竖直剖面图。

图1B是图1A的第一示例性结构的俯视图。铰接竖直平面A-A'是图1A的竖直剖面图的平面。

图1C是沿图1B的竖直平面C-C’的过程中源极层级材料层的放大视图。

图2是根据本公开的实施方案的在形成第一绝缘层和第一间隔物材料层的第一层交替堆叠之后的第一示例性结构的竖直剖面图。

图3是根据本公开的实施方案的在图案化第一层楼梯区、第一后向阶梯式介电材料部分和层间介电层之后的第一示例性结构的竖直剖面图。

图4A是根据本公开的实施方案的在形成第一层存储器开口和第一层支撑开口之后的第一示例性结构的竖直剖面图。

图4B是图4A的第一示例性结构的水平剖面图。铰接竖直平面A-A’对应于图4A的竖直剖面图的平面。

图4C是沿对应于图4A的水平平面B–B’的水平平面的第一示例性结构的另选构型的水平剖面图。

图5是根据本公开的实施方案的在形成各种牺牲填充结构之后的第一示例性结构的竖直剖面图。

图6A是根据本公开的实施方案的在形成第二绝缘层和第二间隔物材料层的第二层交替堆叠、第二阶梯式表面和第二后向阶梯式介电材料部分之后的第一示例性结构的竖直剖面图。

图6B是图6A的第一示例性结构的俯视图。铰接竖直平面A-A’对应于图6A的竖直剖面图的平面。

图7A是根据本公开的实施方案的在形成第二层存储器开口和第二层支撑开口之后的第一示例性结构的竖直剖面图。

图7B是沿图7A的水平平面B-B'截取的第一示例性结构的水平剖面图。铰接竖直平面A-A’对应于图7A的竖直剖面图的平面。

图7C是沿对应于图7A的水平平面B–B'的水平平面的第一示例性结构的另选构型的水平剖面图。

图8是根据本公开的实施方案的在形成层间存储器开口和层间支撑开口之后的第一示例性结构的竖直剖面图。

图9A至图9D示出了根据本公开的实施方案的在形成存储器开口填充结构期间的存储器开口的顺序竖直剖面图。

图10是根据本公开的实施方案的在形成存储器开口填充结构和支撑柱结构之后的第一示例性结构的竖直剖面图。

图11A是根据本公开的实施方案的在形成背侧沟槽、壕沟沟槽和接触开口之后的第一示例性结构的竖直剖面图。

图11B是沿图11A的水平平面B-B'截取的第一示例性结构的水平剖面图。铰接竖直平面A-A’对应于图11A的竖直剖面图的平面。

图11C是沿对应于图11A的水平平面B–B'的水平平面的第一示例性结构的第一另选构型的水平剖面图。

图11D是沿对应于图11A的水平平面B–B'的水平平面的第一示例性结构的第二另选构型的水平剖面图。

图11E是沿对应于图11A的水平平面B–B'的水平平面的第一示例性结构的第三另选构型的水平剖面图。

图11F是沿对应于图11A的水平平面B–B'的水平平面的第一示例性结构的第四另选构型的水平剖面图。

图12A是根据本公开的实施方案的在形成介电衬垫之后的第一示例性结构的竖直剖面图。

图12B是沿图12A的水平平面B-B'截取的第一示例性结构的水平剖面图。铰接竖直平面A-A’对应于图12A的竖直剖面图的平面。

图13A是根据本公开的实施方案的在应用和图案化光致抗蚀剂层之后的第一示例性结构的竖直剖面图。

图13B是沿对应于图13A的水平平面B–B'的水平平面的第一示例性结构的第一另选构型的水平剖面图。

图13C是沿对应于图13A的水平平面B–B'的水平平面的第一示例性结构的第二另选构型的水平剖面图。

图13D是沿对应于图13A的水平平面B–B'的水平平面的第一示例性结构的第三另选构型的水平剖面图。

图13E是沿对应于图13A的水平平面B–B'的水平平面的第一示例性结构的第四另选构型的水平剖面图。

图14是根据本公开的实施方案的在图案化介电衬垫和移除光致抗蚀剂层之后的第一示例性结构的竖直剖面图。

图15A至图15E示出了根据本公开的实施方案的在形成源极层级材料层期间的存储器开口填充结构和背侧沟槽的顺序竖直剖面图。

图16是根据本公开的实施方案的在形成源极层级材料层之后的第一示例性结构的竖直剖面图。

图17A是根据本公开的实施方案的在形成背侧凹陷部之后的第一示例性结构的竖直剖面图。

图17B是沿对应于图17A的水平平面B–B'的水平平面的第一示例性结构的第一另选构型的水平剖面图。

图17C是沿对应于图17A的水平平面B–B'的水平平面的第一示例性结构的第二另选构型的水平剖面图。

图17D是沿对应于图17A的水平平面B–B'的水平平面的第一示例性结构的第三另选构型的水平剖面图。

图17E是沿对应于图17A的水平平面B–B'的水平平面的第一示例性结构的第四另选构型的水平剖面图。

图18是根据本公开的实施方案的在形成导电层之后的第一示例性结构的竖直剖面图。

图19A是根据本公开的实施方案的在形成介电背侧沟槽填充结构和介电壁结构之后的第一示例性结构的竖直剖面图。

图19B是沿图19A的水平平面B-B'截取的第一示例性结构的水平剖面图。铰接竖直平面A-A’对应于图19A的竖直剖面图的平面。

图19C是沿图19B的竖直平面C-C'截取的第一示例性结构的竖直剖面图。

图19D是沿对应于图19A的水平平面B–B'的水平平面的第一示例性结构的第一另选构型的水平剖面图。

图19E是沿对应于图19A的水平平面B–B'的水平平面的第一示例性结构的第二另选构型的水平剖面图。

图19F是沿对应于图19A的水平平面B–B'的水平平面的第一示例性结构的第三另选构型的水平剖面图。

图19G是沿对应于图19A的水平平面B–B'的水平平面的第一示例性结构的第四另选构型的水平剖面图。

图20A是根据本公开的实施方案的在形成接触通孔腔体之后的第一示例性结构的竖直剖面图。

图20B是沿对应于图20A的水平平面B–B'的水平平面的第一示例性结构的第一另选构型的水平剖面图。

图20C是沿对应于图20A的水平平面B–B'的水平平面的第一示例性结构的第二另选构型的水平剖面图。

图20D是沿对应于图20A的水平平面B–B'的水平平面的第一示例性结构的第三另选构型的水平剖面图。

图20E是沿对应于图20A的水平平面B–B'的水平平面的第一示例性结构的第四另选构型的水平剖面图。

图20F是图20A至图20E的处理步骤处的第一示例性结构的另一另选构型的竖直剖面图。

图21A是根据本公开的实施方案的在形成导电通孔结构之后的第一示例性结构的竖直剖面图。

图21B是沿图21A的水平平面B-B'截取的第一示例性结构的水平剖面图。铰接竖直平面A-A’对应于图21A的竖直剖面图的平面。

图21C是沿对应于图21A的水平平面B–B'的水平平面的第一示例性结构的第一另选构型的水平剖面图。

图21D是沿对应于图21A的水平平面B–B'的水平平面的第一示例性结构的第二另选构型的水平剖面图。

图21E是沿对应于图21A的水平平面B–B'的水平平面的第一示例性结构的第三另选构型的水平剖面图。

图21F是沿对应于图21A的水平平面B–B'的水平平面的第一示例性结构的第四另选构型的水平剖面图。

图21G是沿对应于图21A的水平平面B–B'的水平平面的第一示例性结构的第四另选构型的水平剖面图。

图21H是图21A至图21G的处理步骤处的第一示例性结构的另一另选构型的竖直剖面图。

图22是根据本公开的实施方案的在形成第二接触层级介电层、各种附加接触通孔结构、线层级介电层和各种金属线结构之后的第一示例性结构的竖直剖面图。

图23A是根据本公开的实施方案的在形成背侧沟槽和壕沟沟槽之后的第二示例性结构的第一构型的存储器阵列区的竖直剖面图。为了清楚起见，未示出漏极选择层级隔离结构。

图23B是根据本公开的实施方案的在形成背侧沟槽和壕沟沟槽之后的第二示例性结构的第二构型的楼梯区的竖直剖面图。

图23C是图23A和/或图23B的第二示例性结构的外围区的竖直剖面图。

图23D是图23A和图23C或图23B和图23C的第二示例性结构的竖直剖面图。

图23E是沿图23A的水平平面E–E'截取的第二示例性结构的第一构型的水平剖面图。竖直平面A-A’对应于图23A的竖直剖面图的平面。

图23F是沿图23B的水平平面F-F’截取的第二示例性结构的第二构型的水平剖面图。竖直平面B–B’对应于图23B的竖直剖面图的平面。

图24A是根据本公开的实施方案的在形成介电衬垫之后的第二示例性结构的第一构型的竖直剖面图。

图24B是根据本公开的实施方案的在形成介电衬垫之后的第二示例性结构的第二构型的竖直剖面图。

图24C是图24A和图24B的处理步骤处的外围区中的第二示例性结构的竖直剖面图。

图25A是根据本公开的实施方案的在应用和图案化光致抗蚀剂层之后的第二示例性结构的第一构型的竖直剖面图。

图25B是根据本公开的实施方案的在应用和图案化光致抗蚀剂层之后的第二示例性结构的第二构型的竖直剖面图。

图25C是图25A和图25B的处理步骤处的外围区中的第二示例性结构的竖直剖面图。

图26A是根据本公开的实施方案的在移除介电衬垫的未掩蔽部分之后的第二示例性结构的第一构型的竖直剖面图。

图26B是根据本公开的实施方案的在移除介电衬垫的未掩蔽部分之后的第二示例性结构的第二构型的竖直剖面图。

图26C是图26A和图26B的处理步骤处的外围区中的第二示例性结构的竖直剖面图。

图27A是根据本公开的实施方案的在形成源极层级材料层并移除图案化光致抗蚀剂层之后的第二示例性结构的第一构型的竖直剖面图。

图27B是根据本公开的实施方案的在形成源极层级材料层并移除图案化光致抗蚀剂层之后的第二示例性结构的第二构型的竖直剖面图。

图27C是图27A和图27B的处理步骤处的外围区中的第二示例性结构的竖直剖面图。

图28A是根据本公开的实施方案的在移除牺牲材料层并形成背侧凹陷部之后的第二示例性结构的第一构型的竖直剖面图。

图28B是根据本公开的实施方案的在移除牺牲材料层并形成背侧凹陷部之后的第二示例性结构的第二构型的竖直剖面图。

图28C是图28A和图28B的处理步骤处的外围区中的第二示例性结构的竖直剖面图。

图29A是根据本公开的实施方案的在形成导电层之后的第二示例性结构的第一构型的竖直剖面图。

图29B是根据本公开的实施方案的在形成导电层之后的第二示例性结构的第二构型的竖直剖面图。

图29C是图29A和图29B的处理步骤处的外围区中的第二示例性结构的竖直剖面图。

图30A是根据本公开的实施方案的在形成介电背侧沟槽填充结构和介电填充材料部分之后的第二示例性结构的第一构型的竖直剖面图。

图30B是根据本公开的实施方案的在形成介电背侧沟槽填充结构和介电填充材料部分之后的第二示例性结构的第二构型的竖直剖面图。

图30C是图30A和图30B的处理步骤处的外围区中的第二示例性结构的竖直剖面图。

图31A是根据本公开的实施方案的在形成器件区互连通孔腔体和源极接触通孔腔体之后的第二示例性结构的第一构型的竖直剖面图。

图31B是根据本公开的实施方案的在形成器件区互连通孔腔体和源极接触通孔腔体之后的第二示例性结构的第二构型的竖直剖面图。

图31C是在形成外围区互连通孔腔体之后的外围区中的第二示例性结构的竖直剖面图，该外围区互连通孔腔体的形成与在图31A和图31B的处理步骤处形成器件区互连通孔腔体和源极接触通孔腔体同时执行。

图32A是根据本公开的实施方案的在形成直通存储器层级互连通孔结构之后的第二示例性结构的第一构型的竖直剖面图。

图32B是根据本公开的实施方案的在形成直通存储器层级互连通孔结构之后的形成之后的第二示例性结构的第二构型的竖直剖面图。

图32C是图32A和图32B的处理步骤处的外围区中的第二示例性结构的竖直剖面图。

图32D是图32A和图32C或图32B和图32C的第二示例性结构的竖直剖面图。

图32E是沿图32A的水平平面E-E'截取的第二示例性结构的第一构型的水平剖面图。竖直平面A-A’对应于图32A的竖直剖面图的平面。

图32F是沿图32B的水平平面F-F’截取的第二示例性结构的第二构型的水平剖面图。竖直平面B–B’对应于图32B的竖直剖面图的平面。

具体实施方式

本公开的实施方案提供了使用无衬垫直通阵列接触通孔结构的三维存储器器件及其制造方法，其各种实施方案在本文中详细描述。附图未按比例绘制。在其中示出元件的单个实例的情况下可以重复元件的多个实例，除非明确地描述或以其他方式清楚地指出不存在元件的重复。

序号诸如“第一”、“第二”和“第三”仅仅被用于标识类似的元件，并且在本公开的整个说明书和权利要求书中可采用不同序号。相同的附图标号表示相同的元件或相似的元件。除非另有说明，否则具有相同附图标号的元件被假定具有相同组成和相同功能。除非另外指明，否则元件之间的“接触”是指提供元件共享的边缘或表面的元件之间的直接接触。如本文所用，位于第二元件“上”的第一元件可以位于第二元件的表面的外侧上或者第二元件的内侧上。如本文所用，如果在第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”定位在第二元件上。如本文所用，“原型”结构或“过程中”结构是指随后在其中至少一个部件的形状或组成中被修改的瞬态结构。

如本文所用，“层”是指包括具有厚度的区域的材料部分。层可在下层或上覆结构的整体上方延伸，或者可具有小于下层或上覆结构的范围的范围。另外，层可以是均匀或不均匀的连续结构的厚度小于连续结构的厚度的区域。例如，层可以定位在连续结构的顶部表面和底部表面之间或在连续结构的顶部表面和底部表面处的任何一对水平平面之间。层可水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，和/或可以在其上、在其之上和/或在其之下具有一个或多个层。

如本文所用，如果第二表面在第一表面上面或下面并且如果存在包括第一表面和第二表面的竖直平面或基本上竖直的平面，则第一表面和第二表面彼此“竖直地重合”。基本上竖直的平面是沿偏离竖直方向小于5度的角度的方向直线延伸的平面。竖直平面或基本上竖直的平面沿竖直方向或基本上竖直的方向为直的，并且可包括或可不包括沿垂直于竖直方向或基本上竖直的方向的方向的曲率。

如本文所用，“存储器层级”或“存储器阵列层级”是指对应于第一水平面(即平行于衬底顶表面的平面)和第二水平面之间的通用区域的层级，其中该第一水平面包括存储器元件阵列的最顶表面，该第二水平面包括存储器元件阵列的最底表面。如本文所用，“直通堆叠”元件是指竖直延伸穿过存储器层级的元件。

如本文所用，“半导体材料”是指具有在1.0×10

单体三维存储器阵列为其中在单个衬底诸如半导体晶圆之上形成多个存储器级而不具有介于其间的衬底的存储器阵列。术语“单体”是指阵列的每一级的层直接沉积在阵列的每个下层级的层上。相反，二维阵列可以单独形成，并且然后封装在一起以形成非单体存储器器件。例如，通过在单独衬底上形成存储器层级并竖直地堆叠存储器层级来构造非单体堆叠存储器，如标题为“Three Dimensional Structure Memory”(三维结构存储器)的美国专利5,915,167中所述。可在结合前将衬底减薄或从存储器级移除该衬底，但由于存储器级最初是在单独的衬底上方形成的，所以此类存储器不是真正的单体三维存储器阵列。本公开的各种三维存储器器件包括单体三维NAND串存储器器件，并且可以使用本文所述的各种实施方案来制造。

本公开的各种三维存储器器件包括单体三维NAND串存储器器件，并且可以使用本文所述的各种实施方案来制造。单体三维NAND串定位在位于衬底上方的单体三维NAND串阵列中。NAND串的三维阵列的第一器件层级中的至少一个存储器单元位于NAND串的三维阵列的第二器件层级中的另一个存储器单元上方。

一般来讲，半导体封装(或“封装”)是指可通过一组引脚或焊球附接到电路板的单元半导体器件。半导体封装可包括一个或多个半导体芯片(或“芯片”)，该一个或多个半导体芯片例如通过倒装芯片接合或另一种芯片到芯片接合而接合在其中。封装或芯片可包括单个半导体管芯(或“管芯”)或多个半导体管芯。管芯是可独立地执行外部命令或报告状态的最小单元。通常，具有多个管芯的封装或芯片能够同时执行与其中管芯的总数一样多的外部命令。每个管芯包括一个或多个平面。可在同一管芯内的每个平面中执行相同的并发操作，但可能存在一些限制。在管芯是存储器管芯(即，包括存储器元件的管芯)的情况下，可在同一存储器管芯内的每个平面中执行并发读取操作、并发写入操作或并发擦除操作。在存储器管芯中，每个平面包含多个存储块(或“块”)，这些存储块是可通过单个擦除操作擦除的最小单元。每个存储块包含多个页面，这些页面是可被选择用于编程的最小单元。页面也是可被选择用于读取操作的最小单元。

参考图1A至图1C，示出了根据本公开的第一实施方案的第一示例性结构。图1C是图1A和图1B所示的过程中源极层级材料层10'的放大视图。该第一示例性结构包括半导体衬底8和在其上形成的半导体器件710。半导体衬底8可包括至少其上部部分处的衬底半导体层9。可以在衬底半导体层9的上部部分中形成浅沟槽隔离结构720，以提供半导体器件710之间的电隔离。半导体器件710可以包括例如场效应晶体管，这些场效应晶体管包括相应的晶体管有源区742(即，源极区和漏极区)、沟道区746和栅极结构750。场效应晶体管可以以CMOS配置布置。每个栅极结构750可以包括例如栅极电介质752、栅极电极754、介电栅极间隔物756和栅极帽盖电介质758。半导体器件710可以包括任何半导体电路，以支持随后要形成的存储器结构的操作，该半导体电路通常被称为驱动器电路，该驱动器电路也被称为外围电路。如本文所用，外围电路是指字线解码器电路、字线切换电路、位线解码器电路、位线感测和/或切换电路、电源供应/分配电路、数据缓冲器和/或锁存器中的任何一者、每一者或全部，或者可以是可在存储器器件的存储器阵列结构外部实现的任何其他半导体电路。例如，半导体器件可以包括用于电偏置随后要形成的三维存储器结构的字线的字线切换器件。

可在半导体器件上方形成介电材料层，介电材料层在本文被称为较低层级介电材料层760。较低层级介电材料层760可以包括例如介电衬垫762(诸如阻挡移动离子的扩散和/或向下面的结构施加适当应力的氮化硅衬垫)、覆盖在介电衬垫762上面的第一介电材料层764、覆盖在第一介电材料层764上面的氮化硅层(例如，氢扩散阻挡层)766以及至少一个第二介电层768。介电层堆叠(其包括较低层级介电材料层760)可用作较低层级金属互连结构780的矩阵，这些较低层级金属互连结构提供通向和来自在半导体器件和随后要形成的直通存储器层级互连通孔结构的着落垫的各个节点的电气布线。较低层级金属互连结构780可在较低层级介电材料层760的介电层堆叠内形成并覆盖在场效应晶体管上。较低层级金属互连结构780可包括定位在氮化硅层766的底表面下方并任选地接触该底表面的较低层级金属线结构。

例如，较低层级金属互连结构780可以形成在第一介电材料层764内。第一介电材料层764可以是多个介电材料层，其中顺序地形成较低层级金属互连结构780的各种元件。从第一介电材料层764选择的每个介电材料层可包括掺杂硅酸盐玻璃、未掺杂硅酸盐玻璃、有机硅酸盐玻璃、氮化硅、氮氧化硅和介电金属氧化物(诸如氧化铝)中的任一者。在一个实施方案中，第一介电材料层764可以包含介电常数不超过未掺杂硅酸盐玻璃(氧化硅)的介电常数3.9的介电材料层或基本上由其组成。较低层级金属互连结构780可以包括各种器件接触通孔结构782(例如，接触器件的相应的源极和漏极节点或栅极电极触点的源极电极和漏极电极)、中间较低层级金属线结构784、较低层级金属通孔结构786和着落垫层级金属线结构788，着落垫层级金属线结构被配置为用作随后要形成的直通存储器层级互连通孔结构的着落垫。

可以在第一介电材料层764(其可以为多个介电材料层)的最顶部介电材料层内形成着落垫层级金属线结构788。较低层级金属互连结构780中的每一个都可以包括金属氮化物衬垫和金属填充结构。着落垫层级金属线结构788的顶表面和第一介电材料层764的最顶部表面可以通过平面化工艺诸如化学机械平面化来平面化。可以在着落垫层级金属线结构788的顶表面和第一介电材料层764的最顶部表面上直接形成氮化硅层766。

至少一个第二介电材料层768可以包括单个介电材料层或多个介电材料层。从至少一个第二介电材料层768选择的每个介电材料层可包括掺杂硅酸盐玻璃、未掺杂硅酸盐玻璃和有机硅酸盐玻璃中的任一者。在一个实施方案中，至少一个第二介电材料层768可包括介电常数不超过未掺杂硅酸盐玻璃(氧化硅)的介电常数3.9的介电材料层或基本上由其组成。

金属材料的任选层和半导体材料的层可沉积在至少一个第二介电材料层768上方或该第二介电材料层的图案化凹陷部内，并且被光刻图案化以提供任选导电板层6和过程中源极层级材料层10'。任选的导电板层6(如果存在)为流入或流出过程中源极层级材料层10'的电流提供高导电性传导路径。任选导电板层6包括导电材料诸如金属或重掺杂的半导体材料。任选导电板层6例如可包括具有在3nm至100nm的范围内的厚度的钨层，但也可使用更小和更大的厚度。可以在导电板层6的顶部上提供金属氮化物层(未示出)作为扩散阻挡层。导电板层6可用作完成器件中的特殊源极线。此外，导电板层6可包括蚀刻停止层并且可包括任何合适的导电、半导体或绝缘层。任选导电板层6可包括金属化合物材料诸如导电金属氮化物(例如，TiN)和/或金属(例如，W)。任选导电板层6的厚度可在5nm至100nm的范围内，但是也可使用更小和更大的厚度。

过程中源极层级材料层10'可以包括随后被修改以形成源极层级材料层的各种层。源极层级材料层在形成时包括源极接触层，该源极接触层用作三维存储器器件的竖直场效应晶体管的公共源极区。在一个实施方案中，过程中源极层级材料层10'可以从底部到顶部包括较低源极层级材料层112、较低牺牲衬垫103、源极层级牺牲层104、较高牺牲衬垫105、较高源极层级半导体层116、源极层级绝缘层117和任选的源极选择层级导电层118。

较低源极层级材料层112和较高源极层级半导体层116可以包含掺杂半导体材料，诸如掺杂多晶硅或掺杂非晶硅。较低源极层级材料层112和较高源极层级半导体层116的导电类型可以与随后要形成的竖直半导体沟道的导电性相反。例如，如果随后要形成的竖直半导体沟道具有第一导电类型的掺杂，则较低源极层级材料层112和较高源极层级半导体层116具有与第一导电类型相反的第二导电类型的掺杂。较低源极层级材料层112和较高源极层级半导体层116中的每一者的厚度可以在10nm至300nm诸如20nm至150nm的范围内，但是也可以使用更小和更大的厚度。

源极层级牺牲层104包含对于较低牺牲衬垫103和较高牺牲衬垫105可以选择性地移除的牺牲材料。在一个实施方案中，源极层级牺牲层104可以包含半导体材料，诸如未掺杂非晶硅或锗的原子浓度大于20％的硅锗合金。源极层级牺牲层104的厚度可以在30nm至400nm诸如60nm至200nm的范围内，但是也可以使用更小和更大的厚度。

较低牺牲衬垫103和较高牺牲衬垫105包含可以在移除源极层级牺牲层104期间用作蚀刻停止材料的材料。例如，较低牺牲衬垫103和较高牺牲衬垫105可以包含氧化硅、氮化硅和/或介电金属氧化物。在一个实施方案中，较低牺牲衬垫103和较高牺牲衬垫105中的每一者可以包含厚度在2nm至30nm范围内的氧化硅层，但是也可以使用更小和更大的厚度。

源极层级绝缘层117可以包含介电材料，诸如氧化硅。源极层级绝缘层117的厚度可以在20nm至400nm诸如40nm至200nm的范围内，但是也可以使用更小和更大的厚度。任选的源极选择层级导电层118可以包含可以用作源极选择层级栅极电极的导电材料。例如，任选的源极选择层级导电层118可以包含掺杂半导体材料诸如掺杂多晶硅或掺杂非晶硅，该掺杂半导体材料随后可以通过退火工艺转换成掺杂多晶硅。任选的源极选择层级导电层118的厚度可以在30nm至200nm诸如60nm至100nm的范围内，但是也可以使用更小和更大的厚度。

过程中源极层级材料层10'可以形成在半导体衬底8(例如，硅晶圆)上的半导体器件的子集的正上方。如本文所用，如果第一元件定位在包括第二元件的最顶部表面和第一元件的区域的水平平面上方并且第二元件的区域在平面图中具有区域重叠(即，沿着垂直于半导体衬底8的顶表面的竖直平面或方向)，则第一元件定位在第二元件“正上方”。

可以对任选的导电板层6和过程中源极层级材料层10'进行图案化以在其中随后要形成直通存储器层级互连通孔结构和直通介电接触通孔结构的区域中提供开口。导电板层6和过程中源极层级材料层10'的堆叠的图案化部分存在于每个存储器阵列区100中，在每个存储器阵列区中随后将形成三维存储器堆叠结构。

可对任选导电板层6和过程中源极层级材料层10'进行图案化，使得开口在其中随后要形成接触字线导电层的接触通孔结构的楼梯区200上方延伸。在一个实施方案中，楼梯区200可以沿着第一水平方向hd1与存储器阵列区100横向间隔开。垂直于第一水平方向hd1的水平方向在本文称为第二水平方向hd2。在一个实施方案中，可在存储器阵列区100的区域内形成任选导电板层6和过程中源极层级材料层10'中的附加开口，在存储器阵列区的区域中随后将形成包括存储器堆叠结构的三维存储器阵列。可随后填充有场介电材料部分的外围器件区400可以邻近楼梯区200提供。

半导体器件710以及较低层级介电材料层760和较低层级金属互连结构780的组合的区在本文被称为下面的外围器件区700，其定位在随后要形成的存储器层级组件下方并且包括用于存储器层级组件的外围器件。较低层级金属互连结构780可在较低层级介电材料层760中形成。

较低层级金属互连结构780可以电连接到半导体器件710(例如，CMOS器件)的有源节点(例如，晶体管有源区742或栅极电极754)，并且可定位在较低层级介电材料层760的层级处。随后可以在较低层级金属互连结构780上直接形成直通存储器层级互连通孔结构，以提供与随后也要形成的存储器器件的电连接。在一个实施方案中，较低层级金属互连结构780的图案可以被选择成使得着落垫层级金属线结构788(其为定位在较低层级金属互连结构780的最顶部部分处的较低层级金属互连结构780的子集)可以为随后要形成的直通存储器层级互连通孔结构提供着落垫结构。

参见图2，可形成第一材料层和第二材料层的交替堆叠。每个第一材料层可包括第一材料，并且每个第二材料层可包括不同于第一材料的第二材料。在随后在第一材料层和第二材料层的交替堆叠上方形成材料层的至少另一交替堆叠的实施方案中，交替堆叠在本文中被称为第一层交替堆叠。第一层交替堆叠的层级在本文被称为第一层层级，并且在第一层层级正上方随后要形成的交替堆叠的层级在本文被称为第二层层级等等。

第一层交替堆叠可以包括作为第一材料层的第一绝缘层132和作为第二材料层的第一间隔物材料层。在一个实施方案中，第一间隔物材料层可以是随后被导电层替换的牺牲材料层。在另一个实施方案中，第一间隔物材料层可以是随后不被其他层替换的导电层。虽然使用其中牺牲材料层被导电层替换的实施方案描述了本公开，但是本文明确地考虑其中间隔物材料层形成为导电层(从而避免执行替换过程的需要)的实施方案。

在一个实施方案中，第一材料层和第二材料层可以分别是第一绝缘层132和第一牺牲材料层142。在一个实施方案中，每个第一绝缘层132可包括第一绝缘材料，并且每个第一牺牲材料层142可包括第一牺牲材料。在过程中源极层级材料层10'上方形成交替的多个第一绝缘层132和第一牺牲材料层142。如本文所用，“牺牲材料”是指在后续处理步骤期间被移除的材料。

如本文所用，第一元件和第二元件的交替堆叠是指其中第一元件的实例和第二元件的实例交替的结构。不是交替的多个元件的端部元件的第一元件的每个实例在两侧上邻接第二元件的两个实例，并且不是交替的多个元件的端部元件的第二元件的每个实例在两个端部上邻接第一元件的两个实例。第一元件可以在其中具有相同的厚度，或者可以具有不同的厚度。第二元件可以在其中具有相同的厚度，或者可以具有不同的厚度。交替的多个第一材料层和第二材料层可以以第一材料层的实例或第二材料层的实例开始，并且可以以第一材料层的实例或第二材料层的实例结束。在一个实施方案中，第一元件的实例和第二元件的实例可以形成在交替的多个元件内周期性地重复的单元。

第一层交替堆叠(132,142)可以包括由第一材料构成的第一绝缘层132，以及由第二材料构成的第一牺牲材料层142，第二材料与第一材料不同。第一绝缘层132的第一材料可以是至少一种绝缘材料。可以用于第一绝缘层132的绝缘材料包括但不限于氧化硅(包括掺杂硅酸盐玻璃或无掺杂硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(OSG)、旋涂介电材料、通常称为高介电常数(高k)介电氧化物的介电金属氧化物(例如，氧化铝、氧化铪等)及其硅酸盐、介电金属氮氧化物及其硅酸盐以及有机绝缘材料。在一个实施方案中，第一绝缘层132的第一材料可以是氧化硅。

第一牺牲材料层142的第二材料可以是可对于第一绝缘层132的第一材料选择性地移除的牺牲材料。如本文所用，如果移除过程以至少两倍于第二材料的移除速率的速率移除第一材料，则第一材料的移除是“对于”第二材料“选择性的”。第一材料的移除速率与第二材料的移除速率的比率在本文中被称为第一材料相对于第二材料的移除过程的“选择率”。

第一牺牲材料层142可以包括绝缘材料、半导体材料或导电材料。随后可以用导电电极替换第一牺牲材料层142的第二材料，导电电极可以用作例如竖直NAND器件的控制栅电极。在一个实施方案中，第一牺牲材料层142可以是包括氮化硅的材料层。

在一个实施方案中，第一绝缘层132可以包括氧化硅，并且牺牲材料层可以包括氮化硅牺牲材料层。可以例如通过化学气相沉积(CVD)来沉积第一绝缘层132的第一材料。例如，如果将氧化硅用于第一绝缘层132，则可以使用原硅酸四乙酯(TEOS)作为CVD工艺的前体材料。可以形成第一牺牲材料层142的第二材料，例如，通过CVD或原子层沉积(ALD)。

第一绝缘层132和第一牺牲材料层142的厚度可以在20nm至50nm的范围内，但是对于每个第一绝缘层132和每个第一牺牲材料层142可以使用更小和更大的厚度。第一绝缘层132和第一牺牲材料层142对的重复次数可以在2至1,024的范围内，并且典型地在8至256的范围内，但是也可以使用更多的重复次数。在一个实施方案中，第一层交替堆叠(132,142)中的每个第一牺牲材料层142可以具有在每个相应的第一牺牲材料层142内基本上不变的均匀厚度。

第一绝缘帽盖层170随后可形成在第一层交替堆叠(132,142)上方。第一绝缘帽盖层170包含介电材料，该介电材料可以是可以用于第一绝缘层132的任何介电材料。在一个实施方案中，第一绝缘帽盖层170包含与第一绝缘层132相同的介电材料。第一绝缘帽盖层170的厚度可以在20nm至300nm的范围内，但是也可以使用更小和更大的厚度。

参见图3，可将第一绝缘帽盖层170和第一层交替堆叠(132,142)图案化以在楼梯区200中形成第一阶梯式表面。楼梯区200可以包括相应的第一阶梯式区域和第二阶梯式区域，在第一阶梯式区域中，形成第一阶梯式表面，在第二阶梯式区域中，随后在第二层结构(其随后形成在第一层结构上方)和/或附加层结构中形成附加阶梯式表面。可以例如通过形成其中具有开口的掩模层、在第一绝缘帽盖层170的层级内蚀刻出腔体并迭代地扩展蚀刻区域，并且通过蚀刻定位在蚀刻区域内的蚀刻腔体的底表面正下方的每个第一绝缘层132和第一牺牲材料层142对而使腔体竖直地凹陷，形成第一阶梯式表面。在一个实施方案中，第一牺牲材料层142的顶表面可以在第一阶梯式表面处物理地暴露。覆盖在第一阶梯式表面上面的腔体在本文中称为第一阶梯式腔体。

可以沉积介电填充材料(诸如未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃)以填充第一阶梯式腔体。可以从包括第一绝缘帽盖层170的顶表面的水平平面上方移除介电填充材料的多余部分。介电填充材料的填充覆盖在第一阶梯式表面上的区的剩余部分构成第一后向阶梯式介电材料部分165。如本文所用，“后向阶梯式”元件是指具有阶梯式表面和根据距衬底的在其上存在有该元件的顶表面的竖直距离而单调地增加的水平横截面积的元件。第一层交替堆叠(132,142)和第一后向阶梯式介电材料部分165共同构成第一层结构，该第一层结构是随后被修改的过程中结构。

层间介电层180可以任选地沉积在第一层结构(132,142,170,165)上方。层间介电层180包含介电材料，诸如氧化硅。在一个实施方案中，层间介电层180可以包含掺杂硅酸盐玻璃，该掺杂硅酸盐玻璃具有比第一绝缘层132(其可能包含未掺杂硅酸盐玻璃)的材料更大的蚀刻速率。例如，层间介电层180可包括磷硅酸盐玻璃。层间介电层180的厚度可以在30nm至300nm的范围内，但是也可以使用更小和更大的厚度。

参考图4A至图4C，各种第一层开口(149,129)可以形成为穿过层间介电层180和第一层结构(132,142,170,165)并且进入过程中源极层级材料层10'。可在层间介电层180上方施加光致抗蚀剂层(未示出)，并且可以对其进行光刻图案化以形成穿过其中的各种开口。光致抗蚀剂层中的开口的图案可以通过第一各向异性蚀刻工艺传递穿过层间介电层180和第一层结构(132,142,170,165)并且进入过程中源极层级材料层10'，以同时(即，在第一各向同性蚀刻工艺期间)形成各种第一层开口(149,129)。各种第一层开口(149,129)可包括第一层存储器开口149和第一层支撑开口129。在图4B中以虚线示出第一层交替堆叠(132,142)中的阶梯S的位置。

第一层存储器开口149可以是穿过第一层交替堆叠(132,142)内的每个层在存储器阵列区100中形成的开口，并且随后用于在其中形成存储器堆叠结构。第一层存储器开口149可以形成为沿第二水平方向hd2横向间隔开的第一层存储器开口149的集群319。第一层存储器开口149的每个集群319可以形成为第一层存储器开口149的二维阵列。

第一层支撑开口129的子集可形成在存储器阵列区100的未填充有第一层存储器开口149的区段中。存储器阵列区100的未填充有第一层存储器开口149的区段可分布在存储器阵列区100内的多个区域上方。第一层支撑开口129可以包括形成在楼梯区200中的第一层支撑开口129的第一子集，以及形成在存储器阵列区100中沿着第一水平方向hd1横向间隔开的第一层存储器开口149的群集之间的第一层支撑开口129的第二子集。可以穿过第一阶梯式表面的相应的水平表面形成穿过第一后向阶梯式介电材料部分165形成的第一层支撑开口129的第一子集。此外，第一层支撑开口129的第一子集中的每一者可以形成在较低层级金属互连结构780中的相应一者的正上方(即，上方并且与其具有区域重叠)。

第一层支撑开口129的第二子集可以形成在沿着第一水平方向hd1横向间隔开的第一层存储器开口149的相应一对集群319之间。在一个实施方案中，第一层支撑开口129的第二子集内的第一层支撑开口129中的一些可被布置成沿着第一方向hd1延伸的行。附加的第一层支撑开口可以设置在第一层支撑开口129的行的外部。一般来讲，第一层存储器开口149和第一层支撑开口129的组合的单元图案UP可以沿着第二水平方向hd2重复。每个单元图案UP包括沿着第二水平方向hd2横向间隔开和/或沿着第一水平方向hd1横向间隔开的第一层存储器开口149的多个集群419。

不含第一层存储器开口149和第一层支撑开口129的离散区域可设置在存储器阵列区100中。第一层支撑开口129的群集319的两个组339之间的第一层支撑开口129可以被布置成使得不含第一层存储器开口149且不含第一层支撑开口129的无开口区域(OFA)可设置在每个单元图案(UP)内。在一个实施方案中，OFA包括沿着第一水平方向hd1横向延伸的一对矩形区域，以及连接该对矩形区域并且沿着第一水平方向hd1具有比该对矩形区域更小的横向范围的连接矩形区域。

在一个实施方案中，第一各向异性蚀刻工艺可以包括初始步骤，其中第一层交替堆叠(132,142)的材料与第一后向阶梯式介电材料部分165的材料同时蚀刻。初始蚀刻步骤的化学性质可以交替以优化第一层交替堆叠(132,142)中的第一材料和第二材料的蚀刻，同时提供与第一后向阶梯式介电材料部分165的材料相当的平均蚀刻速率。第一各向异性蚀刻工艺可使用例如一系列反应离子蚀刻工艺或单个反应蚀刻工艺(例如，CF

在蚀刻通过交替堆叠(132,142)和第一后向阶梯式介电材料部分165之后，可以选择第一各向异性蚀刻工艺的终端部分的化学性质以便以比过程中源极层级材料层10'的平均蚀刻速率更高的蚀刻速率蚀刻穿过至少一个第二介电层768的一种或多种介电材料。例如，各向异性蚀刻工艺的终端部分可以包括蚀刻至少一个第二介电层768的一种或多种介电材料的步骤，该介电材料对于在过程中源极层级材料层10'中的部件层内的半导体材料具有选择性。在一个实施方案中，第一各向异性蚀刻工艺的终端部分可以蚀刻通过源极选择层级导电层118、源极层级绝缘层117、较高源极层级半导体层116、较高牺牲衬垫105、源极层级牺牲层104和较低牺牲衬垫103，并且至少部分地进入较低源极层级半导体层112。第一各向异性蚀刻工艺的终端部分可以包含用于蚀刻过程中源极层级材料层10'的各种半导体材料的至少一种蚀刻化学物质。随后可例如通过灰化移除光致抗蚀剂层。

可选地，第一层存储器开口149和第一层支撑开口129在层间介电层180的层级处的部分可以通过各向同性蚀刻来横向扩展。在这种情况下，层间介电层180可以包含在稀氢氟酸中具有比第一绝缘层132(其可能包括未掺杂硅酸盐玻璃)更大蚀刻速率的介电材料(诸如硼硅酸盐玻璃)。可以使用各向同性蚀刻(诸如使用HF的湿法蚀刻)来在层间介电层180的层级处扩展第一层存储器开口149的横向尺寸。可以任选地加宽第一层存储器开口149的定位在层间介电层180的层级处的部分，以便为随后将穿过第二层交替堆叠形成(随后在形成第二层存储器开口之前形成)的第二层存储器开口提供更大的着落垫。

参见图5，可以在各种第一层开口(149,129)中形成牺牲第一层开口填充部分(148,128)。例如，可以在第一层开口(149,129)中的每一者中同时沉积牺牲第一层填充材料。牺牲第一层填充材料包括随后对于第一绝缘层132和第一牺牲材料层142的材料可以选择性地移除的材料。

在一个实施方案中，牺牲第一层填充材料可包括半导体材料，诸如硅(例如，a-Si或多晶硅)、硅锗合金、锗、III-V族化合物半导体材料或它们的组合。可选地，可以在沉积牺牲第一层填充材料之前使用薄的蚀刻停止衬垫(诸如厚度在1nm至3nm范围内的氧化硅层或氮化硅层)。可以通过非保形沉积或保形沉积方法形成牺牲第一层填充材料。

在另一个实施方案中，牺牲第一层填充材料可以包括氧化硅材料，该氧化硅材料具有比第一绝缘层132、第一绝缘帽盖层170和层间介电层180的材料更高的蚀刻速率。例如，牺牲第一层填充材料可以包括硼硅酸盐玻璃或者多孔或无孔有机硅酸盐玻璃，其具有比100:1稀释的氢氟酸中的致密TEOS氧化物(即，通过在化学气相沉积工艺中分解原硅酸四乙酯玻璃并且随后在退火工艺中致密化而形成的氧化硅材料)的蚀刻速率高至少100倍的蚀刻速率。在这种情况下，可以在沉积牺牲第一层填充材料之前使用薄的蚀刻停止衬垫(诸如厚度在1nm至3nm范围内的氮化硅层)。可以通过非保形沉积或保形沉积方法形成牺牲第一层填充材料。

在又一个实施方案中，牺牲第一层填充材料可以包括随后可以通过灰化移除的非晶硅或含碳材料(诸如非晶碳或类金刚石碳)，或者随后对于第一层交替堆叠(132,142)的材料可以选择性地移除的硅基聚合物。

可以从第一层交替堆叠(132,142)的最顶部层上方诸如从层间介电层180上方移除沉积的牺牲材料的各部分。例如，牺牲第一层填充材料可以使用平面化工艺凹陷到层间介电层180的顶表面。平面化工艺可包括凹陷蚀刻、化学机械平面化(CMP)或它们的组合。层间介电层180的顶表面可用作蚀刻停止层或平面化停止层。

牺牲第一层填充材料的剩余部分包括牺牲第一层开口填充部分(148,128)。具体地，第一层存储器开口149中的牺牲材料的每个剩余部分构成牺牲第一层存储器开口填充部分148。第一层支撑开口129中的牺牲材料的每个剩余部分构成牺牲第一层支撑开口填充部分128。各种牺牲第一层开口填充部分(148,128)同时形成，即在同一组工艺期间形成，包括沉积工艺和平面化工艺，该沉积工艺沉积牺牲第一层填充材料，该平面化工艺从第一层交替堆叠(132,142)上方(诸如从层间介电层180的顶表面上方)移除第一层沉积工艺。牺牲第一层开口填充部分(148,128)的顶表面可以与层间介电层180的顶表面共面。牺牲第一层开口填充部分(148,128)中的每一个可以或可以不包括其中的腔体。

参见图6A和图6B，可以在第一层结构(132,142,170,148)上方形成第二层结构。第二层结构可包括绝缘层和间隔物材料层的附加交替堆叠，这些间隔物材料层可以是牺牲材料层。例如，随后可以在第一层交替堆叠(132,142)的顶表面上形成材料层的第二层交替堆叠(232,242)。第二层交替堆叠(232,242)包括交替的多个第三材料层和第四材料层。每个第三材料层可包括第三材料，并且每个第四材料层可包括不同于第三材料的第四材料。在一个实施方案中，第三材料可以与第一绝缘层132的第一材料相同，并且第四材料可以与第一牺牲材料层142的第二材料相同。

在一个实施方案中，第三材料层可以是第二绝缘层232，并且第四材料层可以是在每个竖直相邻的第二绝缘层232对之间提供竖直间距的第二间隔物材料层。在一个实施方案中，第三材料层和第四材料层可以分别是第二绝缘层232和第二牺牲材料层242。第二绝缘层232的第三材料可以是至少一种绝缘材料。第二牺牲材料层242的第四材料可以是牺牲材料，其可以对于第二绝缘层232的第三材料选择性地被移除。第二牺牲材料层242可以包括绝缘材料、半导体材料或导电材料。随后可以用导电电极替换第二牺牲材料层242的第四材料，导电电极可以用作例如竖直NAND器件的控制栅电极。

在一个实施方案中，每个第二绝缘层232可以包括第二绝缘材料，并且每个第二牺牲材料层242可以包括第二牺牲材料。在这种情况下，第二层交替堆叠(232,242)可以包括交替的多个第二绝缘层232和第二牺牲材料层242。可以例如通过化学气相沉积(CVD)来沉积第二绝缘层232的第三材料。可以形成第二牺牲材料层242的第四材料，例如，通过CVD或原子层沉积(ALD)。

第二绝缘层232的第三材料可以是至少一种绝缘材料。可以用于第二绝缘层232的绝缘材料可以是可以用于第一绝缘层132的任何材料。第二牺牲材料层242的第四材料是牺牲材料，其可以对于第二绝缘层232的第三材料选择性地被移除。可以用于第二牺牲材料层242的牺牲材料可以是可以用于第一牺牲材料层142的任何材料。在一个实施方案中，第二绝缘材料可以与第一绝缘材料相同，并且第二牺牲材料可以与第一牺牲材料相同。

第二绝缘层232和第二牺牲材料层242的厚度可以在20nm至50nm的范围内，但是对于每个第二绝缘层232和每个第二牺牲材料层242可以使用更小和更大的厚度。第二绝缘层232和第二牺牲材料层242对的重复次数可以在2至1,024的范围内，并且典型地在8至256的范围内，但是也可以使用更多的重复次数。在一个实施方案中，第二层交替堆叠(232,242)中的每个第二牺牲材料层242可以具有均匀厚度，该均匀厚度在每个相应第二牺牲材料层242内基本上不变。

第二阶梯式区域中的第二阶梯式表面可以使用与用于形成第一阶梯式区域中的第一阶梯式表面的处理步骤相同的一组处理步骤而在楼梯区200中形成，其中对至少一个掩模层的图案进行了适当的调整。可以在楼梯区200中的第二阶梯式表面上方形成第二后向阶梯式介电材料部分265。

随后可以在第二层交替堆叠(232,242)上方形成第二绝缘帽盖层270。第二绝缘帽盖层270包含与第二牺牲材料层242的材料不同的介电材料。在一个实施方案中，第二绝缘帽盖层270可包括氧化硅。在一个实施方案中，第一牺牲材料层和第二牺牲材料层(142,242)可包括氮化硅。

一般来讲，可以在过程中源极层级材料层10'上方形成绝缘层(132,232)和间隔物材料层(诸如牺牲材料层(142,242))的至少一个交替堆叠，并且可以在至少一个交替堆叠(132,142,232,242)上的楼梯区上方形成至少一个后向阶梯式介电材料部分(165,265)。

参见图7A至图7C，可以穿过第二层结构(232,242,265,270)形成各种第二层开口(249,229)。可以在第二绝缘帽盖层270上方施加光致抗蚀剂层(未示出)，并且可以对其进行光刻图案化以形成穿过其的各种开口。开口的图案可以与各种第一层开口(149,129)的图案相同，该图案与牺牲第一层开口填充部分(148,128)相同。因此，可以使用用于图案化第一层开口(149,129)的光刻掩模来图案化光致抗蚀剂层。

可以通过第二各向异性蚀刻工艺转移光致抗蚀剂层中的开口的图案使其穿过第二层结构(232,242,265,270)，以同时(即，在第二各向异性蚀刻工艺期间)形成各种第二层开口(249,229)。各种第二层开口(249,229)可包括第二层存储器开口249和第二层支撑开口229。

第二层存储器开口249可以直接形成在牺牲第一层存储器开口填充部分148中的相应一个的顶表面上。第二层支撑开口229可直接形成在牺牲第一层支撑开口填充部分128中的相应一者的顶表面上。另外，每个第二层支撑开口229可以形成为穿过第二阶梯式表面内的水平表面，这些第二阶梯式表面包括第二层交替堆叠(232,242)与第二后向阶梯式介电材料部分265之间的面间表面。在图7B中以虚线示出第一层交替堆叠(132,142)和第二层交替堆叠(232,242)中的阶梯S的位置。

第二各向异性蚀刻工艺可以包括蚀刻步骤，其中第二层交替堆叠(232,242)的材料与第二后向阶梯式介电材料部分265的材料同时蚀刻。蚀刻步骤的化学性质可以交替以优化第二层交替堆叠(232,242)中的材料的蚀刻，同时提供与第二后向阶梯式介电材料部分265的材料相当的平均蚀刻速率。第二各向异性蚀刻工艺可使用例如一系列反应离子蚀刻工艺或单个反应蚀刻工艺(例如，CF

第二层支撑开口229的子集可形成在存储器阵列区100的未填充有第二层存储器开口249的区段中。存储器阵列区100的未填充有第二层存储器开口249的区段可分布在存储器阵列区100内的多个区域上方。第二层支撑开口229可以包括形成在楼梯区200中的第二层支撑开口229的第一子集，以及可以形成在存储器阵列区100中沿着第一水平方向hd1横向间隔开的第二层存储器开口249的群集之间的第二层支撑开口229的第二子集。可以穿过第二阶梯式表面的相应的水平表面形成穿过第一后向阶梯式介电材料部分165形成的第一层支撑开口229的第一子集。此外，第二层支撑开口229的第一子集中的每一者可以形成在较低层级金属互连结构780中的相应一者的正上方(即，上方并且与其具有区域重叠)。

第二层支撑开口229的第二子集可以形成在沿着第一水平方向hd1横向间隔开的第二层存储器开口249的相应一对集群419之间。在一个实施方案中，第二层支撑开口229的第二子集内的第二层支撑开口229中的一些可被布置成沿着第一方向hd1延伸的行。附加的第一层支撑开口可以设置在第二层支撑开口229的行的外部。一般来讲，第二层存储器开口249和第二层支撑开口229的组合的单元图案UP可以沿着第二水平方向hd2重复。每个单元图案UP包括沿着第二水平方向hd2横向间隔开和/或沿着第一水平方向hd1横向间隔开的第二层存储器开口249的多个集群419。

不含第二层存储器开口249和第二层支撑开口229的离散区域设置在存储器阵列区100中。第二层支撑开口229的群集419的两个组439之间的第二层支撑开口229可以被布置成使得不含第二层存储器开口249且不含第二层支撑开口229的无开口区域(OFA)设置在每个单元图案(UP)内。在一个实施方案中，OFA包括沿着第一水平方向hd1横向延伸的一对矩形区域，以及连接该对矩形区域并且沿着第一水平方向hd1具有比该对矩形区域更小的横向范围的连接矩形区域。

参考图8，可以使用蚀刻工艺移除牺牲第一层开口填充部分(148,128)的牺牲第一层填充材料，该蚀刻工艺对于第一绝缘层和第二绝缘层(132,232)、第一牺牲材料层和第二牺牲材料层(142,242)、第一绝缘帽盖层和第二绝缘帽盖层(170,270)以及层间介电层180的材料选择性地蚀刻牺牲第一层填充材料。在第二层存储器开口249和从中移除牺牲第一层存储器开口填充部分148的体积的每个组合中形成存储器开口49(也称为层间存储器开口49)。可在第二层支撑开口229和从其移除牺牲第一层支撑开口填充部分128的体积的每个组合中形成支撑开口19(也称为层间支撑开口19)。

图9A至图9D提供了在形成存储器开口填充结构期间存储器开口49的顺序剖面图。在存储器开口49和支撑开口19的每一个中发生相同的结构变化。

参考图9A，示出了图8的示例性器件结构中的存储器开口49。存储器开口49可延伸穿过第一层结构和第二层结构。

参见图9B，可以在存储器开口49中顺序地沉积包括阻挡介电层52、电荷存储层54、隧穿介电层56和半导体沟道材料层60L的层堆叠。阻挡介电层52可包括单个介电材料层或多个介电材料层的堆叠。在一个实施方案中，阻挡介电层可包括基本上由介电金属氧化物组成的介电金属氧化物层。如本文所用，介电金属氧化物是指包括至少一种金属元素和至少氧的介电材料。介电金属氧化物可以基本上由至少一种金属元素和氧组成，或可以基本上由至少一种金属元素、氧和至少一种非金属元素诸如氮组成。在一个实施方案中，阻挡介电层52可包括具有大于7.9的介电常数(即，具有大于氮化硅的介电常数的介电常数)的介电金属氧化物。介电金属氧化物层的厚度可以在1nm至20nm的范围内，但是也可以使用更小和更大的厚度。随后，介电金属氧化物层可以用作阻挡所存储的电荷泄漏到控制栅极电极介电材料部分。在一个实施方案中，阻挡介电层52包括氧化铝。另选地或除此之外，阻挡介电层52可包括介电半导体化合物，诸如氧化硅、氮氧化硅、氮化硅或其组合。

随后，可形成电荷存储层54。在一个实施方案中，电荷存储层54可以是包括介电电荷捕获材料(例如其可以是氮化硅)的电荷捕获材料的连续层或图案化的分立部分。另选地，电荷存储层54可包括导电材料(诸如掺杂多晶硅或金属材料)的连续层或图案化的分立部分，该导电材料例如通过在横向凹陷部内形成为牺牲材料层(142,242)而被图案化成多个电隔离部分(例如，浮栅)。在一个实施方案中，电荷存储层54包括氮化硅层。在一个实施方案中，牺牲材料层(142,242)和绝缘层(132,232)可具有竖直重合的侧壁，并且电荷存储层54可以形成为单个连续层。另选地，牺牲材料层(142,242)可以相对于绝缘层(132,232)的侧壁横向地凹陷，并且可以使用沉积工艺和各向异性蚀刻工艺的组合来形成电荷存储层54作为竖直地间隔开的多个存储器材料部分。电荷存储层54的厚度可以在2nm至20nm的范围内，但是也可以使用更小和更大的厚度。

隧穿介电层56包括介电材料，可以在合适电偏置条件下穿过该介电材料来执行电荷隧穿。可以通过热载流子注入或通过福勒-诺德海姆隧穿感应电荷转移来执行电荷隧穿，这取决于待形成的单体三维NAND串存储器器件的操作模式。隧穿介电层56可包括氧化硅、氮化硅、氮氧化硅、介电金属氧化物(诸如氧化铝和氧化铪)、介电金属氮氧化物、介电金属硅酸盐、其合金和/或其组合。在一个实施方案中，隧穿介电层56可包括第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠，该堆叠通常被称为ONO堆叠。在一个实施方案中，隧穿介电层56可包括基本上不含碳的氧化硅层或基本上不含碳的氮氧化硅层。隧穿介电层56的厚度可以在2nm至20nm的范围内，但是也可以使用更小和更大的厚度。阻挡介电层52、电荷存储层54和隧穿介电层56的堆叠构成存储存储位的存储器膜50。

半导体沟道材料层60L可包括掺杂半导体材料，诸如至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。半导体沟道材料层60L中的掺杂物的导电类型在本文中被称为第一导电类型，其可以是p型或n型。在一个实施方案中，半导体沟道材料层60L具有p型掺杂，其中p型掺杂剂(诸如硼原子)以1.0×10

参见图9C，在其中每个存储器开口中的腔体49’未被半导体沟道材料层60L完全填充的实施方案中，可将介电芯层沉积在腔体49’中以填充每个存储器开口内的腔体49’的任何剩余部分。介电芯层包括介电材料，诸如氧化硅或有机硅酸盐玻璃。介电芯层可以通过保形沉积方法(诸如低压化学气相沉积(LPCVD))沉积，或通过自平面化沉积工艺(诸如旋涂)沉积。覆盖在第二绝缘帽盖层270上面的介电芯层的水平部分可以例如通过凹陷蚀刻移除。凹陷蚀刻继续，直到介电芯层的剩余部分的顶表面凹陷至第二绝缘帽盖层270的顶表面与第二绝缘帽盖层270的底表面之间的高度。介电芯层的每个剩余部分构成介电芯62。

参见图9D，可以在覆盖在介电芯62上面的腔体中沉积掺杂半导体材料。掺杂半导体材料具有与半导体沟道材料层60L的掺杂的导电类型相反的导电类型的掺杂。在一个实施方案中，掺杂半导体材料具有n型掺杂。可以通过平面化工艺诸如化学机械平面化(CMP)工艺移除覆盖在水平平面(其包括第二绝缘帽盖层270的顶表面)上面的沉积的掺杂半导体材料、半导体沟道材料层60L、隧穿介电层56、电荷存储层54和阻挡介电层52的各部分。

掺杂半导体材料的每个剩余部分构成漏极区63。漏极区63中的掺杂剂浓度可以在5.0×10

半导体沟道层60L的每个剩余部分都构成竖直半导体沟道60，当包括竖直半导体沟道60的竖直NAND器件接通时，电流可以流过该竖直半导体沟道。隧穿介电层56可被电荷存储层54包围，并且横向围绕竖直半导体沟道60。每组邻接的阻挡介电层52、电荷存储层54和隧穿介电层56共同构成存储器膜50，存储器膜可以宏观保留时间存储电荷。在一些实施方案中，在该步骤处在存储器膜50中可不存在阻挡介电层52，并且可以在形成背侧凹陷部之后随后形成阻挡介电层。如本文所用，宏观保留时间是指适于作为永久性存储器器件的存储器器件的操作的保留时间，诸如超过24小时的保留时间。

存储器开口49内的存储器膜50和竖直半导体沟道60(其为竖直半导体沟道)的每个组合构成存储器堆叠结构55。存储器堆叠结构55可以是竖直半导体沟道60、隧穿介电层56、包括电荷存储层54的各部分的多个存储器元件，以及可选的阻挡介电层52的组合。存储器开口49内的存储器堆叠结构55、介电芯62和漏极区63的每个组合构成存储器开口填充结构58。存储器开口填充结构58中的每个漏极区63电连接到竖直半导体沟道60中的相应一者的上端。过程中源极层级材料层10'、第一层结构(132,142,170,165)、第二层结构(232,242,270,265)、层间介电层180和存储器开口填充结构58共同构成存储器层级组件。

参考图10，示出了在形成存储器开口填充结构58之后的第一示例性结构。可在形成存储器开口填充结构58的同时在支撑开口19中形成支撑柱结构20。每个支撑柱结构20可以具有与存储器开口填充结构58相同的一组部件。交替堆叠{(132,142),(232,242)}中的每一者包括平台区，其中交替堆叠{(132,142)和/或(232,242)}内的除了最顶部牺牲材料层(142,242)之外的每个牺牲材料层(142,242)比交替堆叠{(132,142)和/或(232,242)}内的任何覆盖牺牲材料层(142,242)横向延伸得更远。平台区包括交替堆叠的阶梯式表面，这些阶梯式表面从交替堆叠{(132,142)或(232,242)}内的最底部层持续地延伸到交替堆叠{(132,142)或(232,242)}内的最顶部层。支撑柱结构20延伸穿过阶梯式表面并穿过覆盖阶梯式表面的后向阶梯式介电材料部分(165或265)。

参考图11A至图11F，可以在第二层结构(232,242,270,265)上方形成第一接触级介电层280。第一接触级介电层280包含介电材料诸如氧化硅，并且可以通过保形或非保形沉积工艺形成。例如，第一接触级介电层280可以包含未掺杂硅酸盐玻璃，并且可以具有在100nm至600nm的范围内的厚度，但是也可以使用更小和更大的厚度。

可以在第一接触级介电层280上方施加光致抗蚀剂层(未示出)，并且可对其进行光刻图案化以在存储器阵列区100和楼梯区200中形成各种开口。光致抗蚀剂层中的开口包括第一细长开口，该第一细长开口沿着第一水平方向hd1横向延伸穿过沿着第一水平方向hd1的存储器阵列区100和楼梯区200的整个横向范围。该第一细长开口在存储器开口填充结构58和支撑柱结构20的组之间横向延伸。另外，光致抗蚀剂层中的开口可以包括第二细长开口，该第二细长开口沿着第一水平方向hd1在沿着第一水平方向hd1横向间隔开并且定位在相邻的一对第一细长开口之间的存储器开口填充结构58的群集之间延伸。每个第二细长开口具有比存储器阵列区100沿着第一水平方向hd1的横向范围更小的横向范围。任选地，光致抗蚀剂层中的开口可以包括定位在相邻的一对第二细长开口的端部区域之间的离散开口。

可执行各向异性蚀刻以通过下面的材料部分转移光致抗蚀剂层中的图案，该下面的材料部分包括交替堆叠{(132,142)，(232,242)}以及过程中源极层级材料层10'的上部部分。背侧沟槽79可在光致抗蚀剂层中的第一细长开口下面形成通过第一接触级介电层280、第二层结构(232,242,270,265)和第一层结构(132,142,170,165)并且进入过程中源极层级材料层10'中。可以移除第一接触级介电层280、第二层结构(232,242,270,265)、第一层结构(132,142,170,165)和过程中源极层级材料层10'的在光致抗蚀剂层中的第一细长开口下面的部分以形成背侧沟槽79。在一个实施方案中，背侧沟槽79可以形成在沿着第二水平方向横向间隔开的存储器堆叠结构55的组之间。源极层级牺牲层104的顶表面可物理地暴露在每个背侧沟槽79的底部处。

各向异性蚀刻在形成背侧沟槽79的同时形成不彼此连接的阻挡沟槽179。阻挡沟槽179可以形成在光致抗蚀剂层中的第二细长开口下方的存储器阵列区100内的相邻对的背侧沟槽79之间。阻挡沟槽179可以形成通过第一接触层级介电层280、第二层结构(232,242,270,265)、第一层结构(132,142,170,165)并且进入过程中源极层级材料层10'中。每个阻挡沟槽179沿着第一水平方向hd1横向延伸。每对阻挡沟槽179可以彼此横向间隔开均匀的间隔距离。每个阻挡沟槽179可以具有沿着第一水平方向hd1横向延伸的一对竖直侧壁。

在光致抗蚀剂层在每个相邻对的第二细长开口的端部区域之间包括离散开口的情况下，各向异性蚀刻工艺在形成背侧沟槽79和阻挡沟槽179的同时形成离散通孔开口279。离散通孔开口279可以形成在光致抗蚀剂层中的离散开口下方的存储器阵列区100内的阻挡沟槽179的相邻对的端部区域之间。离散通孔开口279可以形成通过第一接触层级介电层280、第二层结构(232,242,270,265)、第一层结构(132,142,170,165)并且进入过程中源极层级材料层10'中。

阻挡沟槽179中的每一者可以包括沿着第一水平方向hd1延伸的相应的一对纵向侧壁。在一个实施方案中，阻挡沟槽179可以具有矩形水平横截面形状。在一个实施方案中，一对阻挡沟槽179可以沿着第一水平方向hd1延伸相同的横向延伸距离，即，沿着第一水平方向hd1测量的相同长度，如图11C所示。在一个实施方案中，一对阻挡沟槽179可以与背侧沟槽79中的相应最近侧沟槽间隔开不同的沟槽到侧壁间距，并且可以沿着第一水平方向hd1横向延伸不同的横向延伸距离，如图11D所示。在这种情况下，与背侧沟槽79的最近侧沟槽间隔开较大距离的阻挡沟槽179可以具有较小的横向延伸距离。该构型允许在用于蚀刻牺牲材料层42的随后各向同性蚀刻工艺期间形成大致平行于第二水平方向hd2的蚀刻前沿。在一个实施方案中，阻挡沟槽179可以具有梯形水平横截面形状，如图11E所示。另选地，阻挡沟槽179可以具有邻接沿着第一水平方向hd1延伸的一对纵向侧壁的至少一个波状侧壁，该波状侧壁在水平剖面图中具有曲率，如将在下文更详细地描述和图21G所示。在一个实施方案中，离散通孔开口279可定位在每对阻挡沟槽179的端部区域之间，如图11F所示。离散通孔开口279可在蚀刻牺牲材料层42的随后各向同性蚀刻工艺期间在一对阻挡沟槽179之间的区域中提供基本上平行于第二水平方向hd2的蚀刻前沿。

一般来讲，绝缘层132和牺牲材料层(142,242)的交替堆叠{(132,232)，(142,242)}可以形成在包括衬底半导体层9的半导体衬底8上方。牺牲材料层(142,242)可以包括介电材料诸如氮化硅。可通过使用图案化掩模层(诸如光致抗蚀剂层)执行各向异性蚀刻工艺来蚀刻交替堆叠{(132,232)，(142,242)}。交替堆叠{(132,232)，(142,242)}可以被背侧沟槽79分成相应绝缘层(132,232)和相应牺牲材料层(142,242)的多个交替堆叠{(132,232)，(142,242)}。一对阻挡沟槽179可以形成通过多个交替堆叠{(132,232)，(142,242)}中的每一者。

在一个实施方案中，阻挡沟槽179中的每一者可以包括沿着第一水平方向hd1横向延伸的相应均匀宽度区，该相应均匀宽度沿着垂直于第一水平方向hd1的第二水平方向hd2具有相应均匀宽度。在一个实施方案中，该对背侧沟槽179可以沿着第一水平方向hd1具有相同的横向范围。在一个实施方案中，该对阻挡沟槽179可以沿着第二水平方向hd2从选自该对背侧沟槽79的相应近侧背侧沟槽79横向偏移不相等的横向沟槽到介电间距；并且该对阻挡沟槽179中具有较大沟槽到侧壁间距的阻挡沟槽179沿着第一水平方向hd1的横向范围可小于该对阻挡沟槽179中具有较小沟槽到侧壁间距的阻挡沟槽179沿着第一水平方向hd1的横向范围。

在一个实施方案中，该对阻挡沟槽179中的每一者可以包括定位在相应竖直平面内的成角度侧壁，该竖直平面相对于包括第一水平方向hd1的竖直平面成15度至75度范围内的角度。在一个实施方案中，每个阻挡沟槽179可以是细长沟槽，该细长沟槽竖直延伸穿过交替堆叠{(132,232)，(142,242)}的每个层，并且沿着第一水平方向hd1比沿着第二水平方向hd2具有更大的横向尺寸。

参考图12A和图12B，可以通过在背侧沟槽79、阻挡沟槽179和离散通孔开口279中以及在第一接触层级介电层280上方的保形沉积来形成介电衬垫274。介电衬垫274可以包括与牺牲材料层(142,242)的介电材料不同的介电材料。例如，介电衬垫274可以包含氧化硅或介电金属氧化物(诸如氧化铝)。介电衬垫274的厚度可以在4nm至40nm的范围内，但是也可以使用更小和更大的厚度。

参考图13A至图13E，可以在第一示例性结构上方施加光致抗蚀剂层607，并且可以对其进行光刻图案化以覆盖阻挡沟槽179和离散通孔开口279(如果存在)而不覆盖背侧沟槽79。在光致抗蚀剂层607内未填充的背侧腔体79'可以存在于每个背侧沟槽79内。

参考图14和图15A，可以执行各向同性蚀刻工艺以移除介电衬垫274的未被光致抗蚀剂层607掩蔽的部分。介电衬垫274可以被分成定位在相应的相邻对的背侧沟槽79之间并且覆盖相应的相邻对的背侧沟槽79之间的阻挡沟槽179和离散通孔开口279的子集的多个介电衬垫274。可例如通过灰化来移除光致抗蚀剂层607。源极层级牺牲层104的顶表面可物理地暴露在每个背侧沟槽79的底部处。另外，绝缘层(132,232)和牺牲材料层(142,242)的侧壁可以在每个背侧沟槽79周围物理暴露。

参考图15B，可以在各向同性蚀刻工艺中，将对于第一层交替堆叠(132,142)、第二层交替堆叠(232,242)、第一和第二绝缘帽盖层(170,270)、第一接触级介电层280、较高牺牲衬垫105和较低牺牲衬垫103的材料选择性地蚀刻源极层级牺牲层104的材料的蚀刻剂引入背侧沟槽中。例如，如果源极层级牺牲层104包含未掺杂非晶硅或未掺杂非晶硅锗合金，并且如果较高和较低牺牲衬垫(105,103)包含氧化硅，则可以使用湿法蚀刻工艺(其使用了热三甲基-2-羟乙基氢氧化铵(“热TMY”)或四甲基氢氧化铵(TMAH))来对于较高和较低牺牲衬垫(105,103)选择性地移除源极层级牺牲层104。可在从中移除源极层级牺牲层104的体积中形成源极腔体109。

湿法蚀刻化学物质诸如热TMY和TMAH对于较高源极层级半导体层116和较低源极层级半导体层112的掺杂半导体材料具有选择性。因此，在形成源极腔体109的湿法蚀刻工艺中使用选择性湿法蚀刻化学物质诸如热TMY和TMAH提供了在形成背侧沟槽79期间抵抗蚀刻深度变化的较大工艺窗口。具体地，在形成源极腔体109时，在其中较高源极层级半导体层116的侧壁被物理地暴露的实施方案中或者在其中较低源极层级半导体层112的表面被物理地暴露的实施方案中，较高源极层级半导体层116和/或较低源极层级半导体层112的附带蚀刻是最小的，并且在制造步骤期间由较高源极层级半导体层116和/或较低源极层级半导体层112的表面的意外物理暴露引起的第一示例性结构的结构变化不会导致器件故障。存储器开口填充结构58中的每一者都可物理地暴露于源极腔体109。具体地，存储器开口填充结构58中的每一者都可包括物理暴露于源极腔体109的侧壁和底表面。

参考图15C，可以将各向同性蚀刻剂(诸如湿蚀刻剂)的序列施加到存储器膜50的物理上暴露的部分，以从外部到内部顺序地蚀刻存储器膜50的各种部件层，并且在源极腔体109的层级处物理地暴露竖直半导体沟道60的圆柱形表面。可以在移除存储器膜50的定位在源极腔体109的层级处的部分期间附带地蚀刻较高和较低牺牲衬垫(105,103)。可以通过在源极腔体109以及较高和较低牺牲衬垫(105,103)的层级处移除存储器膜50的部分来使源极腔体109的体积膨胀。较低源极层级半导体层112的顶表面和较高源极层级半导体层116的底表面可以物理地暴露于源极腔体109。可通过对于至少一个源极层级半导体层(诸如较低源极层级半导体层112和较高源极层级半导体层116)以及竖直半导体沟道60选择性地各向同性地蚀刻源极层级牺牲层104和存储器膜50中的每一者的底部部分来形成源极腔体109。

参考图15D，可以在源极腔体109周围的物理上暴露的半导体表面上沉积具有第二导电类型的掺杂的掺杂半导体材料。第二导电类型与第一导电类型相反，该第一导电类型是竖直半导体沟道60的掺杂的导电类型。物理地暴露的半导体表面包括竖直半导体沟道60的外侧壁的底部部分和至少一个源极层级半导体层(112,116)的水平表面。例如，物理上暴露的半导体表面可以包括竖直半导体沟道60的外侧壁的底部部分、较低源极层级半导体层112的顶部水平表面和较高源极层级半导体层116的底表面。

在一个实施方案中，可通过选择性半导体沉积工艺在源极腔体109周围的物理上暴露的半导体表面上沉积第二导电类型的掺杂半导体材料。在选择性半导体沉积工艺期间，半导体前体气体、蚀刻剂和n型掺杂剂前体气体可同时流入包括第一示例性结构的处理室中。例如，半导体前体气体可包括硅烷、二硅烷或二氯硅烷，蚀刻剂气体可包括气态氯化氢，以及n型掺杂剂前体气体诸如膦、胂或锑化氢。在这种情况下，选择性半导体沉积工艺从源极腔体109周围的物理上暴露的半导体表面生长出原位掺杂半导体材料。沉积的掺杂半导体材料形成源极接触层114，该源极接触层可以接触竖直半导体沟道60的侧壁。沉积的半导体材料中的第二导电类型的掺杂物的原子浓度可在1.0×10

可选择选择性半导体沉积工艺的持续时间以使得源极腔体109填充有源极接触层114。在一个实施方案中，可以通过从围绕源极腔体109的半导体表面选择性地沉积掺杂半导体材料来形成源极接触层114。在一个实施方案中，掺杂半导体材料可以包括掺杂多晶硅。因此，源极层级牺牲层104可以被源极接触层114替换。

包括较低源极层级半导体层112、源极接触层114和较高源极层级半导体层116的层堆叠构成源极区(112,114,116)。源极区(112,114,116)电连接到竖直半导体沟道60中的每一者的第一端(诸如底端)。包括源极区(112,114,116)、源极层级绝缘层117和源极选择层级导电层118的层组构成源极层级材料层10，其替换过程中源极层级材料层10'。

参考图15E和图16，可以执行氧化工艺以将半导体材料的物理上暴露的表面部分转换成介电半导体氧化物部分。例如，源极接触层114和较高源极层级半导体层116的表面部分可以转换成介电半导体氧化物板122，并且源极选择层级导电层118的表面部分可以转换成环形介电半导体氧化物间隔物124。介电衬垫274和阻挡腔179'可以存在于每个阻挡沟槽179内。介电衬垫274和离散通孔腔体可以存在于每个离散通孔开口279内。

参考图17A至图17E，在背侧沟槽79近侧的牺牲材料层(142,242)的部分可以对于绝缘层(132,232)、第一和第二绝缘帽盖层(170,270)、第一接触级介电层280以及源极接触层114、介电半导体氧化物板122和环形介电半导体氧化物间隔物124被选择性地移除。例如，可以例如使用各向同性蚀刻工艺，将相对于绝缘层(132,232)、第一和第二绝缘帽盖层(170,270)、后向阶梯式介电材料部分(165,265)的材料以及存储器膜50的最外层的材料，选择性地蚀刻牺牲材料层(142,242)的材料的蚀刻剂引入背侧沟槽79中。例如，牺牲材料层(142,242)可以包含氮化硅，绝缘层(132,232)、第一和第二绝缘帽盖层(170,270)、后向阶梯式介电材料部分(165,265)和存储器膜50的最外层的材料可以包括氧化硅材料。

各向同性蚀刻工艺可以是使用了湿蚀刻溶液的湿法蚀刻工艺，或者可以是其中蚀刻剂以气相引入背侧沟槽79中的气相(干)蚀刻工艺。例如，如果牺牲材料层(142,242)包含氮化硅，则蚀刻工艺可以是其中将第一示例性结构浸入包括磷酸的湿法蚀刻槽内的湿法蚀刻工艺，该湿法蚀刻工艺对于氧化硅、硅和本领域中使用的各种其他材料选择性地蚀刻氮化硅。可以选择各向同性蚀刻工艺的持续时间，使得牺牲材料层42的在相邻对的背侧沟槽179之间的区域外部的部分被移除。此外，可以移除牺牲材料层42的定位在背侧沟槽179的端部区域附近的部分。

可在从其中移除牺牲材料层(142,242)的体积中形成背侧凹陷部(143,243)。背侧凹陷部(143,243)包括可形成在从中移除第一牺牲材料层142的体积中的第一背侧凹陷部143以及可形成在从中移除第二牺牲材料层242的体积中的第二背侧凹陷部243。背侧凹陷部(143,243)中的每个背侧凹陷部可以是横向延伸腔体，其具有的横向尺寸大于腔体的竖直范围。换句话讲，背侧凹陷部(143,243)中的每个背侧凹陷部的横向尺寸可以大于相应的背侧凹陷部(143,243)的高度。可以在从其中移除牺牲材料层(142,242)的材料的体积中形成多个背侧凹陷部(143,243)。背侧凹陷部(143,243)中的每一个可以基本上平行于衬底半导体层9的顶表面延伸。背侧凹陷部(143,243)可以由下面的绝缘层(132,232)的顶表面和覆盖在上面的绝缘层(132,232)的底表面竖直地界定。在一个实施方案中，背侧凹陷部(143,243)中的每个背侧凹陷部可以整个具有均匀高度。

阻挡沟槽179可以被相应的介电衬垫274覆盖，该介电衬垫在各向同性蚀刻工艺期间阻挡各向同性蚀刻剂接近牺牲材料层142、242的相邻部分。每个相邻对的阻挡沟槽179之间的牺牲材料层142、242的剩余部分构成介电间隔物板(142’,242’)。绝缘层(132,232)的定位在介电间隔物板(142’,242’)的区域内的部分构成绝缘板(132’,232’)。介电间隔物板(142’,232’)可以包括邻接第一背侧凹陷部143中的相应一者的第一介电间隔物板142'，以及邻接第二背侧凹陷部243中的相应一者的第二介电间隔物板242'。绝缘板(132’,232’)可以包括作为第一绝缘层132的部分的第一绝缘板132'和作为第二绝缘层232的部分的第二绝缘板232'。因此，每个交替堆叠{(132,232)，(142,242)}内的第一绝缘层132和第二绝缘层232在竖直相邻对的介电间隔物板(142’,242’)之间连续地延伸。绝缘板(132’,232’)和介电间隔物板(142’,242’)的竖直交替序列设置在每对相邻的阻挡沟槽179之间。介电衬垫274和阻挡腔体179'存在于每个阻挡沟槽179内。介电衬垫274和离散通孔腔体279'存在于每个离散通孔开口279内。

参考图18，背侧阻挡介电层(未示出)可以任选地沉积在背侧凹陷部(143,243)和背侧沟槽79中以及第一接触级介电层280上方。背侧阻挡介电层包含介电材料，诸如介电金属氧化物、氧化硅或它们的组合。例如，背侧阻挡介电层可包括氧化铝。可以通过诸如原子层沉积或化学气相沉积的保形沉积工艺来形成背侧阻挡介电层。背侧阻挡介电层的厚度可以在1nm至20nm诸如2nm至10nm的范围内，但是也可以使用更小和更大的厚度。

可以在多个背侧凹陷部(243,243)中、在背侧沟槽79的侧壁上以及在第一接触级介电层280上方沉积至少一种导电材料。至少一种导电材料可以通过保形沉积方法来沉积，该保形沉积方法可以是例如化学气相沉积(CVD)、原子层沉积(ALD)、化学镀、电镀或它们的组合。至少一种导电材料可包括元素金属、至少两种元素金属的金属间合金、至少一种元素金属的导电氮化物、导电金属氧化物、导电掺杂半导体材料、导电金属半导体合金诸如金属硅化物、它们的合金，以及它们的组合或堆叠。

在一个实施方案中，至少一种导电材料可包括至少一种金属材料，即包括至少一种金属元素的导电材料。可以在背侧凹陷部(143,243)中沉积的非限制性示例性金属材料包括钨、氮化钨、钛、氮化钛、钽、氮化钽、钴和钌。例如，至少一种导电材料可包括导电金属氮化物衬垫，该导电金属氮化物衬垫包含导电金属氮化物材料诸如TiN、TaN、WN或它们的组合，以及导电填充材料诸如W、Co、Ru、Mo、Cu或它们的组合。在一个实施方案中，用于填充背侧凹陷部(143,243)的至少一种导电材料可以是氮化钛层和钨填充材料的组合。

可以通过沉积至少一种导电材料来在背侧凹陷部(143,243)中形成导电层(146,246)。可以在多个第一背侧凹陷部143中形成多个第一导电层146，可以在多个第二背侧凹陷部243中形成多个第二导电层246，并且可以在每个背侧沟槽79的侧壁上和第一接触级介电层280上方形成连续金属材料层(未示出)。第一导电层146和第二导电层246中的每一个可以包括相应的导电金属氮化物衬垫和相应的导电填充材料。因此，第一牺牲材料层和第二牺牲材料层(142,242)可以分别用第一导电层和第二导电层(146,246)替换。具体地，每个第一牺牲材料层142可以用背侧阻挡介电层的任选部分和第一导电层146替换，并且每个第二牺牲材料层242可以用背侧阻挡介电层的任选部分和第二导电层246替换。背侧腔体存在于每个背侧沟槽79的未填充有连续金属材料层的部分内。

可以从背侧沟槽79内部移除残余的导电材料。具体地，可以例如通过各向异性或各向同性蚀刻来从每个背侧沟槽79的侧壁以及从第一接触级介电层280上方回蚀连续金属材料层的沉积的金属材料。第一背侧凹陷部中的沉积的金属材料的每个剩余部分构成第一导电层146。第二背侧凹陷部中的沉积的金属材料的每个剩余部分构成第二导电层246。第一导电材料层146和第二导电层的侧壁可以物理地暴露于相应的背侧沟槽79。

导电层(146,246)和定位在同一层级处的介电间隔物板(142’,242’)的每个组合构成复合层{(146,142’)，(246,242’)。复合层{(146,142’)，(246,242’)中的每一者包括相应的导电层(146或246)和相应的介电间隔物板(142’,242’)。绝缘板(132’,232’)和介电间隔物板(142’,242’)的竖直交替序列设置在包括介电间隔物板(142’,242’)的区域内。

每个导电层(146,246)可以是其中包括开口的导电片。穿过每个导电层(146,246)的开口的第一子集可以填充有存储器开口填充结构58。穿过每个导电层(146,246)的开口的第二子集可以填充有支撑柱结构20。由于第一阶梯式表面和第二阶梯式表面，每个导电层(146,246)可以具有比任何下面的导电层(146,246)更小的面积。由于第一阶梯式表面和第二阶梯式表面，每个导电层(146,246)可以具有比任何覆盖在上面的导电层(146,246)更大的面积。

存储器堆叠结构55中的每一个包括定位在导电层(146,246)的每个层级处的存储器元件的竖直堆叠。导电层(146,246)的子集可包括用于存储器元件的字线。下面的外围器件区700中的半导体器件可以包括字线开关器件，这些字线开关器件被配置为控制到相应的字线的偏置电压。存储器层级组件定位在衬底半导体层9上方。存储器层级组件包括至少一个交替堆叠(132,146,232,246)和竖直延伸穿过至少一个交替堆叠(132,146,232,246)的存储器堆叠结构55。

参考图19A至图19G，可以在第一示例性结构上方施加光致抗蚀剂层，并且可以对其进行光刻图案化以形成窄开口，该窄开口从绝缘层(132,232)和介电间隔物板(142’,242’)的每个竖直交替序列的一侧(“侧面1”)延伸到每个竖直交替序列的另一侧(“侧面2”)。光致抗蚀剂层中的图案可以转移通过定位在漏极选择层级处的导电层(146,246)的子集，以形成漏极选择层级沟槽。定位在漏极选择层级处的每个第二导电层246被漏极选择层级沟槽分成多个条带。可例如通过灰化来移除光致抗蚀剂层。

介电填充材料可以保形地沉积在背侧沟槽79、阻挡腔体179'、离散通孔腔体279'和漏极选择层级沟槽中。介电填充材料可以包括保形介电材料和/或可回流介电材料。例如，介电填充材料可包括氧化硅。可通过平面化工艺移除覆盖在第一接触层级介电层280上面的介电填充材料的多余部分，该平面化工艺可包括化学机械平面化(CMP)和/或凹陷蚀刻。

填充背侧沟槽79的介电填充材料的每个剩余部分构成介电背侧沟槽填充结构76，其沿着第一水平方向hd1横向延伸并且竖直延伸穿过绝缘层(132,232)和导电层(146,246)的相邻对的交替堆叠{(132,146)，(232,246)}内的每个层。填充阻挡沟槽179的介电填充材料的每个剩余部分构成介电填充材料部分176，其沿着第一水平方向hd1横向延伸并且竖直延伸穿过绝缘层(132,232)和导电层(146,246)的交替堆叠{(132,146)，(232,246)}内的每个层。每组介电填充材料部分176和填充阻挡沟槽的介电衬垫构成介电壁结构(274,176)。每对介电壁结构(274,176)在绝缘层(132,232)和介电间隔物板(142’,242’)的邻接竖直交替序列内具有介电间隔物板(142’,242’)的一对纵向侧壁的更大横向范围。

填充离散通孔腔体279'的介电填充材料的每个剩余部分构成介电柱结构276，其竖直延伸穿过绝缘层(132,232)和导电层(146,246)的交替堆叠{(132,146)，(232,246)}内的每个层。填充漏极选择层级沟槽的介电填充材料的每个剩余部分构成漏极选择层级隔离结构72。漏极选择层级隔离结构72竖直延伸穿过绝缘层(132,232)和复合层(146,142'，246,242')的交替堆叠内的层的子集。漏极选择层级隔离结构72延伸穿过的层的子集包括复合层(146,142'，246,242')中最顶部的一个复合层。

漏极选择层级隔离结构72将漏极选择层级处的每个第二导电层246分成彼此电隔离的多个导电条带。因此，漏极选择层级隔离结构72将复合层(146,142'，246,242')中最顶部的一个复合层内的导电层246分成彼此电隔离的多个导电条带。在一个实施方案中，漏极选择层级处的第二导电层246的多个导电条带中的每一者从绝缘层(132,232)和介电间隔物板(142’,242’)的竖直交替序列的第一侧(“侧面1”)在相应背侧沟槽179与介电壁结构(274,176)中的相应一者之间连续地横向延伸，并且到达竖直交替序列的沿着第一水平方向hd1与第一侧横向间隔开的第二侧(“侧面2”)。漏极选择层级沟槽通常沿着第一水平方向hd1延伸，具有围绕介电壁结构(274,176)与绝缘层(132,232)和介电间隔物板(142’,242’)的竖直交替序列的轮廓或横向偏移。

漏极选择层级隔离结构72中的至少一个漏极选择层级隔离结构包括：第一介电材料区段721，该第一介电材料区段具有均匀宽度并且沿着第一水平方向hd1延伸；第二介电材料区段722，该第二介电材料区段沿着第一水平方向hd1延伸并且从第一介电材料区段721横向偏移横向偏移距离，以及连接介电材料区段723，该连接介电材料区段连接第一介电材料区段721和第二介电材料区段722并且沿着相对于第一水平方向hd1成15度至75度范围内的角度的水平方向水平延伸。在一些实施方案中，该对介电壁结构(274,176)中的每一者包括定位在相应竖直平面内的成角度侧壁，该竖直平面相对于包括第一水平方向hd1的竖直平面成15度至75度范围内的角度，如图19F所示。

存储器堆叠结构55竖直延伸穿过绝缘层(132,232)和导电层(146,246)的相应交替堆叠{(132,146)和/或(232,246)}。存储器堆叠结构55中的每一者包括相应存储器膜50和相应竖直半导体沟道60。源极区(112,114,116)电连接到竖直半导体沟道60中的每一者的第一端，并且漏极区电连接到竖直半导体沟道60中的相应一者的第二端。

参考图20A至图20F，可以在第一接触层级介电层280上方施加光致抗蚀剂层，并且可以在介电间隔物板(142',242')的区域中对其进行光刻图案化，该区域被包含在绝缘层(132,232)和介电间隔物板(142',242')的竖直交替序列中并且定位在相应的一对介电壁结构(274,176)之间。可执行各向异性蚀刻工艺以蚀刻穿过竖直交替序列{(132,232)，(142’,242’)}中未被光致抗蚀剂层掩蔽的部分。接触通孔腔体形成通过第一示例性结构的存储器层级材料部分，其在本文中被称为直通存储器层级接触通孔腔体(487,587)。直通存储器层级接触通孔腔体(487,587)包括延伸穿过绝缘层(132,232)和介电间隔物板(142’,242’)的竖直交替序列{(132,232)，(142’,242’)}的第一存储器层级直通接触通孔腔体587，以及延伸穿过后向阶梯式介电材料部分(165,265)的第二存储器层级直通接触通孔腔体487。第一直通存储器层级接触通孔腔体587可以竖直延伸穿过竖直交替序列{(132,232)，(142’,242’)内的每个层。第一直通存储器层级接触通孔腔体587可以包括延伸穿过至少一个第二介电层768到相应较低层级金属互连结构780的顶表面的互连接触通孔腔体，以及延伸到源极接触层114的源极接触通孔腔体。

参考图21A至图21H，可以通过至少一种保形沉积工艺将至少一种导电材料沉积在第一直通存储器层级接触通孔腔体587和第二直通存储器层级接触通孔腔体487中的每一者中。可以通过平面化工艺诸如凹陷蚀刻或化学机械平面化工艺从第一接触层级介电层280的顶表面上方移除至少一种导电材料的多余部分。第一直通存储器层级接触通孔腔体587中的至少一种导电材料的每个剩余部分构成第一直通存储器层级互连通孔结构588。第一直通存储器层级互连通孔结构588可以包括延伸穿过至少一个第二介电层768并且接触相应较低层级金属互连结构780的顶表面的互连接触通孔结构588A，以及延伸到源极接触层114并且接触该源极接触层的源极接触通孔结构588B。第二直通存储器层级互连通孔结构488可以延伸穿过后向阶梯式介电材料部分(165,265)，并且可以接触较低层级金属互连结构780中的相应一者。

如果上文相对于图11A至图11F所述的阻挡沟槽179具有邻接沿着第一水平方向hd1延伸的一对纵向侧壁的至少一个波状侧壁，该波状侧壁在水平剖面图中具有曲率，则得到图21G所示的实施方案结构。在该实施方案中，介电壁结构(176,274)各自具有至少一个端部部分，该至少一个端部部分相对于沿着第一水平方向hd1延伸的介电壁结构的中间部分在水平剖面图中以小于90度(诸如15度至75度，例如30度至60度)的角度延伸。该端部部分部分地夹断该一对介电壁结构之间的区域。

参考图22，可以在第一接触级介电层280上方形成第二接触级介电层282。第二接触级介电层282包含介电材料诸如氧化硅，并且可以具有在100nm至600nm的范围内的厚度，但是也可以使用更小和更大的厚度。

可以在第二接触级介电层282上方施加光致抗蚀剂层(未示出)，并且可以对其进行光刻图案化以形成各种接触通孔开口。例如，可以在存储器阵列区100中形成用于形成漏极接触通孔结构的开口，并且可以在楼梯区200中形成用于形成楼梯区接触通孔结构的开口。执行各向异性蚀刻工艺以将光致抗蚀剂层中的图案传递穿过第二和第一接触级介电层(282,280)以及下面的介电材料部分。漏极区63和导电层(146,246)可以用作蚀刻停止结构。可以在每个漏极区63上方形成漏极接触通孔腔体，并且可以在第一后向阶梯式介电材料部分和第二后向阶梯式介电材料部分(165,265)下面的阶梯式表面处在每个导电层(146,246)上方形成楼梯区接触通孔腔体。随后可例如通过灰化移除光致抗蚀剂层。

漏极接触通孔结构88形成在漏极接触通孔腔体中以及漏极区63中的相应一个的顶表面上。楼梯区接触通孔结构86形成在楼梯区接触通孔腔体中以及导电层(146,246)中的相应一个的顶表面上。楼梯区接触通孔结构86可以包括漏极选择层级接触通孔结构，这些漏极选择层级接触通孔结构接触用作漏极选择层级栅极电极的第二导电层246的子集。此外，楼梯区接触通孔结构86可包括字线接触通孔结构，这些字线接触通孔结构接触在漏极选择层级栅极电极下面的导电层(146,246)并且用作存储器堆叠结构55的字线。互连通孔结构286可形成在直通存储器层级互连通孔结构(488,588)中的相应一者的顶部上。

可以在接触层级介电层(280,282)上方形成至少一个附加介电层，并且可以在至少一个附加介电层中形成附加金属互连结构(在本文称为较高层级金属互连结构)。例如，至少一个附加介电层可以包括在接触级介电层(280,282)上方形成的线层级介电层290。较高层级金属互连结构可以包括接触漏极接触通孔结构88中的相应一者的位线98。此外，较高层级金属互连结构可以包括接触和/或电连接到楼梯区接触通孔结构86或互连通孔结构286中的至少一者的互连线结构96。位线98可以电连接到漏极区63的相应子集。在一个实施方案中，导电层(146,246)可沿着第一水平方向hd1横向延伸，并且沿着第二水平方向hd2可具有均匀宽度。位线98可沿着第二水平方向hd2横向延伸。

在一个实施方案中，三维存储器器件包括单体三维NAND存储器器件，导电条带(146,246)包括或电连接到单体三维NAND存储器器件的相应字线，半导体衬底8包括硅衬底，单体三维NAND存储器器件包括硅衬底上方的单体三维NAND串阵列，单体三维NAND串阵列的第一器件层级中的至少一个存储器单元定位在单体三维NAND串阵列的第二器件层级中的另一个存储器单元上方。硅衬底可包含集成电路，该集成电路包括针对位于其上的存储器器件的驱动器电路，导电条带(146,246)包括多个控制栅极电极，该多个控制栅极电极具有基本上平行于半导体衬底8的顶表面延伸的条带形状，该多个控制栅极电极至少包括定位在第一器件层级中的第一控制栅极电极和定位在第二器件层级中的第二控制栅极电极。单体三维NAND串阵列包括多个竖直半导体沟道60，其中多个竖直半导体沟道60中的每一者的至少一个端部基本上垂直于半导体衬底8的顶表面延伸，以及包括竖直半导体沟道60的该多个半导体沟道中的一者。单体三维NAND串阵列包括多个电荷存储元件(包括存储器膜50的部分)，每个电荷存储元件定位成与多个竖直半导体沟道60中的相应一者相邻。

参见所有附图并且根据本公开的各种实施方案，提供了一种三维存储器器件，该三维存储器器件包括：场效应晶体管，该场效应晶体管定位在包括衬底半导体层9的半导体衬底8上方；较低层级金属互连结构780，该较低层级金属互连结构形成在覆盖在场效应晶体管上的较低层级介电材料层760内；绝缘层(132,232)和复合层{(146,142')，(246,242')}的交替堆叠，所述交替堆叠定位在所述较低层级金属互连结构780上方并且在沿着第一水平方向hd1横向延伸的一对背侧沟槽79之间，其中所述复合层{(146,142')，(246,242')}中的每一者包括相应的导电层(146,246)和相应的介电间隔物板(142’,242’)，并且所述绝缘板(132'，232')和所述介电间隔物板(142’,242’)的竖直交替序列设置在包括所述介电间隔物板(142’,242’)的区域内；存储器堆叠结构55，所述存储器堆叠结构竖直延伸穿过交替堆叠{132,232,(146,142')，(246,242')}；一对介电壁结构(274,176)，所述一对介电壁结构竖直延伸穿过所述交替堆叠{132,232,(146,142')，(246,242')}内的每个层，所述一对介电壁结构不通过另一个介电壁结构彼此接触，其中所述绝缘板(132',232')和所述介电间隔物板(142’,242’)的竖直交替序列定位在所述一对介电壁结构(274,176)之间；以及至少一个导电通孔结构588，所述至少一个导电通孔结构竖直延伸穿过所述竖直交替序列{132,232,142’,242’)}并且接触所述较低层级金属互连结构780中的相应一者的顶表面。

在一个实施方案中，该对介电壁结构(274,176)是离散且未连接的，这意味着不存在从该对的一个介电壁结构穿过另一个介电壁结构到该对的另一个介电壁结构的路径。换句话讲，该对介电壁结构不完全围绕绝缘板(132',232')和介电间隔物板(142’,242’)的交替序列，并且绝缘板(132',232')和介电间隔物板(142’,242’)的交替序列不完全被介电壁结构(176,274)围绕。

在一个实施方案中，介电壁结构(274,176)中的每一者包括沿着第一水平方向hd1横向延伸的相应均匀宽度区，该相应均匀宽度沿着垂直于第一水平方向hd1的第二水平方向hd2具有相应均匀宽度。在一个实施方案中，介电间隔物板(142’,242’)中的每一者包括沿着第一水平方向hd1延伸并且接触该对介电壁结构(274,176)中的相应一者的纵向侧壁。在一个实施方案中，该对介电壁结构(274,176)中的每一者具有比介电间隔物板(142’,242’)的该对纵向侧壁更大的横向范围。

在一个实施方案中，该对介电壁结构(274,176)沿着第一水平方向hd1具有相同的横向范围。在一个实施方案中，该对介电壁结构(274,176)沿着第二水平方向hd2从选自该对背侧沟槽79的相应近侧背侧沟槽79横向偏移不相等的横向沟槽到介电间距(如图21D所示)；并且该对介电壁结构(274,176)中具有较大沟槽到侧壁间距的介电壁结构(274,176)沿着第一水平方向hd1的横向范围小于该对介电壁结构(274,176)中具有较小沟槽到侧壁间距的介电壁结构(274,176)沿着第一水平方向hd1的横向范围。

在一个实施方案中，该对介电壁结构(274,176)中的每一者包括定位在相应竖直平面内的成角度侧壁，该竖直平面相对于包括第一水平方向hd1的竖直平面成15度至75度范围内的角度。

在一个实施方案中，该对介电壁结构(274,176)中的每一者定位在相应细长沟槽内，该相应细长沟槽竖直延伸穿过交替堆叠{132,232，(146,142')，(246,242')}的每个层，并且沿着第一水平方向hd1比沿着第二水平方向hd2具有更大的横向尺寸。

在一个实施方案中，介电壁结构(274,176)中的每一者包括：相应的介电衬垫274，该介电衬垫包含具有与介电间隔物板(142',242')不同的材料组成的介电材料；以及介电填充材料，该介电填充材料形成在相应的介电衬垫274内并且构成介电填充材料部分176。在一个实施方案中，绝缘层(132,232)包含氧化硅材料；介电衬垫274包含选自氧化硅和介电金属氧化物的材料；并且介电间隔物板(142’,242’)包括氮化硅。

在一个实施方案中，漏极选择层级隔离结构72可以竖直延伸穿过交替堆叠{132,232，(146,142')，(246,242')}内包括复合层{(146,142')，(246,242')}中最顶部复合层的层的子集，其中漏极选择层级隔离结构72将复合层{(146,142')，(246,242')}中的最顶部复合层内的导电层246分成彼此电隔离的多个导电条带。在一个实施方案中，多个导电条带中的每一者从竖直交替序列{132,232,142’,242’)}的第一侧在该对背侧沟槽79中的相应一者与介电壁结构(274,176)中的相应一者之间连续地横向延伸，并且到达竖直交替序列{132,232,142’,242’)}的沿着第一水平方向hd1与第一侧横向间隔开的第二侧。

半导体材料层(诸如源极接触层114)可以定位在较低层级介电材料层760与交替堆叠{132,232，(146,142')，(246,242')}之间，其中：存储器堆叠结构55中的每一者包括竖直半导体沟道60和存储器膜50；并且该对介电壁结构(274,176)的每个侧壁从交替堆叠{132,232，(146,142')，(246,242')}的最顶部层竖直延伸到交替堆叠{132,232，(146,142')，(246,242')}的最底部层。

在一个实施方案中，半导体材料层包括开口，该开口位于竖直交替序列{132,232,142’,242’)}下方；并且至少一个导电通孔结构588竖直延伸穿过并接触定位在半导体材料层中的开口内的介电材料。

本公开的各种实施方案可用于提供延伸穿过存储器阵列区100内的存储器层级的无衬垫接触通孔结构。具体地，第一直通存储器层级互连通孔结构588不利用介电衬垫，因为竖直交替序列{132,232,142’,242’)}用作将第一直通存储器层级互连通孔结构588中的每一者与导电层(146,246)电隔离的绝缘矩阵。可以对用于形成三维存储器器件的工艺流程进行最小修改来形成第一直通存储器层级互连通孔结构588，同时提供更高的面积效率和降低的工艺成本。通过提供无衬垫接触通孔结构，可以较低成本形成到下面的外围器件区700中的半导体器件710的布线连接，从而简化制造工艺并提供减小结构间距的能力。此外，由于绝缘板(132',232')和介电间隔物板(142’,242’)的交替序列未完全被介电壁结构围绕，更多空间可用于形成存储器堆叠结构55，因此在阻挡沟槽的拐角处图案塌缩和过度蚀刻的可能性更小。此外，应力被减轻，这可减少或防止绝缘层32挠曲。

参考图23A至图23F，根据本公开的实施方案的第二示例性结构可以通过形成第一接触层级介电层280、背侧沟槽79和壕沟沟槽379而从图10的第一示例性结构得出。图23A和图23E示出了第二示例性结构的第一构型。图23B和图23F示出了第二示例性结构的第二构型。图23C和图23D示出了第二示例性结构的两种构型。第一构型和第二构型的不同之处在于壕沟沟槽379的位置。第二示例性结构的第一构型和第二构型可交替地或同时地实现。换句话讲，壕沟沟槽379可如图23A和图23E的第一构型所示形成在存储器阵列区100中，或者可如图23B和图23F的第二构型所示形成在楼梯区200中，或者壕沟沟槽379的第一子集可形成于存储器阵列区100中，并且壕沟沟槽379的第二子集可形成在楼梯区200中。

因为第二示例性结构是从第一示例性结构得出的，所以可以采用图1A至图10的处理步骤来提供第一构型和第二构型的第二示例性结构。应当理解，可以在任何相邻对的背侧沟槽79之间提供任何任意数量的漏极选择层级隔离结构72。漏极选择层级隔离结构72的数量是布局参数。此外，每个相邻对的漏极选择层级隔离结构72或背侧沟槽79之间的存储器开口填充结构的行数是可以被优化以增强设计性能的布局参数。虽然第一构型被示出为在每个相邻对的背侧沟槽79之间具有单个漏极选择层级隔离结构72，并且第二构型被示出为在每个相邻对的背侧沟槽79之间具有四个漏极选择层级隔离结构72，但本文明确设想了在每个相邻对的背侧沟槽之间具有不同数量的漏极选择层级隔离结构72和/或具有不同数量的存储器开口填充结构58的行的布局变化。为了清楚起见，在图23A和图23B中省略了漏极选择层级隔离结构72。

一般来讲，衬底8(例如，在图10中示出)可包括半导体衬底，并且可以在半导体衬底上形成场效应晶体管。嵌入在较低层级介电材料层760内的较低层级金属互连结构780可以形成在衬底8上方，如图10所示。较低层级金属互连结构780(例如，在图10中示出)可以电连接到场效应晶体管中的相应一者。过程中源极层级材料层10'可以形成在衬底8上方。过程中源极层级材料层10'可以包括例如源极层级牺牲层104，例如，如图1C所示。包括介电材料的绝缘层(132,232)和牺牲材料层(142,242)的至少一个交替堆叠可以如上所述形成在源极层级材料层10上方。可例如采用图3、图6A和图6B的处理步骤，通过在楼梯区200中图案化每个交替堆叠来在每个交替堆叠上形成阶梯式表面。介电材料部分(诸如第一后向阶梯式介电材料部分165和第二后向阶梯式介电材料部分265)可以形成为与相应的交替堆叠相邻并且在衬底8上。存储器堆叠结构55可如在第一实施方案中那样通过每个交替堆叠形成。

背侧沟槽79和壕沟沟槽379可以通过包括介电材料(诸如氮化硅)的绝缘层(132,232)和牺牲材料层(142,242)的交替堆叠{(132,142)，(232,242)}形成。例如，可以在第二绝缘帽盖层270上方施加光致抗蚀剂层(未示出)，并且可以将其用背侧沟槽79和壕沟沟槽379的图案进行光刻图案化，并且光致抗蚀剂层中的图案可以转移通过交替堆叠{(132,142)，(232,242)}、任选的源极选择层级导电层118、源极层级绝缘层117、较高源极层级半导体层116和较高牺牲衬垫105，使得源极层级牺牲层104物理地暴露在每个背侧沟槽79的底部处。源极层级牺牲层104的顶表面可物理地暴露在每个壕沟沟槽379的底部处。

每个壕沟沟槽379具有连续外周边和连续内周边。每个壕沟沟槽379的连续外周边可以具有第一矩形形状或第一圆角矩形形状。每个壕沟沟槽379的连续内周边可以具有完全定位在第一矩形形状或第一圆角矩形形状内的第二矩形形状或第二圆角矩形形状。绝缘层(132,232)的由每个壕沟沟槽围绕的部分构成绝缘板(132',232')。绝缘板(132',232')包括由第一绝缘层132的剩余部分形成的第一绝缘板132'和由第二绝缘层232的剩余部分形成的第二绝缘板232'。牺牲材料层(142,242)的由每个壕沟沟槽379围绕的部分构成介电间隔物板(142’,242’)。介电间隔物板(142’,242’)包括由第一牺牲材料层142的剩余部分形成的第一介电间隔物板142'和由第二牺牲材料层242的剩余部分形成的第二介电间隔物板242'。绝缘板(132’,232’)和介电间隔物板(142’,242’)的竖直交替序列由每个壕沟沟槽379围绕提供。

壕沟沟槽379可以形成在存储器阵列区100中，如图23A和图23E的第一构型所示，和/或可形成在楼梯区200中，如图23B和图23F的第二构型所示。在如图23A和图23E所示壕沟沟槽379形成在存储器阵列区100中的情况下，壕沟沟槽379形成通过交替堆叠{(132,142)，(232,242)}内的每个层。绝缘板(132',232')和介电间隔物板(142’,242’)的竖直交替序列内的绝缘板(132',232')的总数可与交替堆叠{(132,142)，(232,242)}内的绝缘层(132,232)的总数相同，并且绝缘板(132',232')和介电间隔物板(142’,242’)的竖直交替序列内的介电间隔物板(142’,242’)的总数可与交替堆叠{(132,142)，(232,242)}内的牺牲材料层(142,222)的总数相同。

在如图23B和图23F所示壕沟沟槽379形成在楼梯区200中的情况下，壕沟沟槽379可形成通过介电材料部分的一部分，诸如第二后向阶梯式介电材料部分265和/或第一后向阶梯式介电材料部分165。在一个实施方案中，交替堆叠{(132,242)，(232,242)}内的牺牲材料层(142,242)中最顶部的一个牺牲材料层(诸如最顶部的第二牺牲材料层242)与壕沟沟槽379横向间隔开并且不物理地暴露于该壕沟沟槽。介电材料部分包括与交替堆叠{(132,242)，(232,242)}上的阶梯式表面接触的阶梯式底表面。壕沟沟槽379可在竖直交替序列{(132',142',232',242')}上方横向地包封介电材料部分的图案化子部分。

在一个实施方案中，背侧沟槽79可以沿着第一水平方向(例如，字线方向)hd1横向延伸，并且背侧沟槽79可以沿着垂直于第一水平方向hd1的第二水平方向(例如，位线方向)hd2横向间隔开。在一个实施方案中，壕沟沟槽379可以包括沿着第一水平方向hd1延伸的一对纵向外侧壁、沿着第一水平方向hd1延伸的一对纵向内侧壁、沿着第二水平方向hd2延伸的一对横向外侧壁以及沿着第二水平方向hd2延伸的一对横向内侧壁。

参考图24A至图24C，可以通过在背侧沟槽79中、在壕沟沟槽379中以及在第一接触层级介电层280上方进行保形沉积来形成介电衬垫274。介电衬垫274可以包括与牺牲材料层(142,242)的介电材料不同的介电材料。例如，介电衬垫274可以包含氧化硅或介电金属氧化物(诸如氧化铝)。介电衬垫274的厚度可以在4nm至40nm的范围内，但是也可以使用更小和更大的厚度。在每个背侧沟槽79内存在未填充的体积，其在本文中被称为背侧腔体79’。在每个壕沟沟槽379内存在未填充的体积，其在本文中被称为壕沟腔体379’。

参考图25A至图25C，可以在第一示例性结构上方施加光致抗蚀剂层607，并且可以对其进行光刻图案化以覆盖壕沟沟槽379和离散通孔开口279(如果存在)而不覆盖背侧沟槽79。在光致抗蚀剂层607内未填充的背侧腔体79'可以存在于每个背侧沟槽79内。

参考图26A至图26C，可以执行各向同性蚀刻工艺以移除介电衬垫274的未被光致抗蚀剂层607掩蔽的部分。介电衬垫274可以被分成定位在相应的相邻对的背侧沟槽79之间并且覆盖相应的相邻对的背侧沟槽79之间的壕沟沟槽379的子集的多个介电衬垫274。源极层级牺牲层104的顶表面可物理地暴露在每个背侧沟槽79的底部处。另外，绝缘层(132,232)和牺牲材料层(142,242)的侧壁可以在每个背侧沟槽79周围物理暴露。

参考图27A至图27C，可例如通过灰化移除光致抗蚀剂层607。每个壕沟沟槽379的侧壁可以覆盖有相应的介电衬垫274，并且每个背侧沟槽79的侧壁可以被物理地暴露。

随后，可以随后形成图15B至图15E和图16的处理步骤，以用源极接触层114替换源极层级牺牲层104以及上牺牲衬垫和下牺牲衬垫(105,103)，并且形成介电半导体氧化物板。例如，可以通过施加各向同性蚀刻剂来移除源极层级牺牲层104，该各向同性蚀刻剂通过背侧沟槽79对交替堆叠{(132,142}，(232,242)}的材料选择性地蚀刻源极层级牺牲层104的材料，如图15B所示。在从中移除源极层级牺牲层104的体积中形成源极腔体109。通过移除源极腔体109周围的存储器膜50的部分来物理地暴露竖直半导体沟道60的侧壁，如图15C所示。源极接触层114直接形成在竖直半导体沟道10的物理暴露侧壁上的源极腔体109中，如图15D所示。源极层级材料层10可以通过用源极接触层114替换源极层级牺牲层104来形成，如图15D所示。随后可以形成图15E和图16的处理步骤。

参考图28A至图28C，可以执行图17A至图17E的处理步骤。通过在壕沟沟槽379被介电衬垫274覆盖的同时将各向同性蚀刻剂引入背侧沟槽79中，可以对绝缘层(132,232)选择性地各向同性蚀刻牺牲材料层(142,242)的与背侧沟槽79相邻的部分。在从中移除牺牲材料层(142,242)的部分的体积中形成背侧凹陷部(143,243)。背侧凹陷(143,243)可以横向延伸到相应介电衬垫274的外侧壁，该外侧壁接触绝缘层(132,232)的定位在相应壕沟沟槽379外部的图案化部分。

参考图29A至图29C，可以执行图18的处理步骤以在背侧凹陷部(143,243)中形成导电层(146,246)。第一导电层146形成在第一背侧凹陷部143中，并且第二导电层246形成在第二背侧凹陷部243中。可用导电层(146,246)替换牺牲材料层(142,242)在每个壕沟沟槽379外部的部分，而不替换绝缘板(132',232')和介电间隔物板(142’,242’)的竖直交替序列。

参考图30A至图30C，可以执行图19A至图19G的处理步骤，以在背侧腔体79’和沟槽腔体379’中沉积介电填充材料。例如，介电填充材料可包括氧化硅。可通过平面化工艺移除覆盖在第一接触层级介电层280上面的介电填充材料的多余部分，该平面化工艺可包括化学机械平面化(CMP)和/或凹陷蚀刻。填充壕沟腔体379'的介电填充材料的每个剩余部分构成第一介电填充材料部分376，其竖直延伸穿过绝缘层(132,232)和导电层(146,246)的交替堆叠{(132,146)，232,246)}内的至少两个层。填充壕沟沟槽379的每个邻接组的第一介电填充材料部分376和介电衬垫274构成介电壕沟沟槽填充结构(274,376)。填充背侧沟槽79的介电填充材料的每个剩余部分构成第二介电填充材料部分，其在本文中被称为介电背侧沟槽填充结构76。每个介电背侧沟槽填充结构76沿着第一水平方向hd1横向延伸，并且竖直延伸穿过绝缘层(132,232)和导电层(146,246)的相邻对的交替堆叠{(132,146)，(232,246)}内的每个层。第一介电填充材料部分376和第二介电填充材料部分(即，介电背侧沟槽填充结构76)可以采用相同的介电材料沉积工艺和相同的平面化工艺同时形成在壕沟沟槽379和背侧沟槽79中。

参考图31A至图31C，通孔腔体(587A,587B,487)可以同时形成通过存储器阵列区100中和/或楼梯区200中的绝缘板(132’,232’)和介电间隔物板(142’,242’)的每个竖直交替序列，并且通过定位在包括绝缘层(132,232)和导电层(146,246)的交替堆叠的最底部层的底表面的水平平面与包括交替堆叠{(132,146)，(232,246)}的最顶部层的顶表面的水平平面之间的外围区400中的每个介电材料部分。例如，可以在第一接触层级介电层280上方施加光致抗蚀剂层(未示出)，并且可以对其进行光刻图案化以在竖直交替序列{(132'，142')，(232'，242')}的区域内以及在外围区400的不存在交替堆叠{(132,146)，(232,246)}的区域内形成开口。可以执行各向异性蚀刻以将光致抗蚀剂层中的开口的图案转移通过交替序列{(132',142')，(232',242')}并且通过外围区400中的介电材料部分以形成通孔腔体(587A,587B,487)。随后可以例如通过灰化移除光致抗蚀剂层。

通孔腔体(587A,587B,487)可包括器件区互连通孔腔体587A，其竖直延伸穿过绝缘板(132',232')和介电间隔物板(142’,242’)的相应竖直交替序列，穿过定位在源极层级材料层10中的开口内的较低层级介电材料层760的上部部分，并且向下到达较低层级金属互连结构780(诸如着落垫层级金属线结构788)的顶表面。另选地或除此之外，通孔腔体(587A,587B,487)可以包括源极接触通孔腔体587B，其竖直延伸穿过绝缘板(132',232')和介电间隔物板(142’,242’)的相应竖直交替序列并进入源极层级材料层10中。源极层级材料层10的表面(诸如源极接触层114的表面)可物理地暴露在每个源极接触通孔腔体587B的底部处。通孔腔体(587A,587B,487)可以包括形成在外围区400中的外围区互连通孔腔体487。器件区域互连通孔腔体587A和源极接触通孔腔体587B在本文中被称为第一直通存储器层级通孔腔体(587A,587B)。如本文所用，“直通存储器层级通孔腔体”是指延伸穿过存储器层级的层即穿过定位在包含存储器单元的层级处的层的通孔腔体，该存储器单元包括电荷存储层54内的电荷存储元件。

外围区互连通孔腔体487竖直延伸穿过第一接触层级介电层280、第二绝缘帽盖层270、第二后向阶梯式介电材料部分265、第一后向阶梯式介电材料部分165和较低层级介电材料层760的上部部分。每个外围区互连通孔腔体487可以竖直向下延伸到较低层级金属互连结构780(诸如着落垫层级金属线结构788)的顶表面。外围区互连通孔腔体487在本文中被称为第二直通存储器层级通孔腔体。

参考图32A至图32F，至少一种导电材料可以沉积在第一直通存储器层级通孔腔体(587A,587B)和第二直通存储器层级通孔腔体(即，外围区互连通孔腔体487)中。可以从包括第一接触层级介电层280的顶表面的水平平面上方移除该至少一种导电材料的多余部分。该至少一种导电材料可以包括例如金属氮化物衬垫材料(诸如TiN、TaN或WN)和至少一种导电填充材料(诸如W、Cu、Co、Ru、Mo、重掺杂半导体材料、或它们的合金或组合)。

沉积在第一直通存储器层级通孔腔体(587A,587B)中的至少一种导电材料的每个部分构成第一直通存储器层级互连通孔结构(588A,588B)。第一直通存储器层级互连通孔结构(588A,588B)包括形成在器件区互连通孔腔体587A中的器件区直通存储器层级互连通孔结构588A和形成在源极接触通孔腔体587B中的源极接触直通存储器层级互连通孔结构588B。沉积在第二直通存储器层级通孔腔体487中的至少一种导电材料的每个部分构成第二直通存储器层级互连通孔结构，其也被称为外围直通存储器层级互连通孔结构488。因此，可以采用相同的导电材料沉积工艺和相同的平面化工艺同时形成延伸穿过相应壕沟沟槽379内部的竖直交替序列{(132',142')，(232',242')}的第一直通存储器层级互连通孔结构(588A,588B)和延伸穿过介电材料部分(诸如第二后向阶梯式介电材料部分和第一后向阶梯式介电材料部分(265,165))的第二直通存储器层级互连通孔结构(即，外围直通存储器层级互连通孔结构488)。

在一个实施方案中，第一直通存储器层级互连通孔结构(588A,588B)(诸如器件区直通存储器层级互连通孔结构588A)和第二直通存储器层级互连通孔结构(即，外围直通存储器层级互连通孔结构488)的子集可以形成在较低层级金属互连结构788中的相应一者上。

随后，嵌入在较高层级介电材料层内的较高层级金属互连结构可以例如通过执行图22的处理步骤形成在第一直通存储器层级互连通孔结构(588A,588B)和第二直通存储器层级互连通孔结构(即，外围直通存储器层级互连通孔结构488)上方。第一直通存储器层级互连通孔结构(588A,588B)和第二直通存储器层级互连通孔结构(即，外围直通存储器层级互连通孔结构488)中的每一者可以电连接到较高层级金属互连结构中的相应一者。

同时形成第一直通存储器层级互连通孔结构(588A,588B)和第二直通存储器层级互连通孔结构(即，外围直通存储器层级互连通孔结构488)通过减少处理步骤的总数来降低用于形成本公开的实施方案的三维存储器器件的处理成本。在任何直通存储器层级互连通孔结构(588A,588B,488)周围形成绝缘衬垫不是必需的，因为外围区400中的介电材料部分以及存储器阵列区100中的绝缘板(132’,232’)和介电间隔物板(142’,242’)的竖直交替序列由介电材料组成。因此，本公开的实施方案的处理序列可以为采用各种直通存储器层级互连通孔结构的三维存储器器件提供低成本的制造解决方案。

尽管前面提及特定实施方案，但是应该理解本公开不限于此。本领域的普通技术人员将会想到，可对所公开的实施方案进行各种修改，并且此类修改旨在落在本公开的范围内。在不是彼此的另选方案的所有实施方案中假定相容性。除非另外明确说明，否则词语“包含”或“包括”设想其中词语“基本上由…组成”或词语“由…组成”替换词语“包含”或“包括”的所有实施方案。在本公开中示出使用特定结构和/或构型的实施方案，应当理解，本公开可以以功能上等同的任何其他兼容结构和/或构型来实践，前提条件是此类取代不被明确地禁止或以其他方式被本领域的普通技术人员认为是不可能的。本文引用的所有出版物、专利申请和专利均以引用方式全文并入本文。