用于同步模数转换器或数模转换器的方法以及对应的系统

本发明涉及用于同步模数转换器或数模转换器的方法。本发明还涉及用于同步模数转换器或数模转换器的系统。

使用多个模数转换器或多个数模转换器的一些应用需要使这些转换器彼此同步的能力。同步被理解为是指待转换数据或已转换数据的确定性对准。

这尤其会影响I/Q调制应用，该I/Q调制应用与处理相位(I)中的信号的转换器和处理相位正交(Q)中的信号的转换器一起工作。为了使调制有效，必须使信号正交，而这有使调制器性能降级的危险。

其它应用需要使用几十个同步转换器。例如专用于波束成形的天线阵列的情况尤其如此。波束成形包括多个信道，各个信道皆配备有数模转换器。此外，即使在高工作频率下，也需要不同的转换器具有受控和确定性的对准。

在模数转换器的情况下，由转换产生的数字字(digital word)必须对准成彼此对应，以用于随后的数字处理。在数模转换器的情况下，输入端的数字信号也必须对准并由转换器同一瞬间处理。

在模数转换器的情况下，可以在控制单元(通常是FPGA或ASIC)中重新对准数据。另一方面，在数模转换器的情况下，在输出端处重新对准信号的唯一方式是使用模拟延迟；这种类型的组件极其耗能且难以调节。转换器的同步问题主要是数模转换器特有的，但本发明同样适用于模数转换器的同步。

目前，有多种解决方案可用于使多个转换器彼此同步。

对于LVDS的接口(“低压差分信号传输”或“低压差分传输”：转换器与FPGA/ASIC之间的连接接口)，一种解决方案包括调节所有电路径的长度，以便保证所有转换器在同一时钟周期内的同步。信号在电子电路板的铜轨迹上的传播时间约为几ps/mm，因此必须调节所有电路径的长度，以便保证所有转换器在同一时钟周期内的同步。关于某些应用，特别是超过大约100兆赫兹的应用，很难甚至不可能作用在分开组件的物理距离上。因此，该解决方案实现起来很复杂，并且意味着对轨迹长度的显著约束和/或影响采样时钟，这降级了转换器的性能。

对于在没有任何相互相位关系的情况下发送数据的串行接口，在帧中定义字，检测该字，并且帧彼此对准。为了对准这些帧，需要相当大大小(约为1千字节)的存储器，并且不能获得预期的精度。包括在时钟信号的路径上添加组件的解决方案很可能导致时钟信号波动(抖动现象)，这降级了时钟的性能。

特别地，存在使用转换器的采样频率的细分和主/从格式来实现这些同步的解决方案。JESD204B串行接口的情况尤其如此，尤其在文献“JESD204B Survival Guide”(可在链接https://www.analog.com/media/en/technical-documentation/technical-articles/JESD204B-Survival-Guide.pdf中的第21和22页获得)中所描述的，其确保FPGA与模拟/数字转换器以及与数字/模拟转换器的互操作性。该解决方案基于向转换器发送对转换器和对控制单元的时钟的非常低的分频。该接口需要被添加在时钟信号的路径上的有源组件(上述文献中的“Fanout Buffer”和“AD2525”时钟发生器)。在同步学习阶段期间，已经发现由于存在有源组件，温度耐受强度不好。因此，温度变化致使系统更加难以调节，特别是当需要精细调节时。

根据文献EP 3375092 A1，还已知的实践是逐步同步数据转换器。为此，以至少一个串行链来配置转换器。同步信号到所有转换器的同相分配被同步信号从一个转换器到另一转换器的传输所取代，以逐步到达链中的所有转换器。在该学习步骤期间，由此为各个转换器确定信号从一点到另一点的传播延迟(由传播路径的物理特性所设定)。

根据文献EP 3375092 A1，在学习阶段期间，用户必须例如通过示波器来观察连续转换器的输出端处的同步信号，其对应于一个转换器的输出端与下一转换器的输入端之间的传播延迟。因此，该确定由用户“手动”进行：它不是由控制单元所管理的过程来进行的。尽管学习阶段仅发生一次，但是必须利用用户进行的测量来手动管理它的事实代表了时间的浪费。

因此，本发明旨在提供一种用于同步模数转换器或数模转换器的方法，以及一种可以自动执行而无需用户干预的方法。

因此，本发明的一个目的是，提供一种用于同步多个模数转换器或数模转换器的方法，转换器全部连接至控制单元，并且连接至具有预定时钟周期的时钟，转换器还被逐步链接，以便形成转换器链，各个转换器皆生成内部同步信号，该内部同步信号被配置成，供应关于由转换器发送数据的时间基准，对于各个转换器，所述方法包括以下步骤：

a)接收由控制单元针对所述链中的第一转换器发送的、或者由前一转换器针对所述链中的其它转换器发送的同步信号，并且将该同步信号以所谓的输出内部信号的形式发送至下一转换器，或者针对所述链中的最后一个转换器发送至控制单元；

b)由下一转换器接收该输出内部信号，并且以所谓的校验内部信号的形式，向所述链中的最后一个转换器除外的转换器重传该输出内部信号；

c)所述链中的最后一个转换器除外的转换器接收校验内部信号，；

d)通过在同一活动时钟边沿上，对输出内部信号的发送与校验内部信号的接收之间的时钟周期进行计数，来确定转换器与所述链中的最后一个转换器除外的下一转换器之间的等待时间；

e)计算要被应用于各个转换器的内部同步信号的内部偏移，该内部偏移是根据所确定的等待时间的至少一部分来确定的。

有利地，第k(k＝1,…,N-1)级(rank)转换器的内部偏移Δ

Δ

其中，lat

并且其中，Δ

有利地，各个转换器皆检测校验内部信号的亚稳定性(metastability)，该亚稳定性对应于校验内部信号与活动时钟边沿的同时性，并且向控制单元发送指示校验内部信号是否具有亚稳定性的信号，然后，在校验内部信号具有亚稳定性的情况下，控制单元向所述链中的第一转换器发送新的同步信号。

有利地，通过同步串行数据总线，向控制单元发送指示校验内部信号是否具有亚稳定性的信号。

有利地，各个转换器皆向控制单元发送所确定的内部偏移。

有利地，所确定的内部偏移被发送至控制单元。

有利地，由控制单元发送的同步信号是持续时间至少等于一个时钟周期的脉冲。

本发明还涉及一种用于同步转换由控制单元分别向多个模数转换器或数模转换器发送的多个信号的方法，其特征在于，所述转换方法首先实现上述同步方法。

本发明还涉及用于同步多个模数转换器或数模转换器的系统，转换器全部连接至控制单元，并且连接至具有预定时钟周期的时钟，所述转换器还被逐步链接，以便形成转换器链，各个转换器皆被配置成，生成内部同步信号，以便供应关于由转换器发送数据的时间基准，各个转换器皆包括：

-第一模块，该第一模块被配置成，接收由控制单元针对所述链中的第一转换器发送的、或者由前一转换器针对所述链中的其它转换器发送的同步信号，并且将该同步信号以所谓的输出内部信号的形式发送至下一转换器，或者针对所述链中的最后一个转换器发送至控制单元；

-第二模块，该第二模块被配置成，同步地接收由所述链中的最后一个转换器除外的下一转换器，以所谓的校验内部信号的形式重传的输出信号；

-第三模块，该第三模块被配置成，通过在同一活动时钟边沿上，对输出内部信号的发送与校验内部信号的接收之间的时钟周期进行计数，来确定转换器与下一转换器之间的等待时间；

控制单元还被配置成，计算要被应用于各个转换器的内部同步信号的内部偏移，该内部偏移是根据所确定的等待时间的至少一部分来确定的。

有利地，控制单元被配置成，根据从k＝N-1开始的以下关系来计算第k(k＝1,…,N-1)级转换器的内部偏移Δ

Δ

其中，lat

并且其中，Δ

通过阅读参照附图给出的描述，本发明的其它特征、细节以及优点将显现出来，附图是作为示例给出的并且分别表示如下：

图1表示根据本发明的同步方法的流程图；

图2表示用于实现根据本发明的同步方法的转换器链；

图3表示用于实现根据本发明的同步方法的四个转换器的链的示例；

图4表示在图3的示例中使用的不同信号的时序图。

图5表示用于实现根据本发明的同步方法的各个转换器的详细视图。

图1表示根据本发明的同步方法的流程图，图2表示在本发明的上下文中使用的转换器链和不同信号。因此将同时描述这两个图。

在图2中，利用以下约定来表示N个转换器(N是大于或等于2的整数)：转换器CONV_k对应于逐步链接的第k级转换器，其中，k＝1，…，N。第k级转换器CONV_k接收由控制单元UC发送的待转换信号data_k。因此，将N个待转换信号由控制单元UC发送给链中的不同转换器。

而且，各个第k级转换器CONV_k皆配备有用于接收同步信号sync_in_k的端子，该同步信号是由控制单元针对链中的第一转换器CONV_1来发送的，或者是由前一转换器CONV_k-1针对链中的其它转换器来发送的。

转换器的逐步链接的原理如下：各个第k级转换器CONV_k接收同步信号sync_in_k，并且将该同步信号以所谓的输出内部信号sync_out_k的形式发送至下一转换器CONV_k+1(第k+1级转换器)(图1示意性地例示的方法的步骤a))。在时钟信号CLK的活动边沿上同步地执行输出内部信号的传输。

该链中的最后一个转换器CONV_N就其部分而言，将该输出内部信号sync_out_N发送至控制单元UC，该输出内部信号通知控制单元UC：该同步信号已经经由该链中的所有转换器进行了转换。

在文献EP 3375092 A1中，特别是在所引用文献的图1中描述了逐步转换器链的原理；因此，在本申请中没有更详细地描述转换器链的完整操作。

转换器的逐步链接允许转换器以学习同步配置参数的步骤为代价而被良好地同步。同步信号在链中的所有传播延迟都是确定性的，转换器输出端处的同步信号都在活动时钟边沿CLK上同步。

此外，一旦下一个第k+1级转换器CONV_k+1已经接收到输出内部信号(由下一个第k级转换器CONV_k发送的sync_out_k)，它就作为回报，采用所谓的校验内部信号sync_in_check_k的形式，向第k级转换器CONV_k重传该输出内部信号sync_out_k。

因此，各个转换器皆将校验内部信号sync_in_check_k重传给其所接收到的同步信号sync_in_k+1的前身(根据本发明的方法的步骤b))。在时钟信号CLK的活动边沿上同步地执行校验内部信号的传输。因此，校验内部信号sync_in_check_k所采取的路径必须与同步信号sync_in_k+1的路径相同(相同的物理长度，但不一定是相同的轨迹)。

校验内部信号的传输和输出内部信号的传输发生在同一种类的时钟边沿(上升或下降)上。

在该方法的步骤c)中，第k级转换器CONV_k接收在步骤b)中已经由下一个第k+1级转换器CONV_k+1重传的校验内部信号sync_in_check_k。

然后，各个转换器测量(步骤d))该转换器与下一转换器之间的等待时间lat

各个转换器(所述链中的最后一个转换器除外)向控制单元UC发送经适当确定的等待时间。

最后，控制单元计算在同步阶段期间要由各个转换器应用至内部同步信号(Internal_Sync)的内部偏移Δ

对于位于所述链的末端处的转换器CONV_N，不测量等待时间，这是因为该转换器用作向内部同步信号应用内部偏移的参考。

因此，尽管不同转换器的时钟分频器最初处于不同状态，但是这些转换器在同步阶段期间同步。然后，依靠在内部同步信号上对准的串行链路协议来自动对准待转换数据。

可以自动地执行各个转换器与所述链中的下一转换器之间的等待时间的测量。同样地，根据所确定的等待时间而确定的内部偏移不需要用户的干预。

因此，可以自动执行用于同步转换器的该过程。

对于各个第k级转换器CONV_k，若需要的话，针对同步信号sync_in_k的第一亚稳定性检测级允许修改采样时钟的边沿(上升或下降)。在文献EP 3375092 A1(引用文献中的电路LS3)中描述了这种检测级。

此外，各个第k级转换器CONV_k皆包括针对校验内部信号sync_in_check_k的第二亚稳定性检测级。如果第k级转换器CONV_k检测到校验内部信号sync_in_check_k的亚稳定性，则它向控制单元UC发送指示该校验内部信号sync_in_check_k的亚稳定性的信号flag_k。

有利地，向控制单元UC发送指示校验内部信号sync_in_check_k是否具有亚稳定性的信号flag_k。同步串行数据总线SPI例如可以被用于传输由各个转换器计算的等待时间。

同步信号sync_in_k或校验内部信号sync_in_check_k的亚稳定性被理解为是指与被预定用于检测的时钟边沿CLK(上升或下降)相关的信号边沿的相似性。

只要在同步信号sync_in_k的输入或校验内部信号sync_in_check_k的输入之一上存在亚稳定性，系统就是不确定的，并且不可能正确地同步不同的转换器，因此具有用于知道它并执行调节的指示符的益处。

该指示符有利地是位于控制单元UC的寄存器中的标志位。标志位可以取一个预定值来指示没有亚稳定性(例如，该位＝0)，而取另一值来指示已经检测到亚稳定性(例如，该位＝1)。

在已经检测到校验内部信号sync_in_check_k的或同步信号sync_in_k具有亚稳定性的情况下，控制单元UC将新的同步信号sync_in_1发送至所述链中的第一转换器CONV_1。只要在所述链中的转换器之一中检测到亚稳定性，该过程就继续回环(loop back)。

由于传播延迟是确定性的，因此，每当转换器加电时将设定这些调节。

根据特别有利的实施方式，第k(k＝1,…,N-1)级转换器的内部偏移Δ

Δ

其中，lat

并且其中，Δ

图4的时序图例示了内部偏移的计算示例，其应当结合图4的四个转换器(CONV_1、CONV_2、CONV_3以及CONV_4)的布置来阅读。

按照惯例，在图4中，在时钟CLK的上升沿检测所有同步事件。作为变体，可以在时钟CLK的下降沿检测同步事件。

由控制单元UC发送的同步信号sync_in_1是异步的：第1级转换器CONV_1对同步信号sync_in_1的接收发生在时钟边沿之外。如果同步信号sync_in_1伴随着时钟边沿被接收，则第一转换器CONV_1将向控制单元UC发送亚稳定性信息，以便重传同步信号sync_in_1。

第1级转换器CONV_1在同步信号sync_in_1的异步接收之后的活动边沿上，以输出内部信号sync_out_1的形式，重传同步信号sync_in_1(时刻t2)。在时刻t2，第2级转换器CONV_2接收由第1级转换器CONV_1发送的同步信号sync_in_2。在时刻t4，第2级转换器CONV_2将由第1级转换器CONV_1接收的校验内部信号sync_in_check_1返回至第1级转换器CONV_1。

第1级转换器CONV_1对时刻t2与t4之间的两个时钟周期进行计数。因此，第1级转换器与第2级转换器之间的等待时间lat

同样地，确定第2级转换器与第3级转换器之间的等待时间lat

由此，第4级转换器的内部偏移Δ

然后，在同步阶段期间，将向各个对应转换器应用的经适当确定的内部偏移(Δ

图5示出了在同步阶段期间由各个转换器生成的各个内部同步信号(internal_sync_1、…、4)的时序图。虚线脉冲表示没有内部偏移的内部同步信号。通过实现根据本发明的方法，内部同步信号(internal_sync_1、…、4)对于所有转换器彼此良好地对准。

图5表示根据本发明的同步系统的转换器。各个转换器皆包括：第一模块MOD1、第二模块MOD2以及第三模块MOD3。

这三个模块连接至时钟CLK。

第一模块MOD1接收同步信号sync_in_k，该同步信号sync_in_k由控制单元UC针对所述链中的第一转换器CONV_1发送，或者由前一转换器(CONV_k-1)针对所述链中的其它转换器发送。它还将该输出内部信号sync_out_k发送至下一转换器，或者针对所述链CONV_N中的最后一个转换器而发送至控制单元UC。

第二模块MOD2接收校验内部信号sync_in_check_k。

第三模块M3确定转换器CONV_k与下一转换器CONV_k+1之间的等待时间lat

所述模块(M1、M2、M3)中的各个模块皆可以包括顺序和组合逻辑电路，以便执行上述功能。