一种通信基带处理器

技术领域

本发明涉及通信领域，具体来说涉及通信处理器领域，更具体地说，涉及一种通信基带处理器。

背景技术

传统的通信处理器架构，包括数字信号处理(Digital Signal Processing，简称DSP)核和多个协处理器，数字信号处理核是专用于数字信号处理的可编程芯片，协处理器是为协助中央处理器或DSP核完成其无法执行或执行效率、效果低下的处理工作而开发和应用的处理器，但仅DSP核和协处理器之间通过总线连接，协处理器之间没有直接连接的通道，例如：

TI TMS320C6670 DSP架构，包含4颗C66x CorePac和若干协处理器，协处理器与DSP核之间通过TeraNet总线连接，各个协处理器之间比较孤立，没有数据互连通道。

飞思卡尔的MSC8157主要用于基站中，包含DSP核和协处理器，支持的标准有LTE(含FDD(Frequency Division Duplexing)、TDD(Time Division Duplexing))，HSPA+(High-Speed Packet Access)，LTE-Advanced、WiMAX(World Interoperability forMicrowave Access)，工作频率为：1GHz，其协处理器与DSP核之间通过通用总线连接，协处理器内部分为孤立的若干加速器，各加速器分别挂接在内部总线上。

CEVA XC4500 DSP架构与上面的技术类似，采用“DSP核+多个协处理器”架构，DSP核与各协处理器之间采用总线连接，多个协处理器分立挂接在总线上。

从以上分析可以看出，传统的通信处理器架构有三个特点，一是都具备DSP核和协处理器；二是DSP核和协处理器之间采用公共总线进行互连；三是协处理器之间比较孤立，没有直接互连的数据通路。

随着通信技术发展，5G通信的数据传输速率达到Gbps量级，理想情况下端到端时延1ms，典型端到端时延为5～10ms。同时，调度粒度也由时隙级演进到了符号级，这对通信处理器架构设计提出了挑战。5G通信具有高通量要求，若采用传统通信架构，DSP核与协处理器之间的总线带宽将达到200Gbps以上，这对总线位宽和频率形成很大压力，也会带来布局布线拥堵问题；此外，频繁数据翻转会产生巨大功耗，数据传输延迟也会成为瓶颈；

5G通信引入新型帧结构、抢占、微时隙(Mini-Slot)、多调度请求(SchedulingRequest，SR)并发等新技术，来应对通信低时延要求。调度粒度小到两个OFDM符号，使得DSP核与协处理器之间互动比较频繁，这对控制调度的实时响应又提出了要求。传统的通信处理器架构中，数据和控制共用一套总线，控制调度实时性存在风险，无法满足5G灵活、低时延要求。

发明内容

因此，本发明的目的在于克服上述现有技术的缺陷，提供一种通信基带处理器。

本发明的目的是通过以下技术方案实现的：

本发明提供一种通信基带处理器，用于5G通信场景、吞吐量和/或时延要求等于或高于5G通信的通信场景，通信基带处理器包括：主处理器和由主处理器通过私有控制总线分别连接和控制的多个协处理器，其中，主处理器，用于执行操作以实现指定的处理功能，所述处理功能包括数字信号处理；多个协处理器，用于协助主处理器完成至少部分数字信号处理，其中包括基带数字信号处理，需要数据交互的至少部分协处理器间采用私有数据总线互连。

可选的，主处理器为CPU、MCU或者DSP核，主处理器与多个协处理器间分别采用私有数据总线互连。

可选的，至少部分协处理器间设置有存储器，以在其中一方暂时不能接收另一方的数据时通过该存储器暂存数据。

可选的，主处理器被配置为可直接访问协处理器间设置的存储器以进行调试、写入基带数字信号处理所需的数据或者查询处理结果。

可选的，通信基带处理器还包括协处理器控制器以及为每个协处理器分别设置的控制信息存储器，主处理器被配置为经由双层控制架构对协处理器进行控制，其中，主处理器能通过直接配置协处理器的方式控制协处理器执行基带数字信号处理，或者主处理器能将控制配置信息预先写入控制信息存储器并由协处理器控制器读取控制信息存储器的内容完成对协处理器的寄存器配置以协助执行对应的基带数字信号处理。

可选的，为每个协处理器设置两个控制信息存储器，主处理器被配置为：在两个控制信息存储器中交替写入需要由该协处理器协助处理的不同处理任务对应的控制配置信息。

可选的，协处理器被配置为支持多种启动方式，其中包括：自主启动、软件启动和定时启动或者其组合。其中，自主启动是指协处理器控制器读取控制信息存储器的内容完成对协处理器的寄存器配置后协处理器在自主启动模式下收到需处理的数据流后协处理器自动开始数据处理的启动方式。软件启动是指主处理器直接配置协处理器的寄存器中的启动寄存器以启动协处理器开始工作的启动方式。定时启动是指主处理器或者协处理器控制器配置协处理器内部的时间戳寄存器并由预设的定时器开始计时以在时间到达时间戳寄存器中设置的数值时启动协处理器开始工作的启动方式。

可选的，主处理器执行的数字信号处理包括小点数FFT运算、参数计算、矩阵规模小于预定规模的矩阵乘、码块大小小于预定大小的码块迭代译码和分支跳转计算或者其组合。

可选的，协处理器执行的数字信号处理包括大点数FFT运算、矩阵规模大于等于预定规模的矩阵乘和码块大小大于等于预定大小的大码块迭代译码或者其组合。

可选的，协处理器间的私有数据总线基于Valid&Ready握手机制实现数据传输。

与现有技术相比，本发明的优点在于：

本发明的通信基带处理器将主处理器通过私有控制总线连接并分别控制多个协处理器，以让控制信息更快传递至相应的协处理器，并减少对数据传输的影响，减少数据传输的抖动，保障处理时延要求；其中，多个协处理器，用于协助主处理器完成数字信号处理中的至少部分基带数字信号处理，需要数据交互的至少部分协处理器间采用私有数据总线直接互连，由此，采用私有数据总线互连的协处理器可直接通过私有数据总线传输数据，减少对主处理器和协处理器之间的数据传输的影响，提升整体的数据吞吐量能力和处理效率，使其更好地达到5G通信场景的吞吐量、时延要求。

附图说明

以下参照附图对本发明实施例作进一步说明，其中：

图1为根据本发明实施例的通信基带处理器的架构示意图；

图2为根据本发明实施例的主处理器与协处理器之间示意性的私有数据总线的读时序示意图；

图3为根据本发明实施例的主处理器与协处理器之间示意性的私有数据总线的写时序示意图；

图4为根据本发明实施例的协处理器间示意性的私有数据总线的读时序示意图；

图5为根据本发明实施例的协处理器间示意性的私有数据总线的写时序示意图；

图6为根据本发明实施例的协处理器间设有存储数据的存储器的情况下的通信基带处理器的架构示意图；

图7为根据本发明实施例的主处理器与协处理间设有控制信息存储器以及协处理器间设有储存器的情况下的通信基带处理器的架构示意图；

图8为根据本发明实施例的每个协处理器对应两个控制信息储存器的情况下的通信基带处理器的架构示意图；

图9为根据本发明实施例的通信基带处理器采用双层控制架构下一种示意性的双层控制状态机的示意图。

具体实施方式

为了使本发明的目的，技术方案及优点更加清楚明白，以下结合附图通过具体实施例对本发明进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。

如在背景技术部分提到的，传统的通信处理器架构中，数据和控制共用一套总线，控制调度实时性存在风险，无法满足5G灵活、低时延要求。对此，本发明的通信基带处理器将主处理器通过私有控制总线连接并分别控制多个协处理器，以让控制信息更快传递至相应的协处理器，并减少对数据传输的影响，减少数据传输的抖动，保障处理时延要求；其中，多个协处理器，用于协助主处理器完成至少部分基带数字信号处理，需要数据交互的至少部分协处理器间采用私有数据总线直接互连，由此，采用私有数据总线互连的协处理器可直接通过私有数据总线传输数据，减少对主处理器和协处理器之间的数据传输的影响，提升整体的数据吞吐量能力和处理效率，使其更好地达到5G通信场景的吞吐量、时延要求。该通信基带处理器优选用于5G通信场景，但应当理解，也可适用于其他通信场景，例如：吞吐量和/或时延要求等于或高于5G通信的通信场景。当然，若4G或者其他通信场景使用本发明，原理上仍是可行的。

根据本发明的一个实施例，提供一种通信基带处理器，参见图1，包括：主处理器和多个协处理器，主处理器通过私有控制总线分别连接并控制多个协处理器，主处理器与多个协处理器间分别采用私有数据总线互连，多个协处理器中需要数据交互的协处理器间采用私有数据总线互连。相当于，主处理器与协处理器之间通过强实时私有总线(包括私有控制总线和私有数据总线)互连，可保证数据传输无抖动，控制协处理器的调度指令可在若干硬件周期内完成，满足5G通信强实时要求。换言之，主处理器与每个协处理器分别通过私有控制总线进行控制连接，主处理器和每个协处理器分别通过私有数据总线连接进行数据交互，数据总线和控制总线彼此独立；并且，为了降低协处理器间通过主处理器转发彼此交互的数据，需要数据交互的协处理器间可设置私有数据总线互连，以进一步提升数据传递的效率、处理效率。该通信基带处理器可应用于工业终端、手机、电脑或者基站等设备中。

应当理解，以上控制和数据连接的架构仅是优选的一种实施方式，本领域技术人员可以根据实施场景的需要，进行相应的调整，以得到实现本发明的其他可选实施方式。例如，可选的，本发明提供一种通信基带处理器，包括：主处理器和多个协处理器，主处理器通过私有控制总线分别连接并控制多个协处理器，主处理器与多个协处理器间设置彼此进行数据交互所公用的数据总线，多个协处理器中需要数据交互的协处理器间采用私有数据总线互连。换言之，主处理器与每个协处理器分别通过私有控制总线进行控制连接，但主处理器和各个协处理器间都连接至一条公用的数据总线，彼此通过公用的数据总线进行数据交互。又例如，多个协处理器中虽然有一些协处理器间需要数据交互，但根据实施者的需要或者实际的应用场景下这部分协处理器交互的数据量较少或者交互的频率较低时，可选择设置这部分协处理器之间通过主处理器转发需要交互的数据。另外，一些协处理器间也可能只有单向的数据流动。对于主处理器与协处理器之间的私有控制总线和私有数据总线，或者公用的数据总线，以及协处理器间的私有数据总线，可采用现有的总线技术，本发明对此不作任何限制。或者，可以根据实施者的应用场景自定义设计对应的总线。下面给出两个示意性的总线的实施例，以便展示可选的实施方式。

根据本发明的一个实施例，主处理器与协处理器之间采用私有数据总线(或者强实时私有数据总线)，该私有数据总线包括用于传输片选信号的片选信号线、用于指示当前是读或者写的读写信号线、用于指示地址的地址信号线、用于输出数据的数据输出信号线、用于输入数据的数据输入信号线以及指示数据输出信号线或者数据输入信号线中各字节是否有效的掩码信号线。主处理器与协处理器之间需采用强实时总线，以满足5G低时延要求。若直接挂接到通用总线，会存在数据竞争引起的抖动问题，这对强实时通信系统来说是不被允许的。本实施例的私有数据总线是类存储器访问接口，本发明简称HBUS，所含的信号线(应当理解，信号线位宽根据实际场景需要可以按需调整，比如增加或者减少)如表1所示：

表1

优选的，HBUS可支持DMA访问(DMA:Direct Memory Access，直接存储器访问)和LOAD/STORE指令访问。DMA访问时，64位数据均为有效数据；LOAD/STORE指令访问时，只有32位数据有效，HBUS根据地址选择是高32位还是低32位有效。

HBUS读写时序分别如图2、图3所示，其中copro_clk指的是协处理器时钟，从图中可以看出，主处理器通过HBUS访问协处理器，其读写开销在1～2个周期(cycle)内，可以满足强实时调度要求。图2给出一个示意性的私有数据总线HBUS读时序，第2个周期发出读地址Addr1，在下一个周期得到数据，即第3个周期得到Addr1地址对应的数据Data1；同理，在第3个周期发出读地址Addr2，在下一个周期，即第4个周期得到该地址对应的数据Data2。Wem中的8’hff中8'h表示8位的16进制数，ff表示11111111，即掩码为11111111，则指示64位数据均为有效数据。图3给出一个示意性的私有数据总线HBUS写时序，其中，在第2个周期发出写地址Addr1，同时发出写数据Data1，同时发出写数据的掩码标志8’h0f，即掩码为00001111，则指示在地址Addr1写入数据Data1，且只有数据的低32位写入；同理，在第3个周期发出写地址Addr2，同时发出写数据Data2，同时发出写数据的掩码标志8’hff，即掩码为11111111，则指示在地址Addr2写入数据Data2，且64比特数据全部写入。

根据本发明的一个实施例，协处理器之间采用私有数据总线(或者称高性能私有数据总线)互连，协处理器间的私有数据总线采用Valid&Ready握手机制来实现数据传输。Valid&Ready握手机制(或者称Valid&Ready硬件握手机制)进行数据传输，可实现硬件同步，达到硬件调度零开销，同时降低外部总线压力。其中，Valid&Ready握手机制，是指主设备(发起数据传输的一方)发起Valid请求后，从设备(响应数据传输的一方)只有在Ready状态才会响应；若从设备未处于Ready状态，则本次握手不成功；同理，若主设备未发起Valid请求，即使从设备处于Ready状态，则本次握手也不成功；只有主设备和从设备同时满足Valid和Ready的条件，才能实现握手成功，即完成一次数据传输。优选的，协处理器间采用的私有数据总线包括用于指示写片选信号的写片选信号线、用于指示写地址是否有效的写地址值有效状态信号线、用于指示写地址是否准备好的写地址准备状态信号线、用于指示写地址的写地址信号线、用于传输写数据的写数据信号线、用于指示数据信号线(写数据信号线或者读信号数据线)中各字节是否有效的掩码信号线、用于指示读片选信号的读片选信号线、用于指示读地址是否有效的读地址值有效状态信号线、用于指示读地址是否准备好的读地址准备状态信号线、用于指示读地址的读地址信号线、用于传输读数据的读数据信号线。其中，写数据信号线或者读信号数据线可以公用一组掩码信号线，这样同一时刻只能读或者写；或者，为了能够同时读写，可独立设置读数据信号线对应的读掩码信号线、写数据信号线对应的写掩码信号线。一个示意性的协处理器间采用的私有数据总线所含的信号线(应当理解，信号线位宽根据实际场景需要可以按需调整，比如增加或者减少)如表2所示：

表2

表2所示的协处理器间的私有数据总线对应的读写时序示意如图4、图5所示，采用Valid&Ready硬件握手机制，在数据到来后，可自动进行数据处理；数据未准备好之前，流水线可自动停滞。该总线消除了软件干预开销，可进一步提高调度效率。数据到来后是指数据Valid拉高，若从设备处于Ready状态，即Ready信号也拉高，则握手成功，该笔数据可进入从模块进行处理；数据未准备好之前是指从设备未处于ready状态，即ready信号拉低，此时从设备不能接收主设备发过来的数据，由于从设备不接收数据，主设备会处于停滞状态，直到该笔数据被接收，主设备才会产生下一笔数据，这通常称为“反压”。图4给出一个示意性的私有数据总线读时序，其中，第3个周期发出读地址addr0，在下一个周期得到数据，即第3个周期得到addr0地址对应的数据data0；同理，在第4个周期发出读地址Addr1，在下一个周期，即第5个周期得到该地址对应的数据data1。Wem例如可以为中的16’hffff中16'h表示16位的16进制数，ffff表示1111111111111111，即掩码为1111111111111111，则指示128位数据均为有效数据。图5给出一个示意性的私有数据总线写时序，其中，在第4个周期发出写地址addr0，同时发出写数据data0，同时发出写数据的掩码标志16’hffff，则指示在地址addr0写入数据data0，且128比特数据全部写入；同理，在第5个周期发出写地址addr1，同时发出写数据data1，同时发出写数据的掩码标志16’hffff，则指示在地址addr1写入数据data1，且128比特数据全部写入。

根据本发明的一个实施例，主处理器和协处理器各自执行的处理功能可以为现有技术指定的功能，仅在控制线路和数据传输线路上采用本发明的技术。又或者，主处理器和协处理器各自可以执行实施者自定义的处理功能。下面给出一些示意性的可选实施例，以作参考。

根据本发明的一个实施例，主处理器，用于执行操作以实现指定的处理功能，所述处理功能包括数字信号处理。优选的，主处理器用于控制调度和轻量级的数字信号处理任务。轻量级数字信号处理任务，是指运算复杂度低、算力要求不高的处理任务。优选的，主处理器执行的数字信号处理包括小点数FFT((Fast Fourier transform，即快速傅里叶变换)运算、参数计算、矩阵规模小于预定规模的矩阵乘、码块大小小于预定大小的码块迭代译码和分支跳转计算或者其组合。小点数FFT运算是指FFT点数小于指定的FFT点数(可为本领域当前常规采用的标准或者实施者自定义的一个FFT点数阈值)的FFT运算。参数计算包括DCI解析、码块长度计算、速率匹配长度计算、参考信号位置计算、数据搬移地址计算和调制方式解析或者其组合。5G通信的数据通量要求达到Gbps以上，如果采用纯软件的架构，单独使用主处理器(如DSP核)承担所有数字信号处理任务，其数据通量只能达到Mbps量级，远远不能满足5G通信速率要求。基于以上考虑，在主处理器之外，还采用了协处理器来执行协助处理。

根据本发明的一个实施例，协处理器，用于协助主处理器完成数字信号处理，其中，协助完成的数字信号处理包括基带数字信号处理。应当理解，基带数字信号是本领公知的，本发明对此不作任何限制。优选的，协处理器执行的基带数字信号处理包括大点数FFT运算、矩阵规模大于等于预定规模的矩阵乘和码块大小大于等于预定大小的大码块迭代译码或者其组合。大点数FFT运算是指FFT点数大于等于指定的FFT点数(可为本领域当前常规采用的数值或者实施者自定义的一个FFT点数阈值)的FFT运算。协处理器为实现LDPC编解码器、Polar编解码器、调制解调器、FFT运算、信道估计、信道均衡、资源映射、信道状态测量器和数字前端滤波器中至少一种功能的协处理器。协处理器承担大数据量数字信号处理任务，包括FFT、信道估计、均衡、译码或者其组合；分布式存储系统用于局部数据缓存，数据调试。大数据量数字信号处理任务，是指运算量大，例如大点数FFT、大规模矩阵乘、大码块迭代译码等。优选的，协处理器为用于实现包括LDPC编解码器、Polar编解码器、调制解调器、FFT、信道估计、信道均衡、资源映射、信道状态测量器和数字前端滤波器中至少一项处理功能的协处理器。

在前述实施例的基础上，可以增加分布式存储器以用于一些相应处理器间数据缓存和数据调试，可在数据接收一方因工作或者故障等原因不能及时接收处理数据时，将数据缓存到分布式存储器中，释放数据发送一方的存储空间以便快速开展后续的处理任务。根据本发明的一个实施例，参见图6或7，至少部分协处理器间设置有存储器，以在其中一方暂时不能接收另一方的数据时通过该存储器暂存数据。两个协处理器间设置的存储器与两个协处理器也可分别采用私有数据总线互连。图7中，设有3个协处理器，分别为协处理器1、协处理器2和协处理器3，其中，协处理器1和协处理器2间设有存储器1，协处理器2和协处理器3间设有存储器2。应当理解，若一方具备直接接收另一方的数据的条件，可通过两者间的私有数据总线(图7未示出)传输数据。主处理器和协处理器间设置的存储器与主处理器和协处理器也可分别采用私有数据总线互连。优选的，主处理器被配置为可直接访问协处理器间设置的存储器以进行调试、写入基带数字信号处理所需的数据或者查询处理结果。另外，如果需要，根据本发明的一个实施例，主处理器与多个协处理器间也可分别设有存储器(图6或7未示出)，以在其中一方暂时不能接收另一方的数据时通过该存储器暂存数据；应当理解，若一方具备直接接收另一方的数据的条件，可通过两者间的数据总线(私有数据总线或者公用的数据总线)传输数据。对此，相当于本实施例采用了“主处理器+协处理器+分布式存储器”的新型通信处理器架构。主处理器可承担参数计算、控制调度和轻量级数字信号处理任务；协处理器可承担物理层90％数字信号处理任务，包括FFT、信道估计、信道均衡、LDPC译码、Polar译码、信道测量等；分布式存储器用于主处理器与协处理器之间数据缓存，用于数据激励(产生或存储计算所需的源数据)、处理结果暂存、调试等，或者用于协处理器之间同步所需的数据缓存，由此，进一步提升本发明的通信基带处理器的吞吐能力和/或处理效率。

为了降低主处理器的处理压力，避免主处理器需要不断查询协处理器状态以在其空闲时下发处理任务，进一步提升处理效率，根据本发明的一个实施例，参见图7，通信基带处理器还包括协处理器控制器以及为每个协处理器分别设置的控制信息存储器，主处理器被配置为经由双层控制架构对协处理器进行控制，其中，主处理器能通过直接配置协处理器的方式控制协处理器执行基带数字信号处理，或者主处理器能将控制配置信息预先写入控制信息存储器并由协处理器控制器读取控制信息存储器的内容完成对协处理器的寄存器配置以协助执行对应的基带数字信号处理。

为提高任务下发效率，进一步提高主处理器效率。根据本发明的一个实施例，参见图8，每个协处理器设置两个控制信息存储器，所述主处理器被配置为：在两个控制信息存储器中交替写入需要由该协处理器协助处理的不同处理任务对应的控制配置信息。其中，协处理器1-3分别由对应的协处理器1-3控制器进行控制，并且，每个协处理器分别对应两个控制信息存储器，即控制信息存储器1和控制信息存储器2。

结合双层控制架构，可以让协处理器提供不同的启动方式，以适应更多的场景，降低主处理器控制的任务量，进一步提高效率。根据本发明的一个实施例，所述协处理器被配置为支持多种启动方式，其中包括：自主启动、软件启动和定时启动或者其组合；自主启动是指协处理器控制器读取控制信息存储器的内容完成对协处理器的寄存器配置后协处理器在自主启动模式下收到需处理的数据流后协处理器自动开始数据处理的启动方式；软件启动是指主处理器直接配置协处理器的寄存器中的启动寄存器以启动协处理器开始工作的启动方式；定时启动是指主处理器或者协处理器控制器配置协处理器内部的时间戳寄存器并由预设的定时器开始计时以在时间到达时间戳寄存器中设置的数值时启动协处理器开始工作的启动方式。换言之，自主启动是在本地寄存器配置完成后，若数据流到来或已经到来，则协处理器自动开始数据处理；软件启动是通过主处理器直接配置协处理器的启动寄存器，启动寄存器配置成功后，协处理器开始工作，若此时数据流还未到来，流水线会自动处于停滞状态，待数据流到来后开始数据处理；定时启动是采用全局同步时钟网络，协处理器内部集成定时器，通过配置时间戳寄存器，时间戳寄存器配置成功后开始计时，时间到达后协处理器开始工作，若此时数据流还未到来，流水线会自动处于停滞状态，待数据流到来后开始数据处理；协处理器的启动方式可通过其模式选择寄存器进行切换。由此，该实施例提供三种灵活的启动方式，可满足不同应用场景需求。

例如，本发明提出一种用于5G通信的新型通信基带处理器架构，其中，主处理器是DSP核，DSP核与协处理器之间的互动方式为双层控制架构；如下图所示，该架构包含DSP核、协处理器和分布式存储器；DSP核为第一层控制，控制信息存储器和协处理器控制器构成第二层控制；第一层控制和第二层控制之间通过强实时的私有控制总线HBUS互连，协处理器之间通过高性能的私有数据总线互连；协处理器有三种启动方式：自主启动/软件启动/定时启动，可满足不同应用需求；该架构中DSP核可直接访问协处理器寄存器和分布式存储器，用于debug调试或数据激励产生、结果查询等；该架构中的DSP核也替换成CPU、MCU等其他处理器核，不局限于本专利中提到的DSP核。DSP核将控制配置信息(或者称寄存器配置信息)下发到控制信息存储器中，同时将协处理器工作模式告知协处理器控制器，协处理器控制器控制对应的协处理器。协处理器获得自己的工作模式后，可自动从控制信息存储器中读取控制配置信息，进行自主寄存器配置。寄存器配置完毕后，启动协处理器内部状态机，完成特定工作任务。优选的，DSP核可直接将控制配置信息通过HBUS写入控制信息存储器中，可直接通过HBUS配置控制协处理器控制器；协处理器控制器可从控制信息存储器中读取包含任务数目、寄存器信息的控制配置信息，进行自主配置；寄存器配置结束后，协处理器开始工作。任务数目用于指示当前获得的任务是否处理完毕，处理任务时进行任务计数，若任务计数大于等于任务数目，则当前获得的任务处理完毕，否则需要继续工作以处理任务。双层控制的第一层控制为DSP核任务下发，第二层控制为协处理器控制器。控制信息存储器中的数据格式可为64位数据信息(可根据实际应用场景裁剪或增加位宽)，其中低32位为寄存器信息，高32位为寄存器地址或寄存器偏移地址。

作为示意，双层控制状态机如图9所示，示意性的流程为：

DSP核查询控制信息存储器状态，若控制信息存储器可写，则将一个或者多个处理任务一次写入到控制信息存储器中；

DSP核查询协处理器状态，若协处理器为空闲状态，配置该协处理器工作模式，进行使能启动；

协处理器控制器从控制信息存储器中读取寄存器信息进行自我配置，寄存器配置结束后，若协处理器非自主启动模式，则会进入等待状态；若协处理器为自主启动模式，则会直接进入工作状态；

若协处理器为软件启动模式，则软件配置启动后，进入工作状态；若协处理器为定时启动模式，则计时到达后进入工作状态；

协处理器一次任务工作结束后，若任务数目为1，则进入空闲状态；若任务数目大于1，且当前任务计数小于任务数目，则进入寄存器配置状态；当任务计数大于等于任务数目时，协处理器进入空闲状态。

协处理器工作结束会产生中断，DSP核可根据中断或查询方式启动下一次任务下发；若协处理器的控制信息存储器使用两块，则可采用乒乓(Ping-Pong)切换的方式下发任务，当协处理器在处理当前任务时，DSP核可提前下发下一次任务。

需要说明的是，虽然上文按照特定顺序描述了各个步骤，但是并不意味着必须按照上述特定顺序来执行各个步骤，实际上，这些步骤中的一些可以并发执行，甚至改变顺序，只要能够实现所需要的功能即可。

本发明可以是系统、方法和/或计算机程序产品。计算机程序产品可以包括计算机可读存储介质，其上载有用于使处理器实现本发明的各个方面的计算机可读程序指令。

计算机可读存储介质可以是保持和存储由指令执行设备使用的指令的有形设备。计算机可读存储介质例如可以包括但不限于电存储设备、磁存储设备、光存储设备、电磁存储设备、半导体存储设备或者上述的任意合适的组合。计算机可读存储介质的更具体的例子(非穷举的列表)包括：便携式计算机盘、硬盘、随机存取存储器(RAM)、只读存储器(ROM)、可擦式可编程只读存储器(EPROM或闪存)、静态随机存取存储器(SRAM)、便携式压缩盘只读存储器(CD-ROM)、数字多功能盘(DVD)、记忆棒、软盘、机械编码设备、例如其上存储有指令的打孔卡或凹槽内凸起结构、以及上述的任意合适的组合。

以上已经描述了本发明的各实施例，上述说明是示例性的，并非穷尽性的，并且也不限于所披露的各实施例。在不偏离所说明的各实施例的范围和精神的情况下，对于本技术领域的普通技术人员来说许多修改和变更都是显而易见的。本文中所用术语的选择，旨在最好地解释各实施例的原理、实际应用或对市场中的技术改进，或者使本技术领域的其它普通技术人员能理解本文披露的各实施例。