用于嵌入式应用的存储器

本专利申请案要求雷达埃利(Redaelli)等人于2018年10月18日提交的标题为“用于嵌入式应用的存储器(MEMORY FOR EMBEDDED APPLICATIONS)”的第16/164,141号美国专利申请案的优先权，所述美国专利申请案经转让给本受让人。

背景技术

下文大体上涉及存储器装置，且更具体来说，涉及用于嵌入式应用的存储器。

存储器装置广泛用于将信息存储在例如计算机、相机、数字显示器等各种电子装置中。通过编程存储器装置的不同状态来存储信息。举例来说，二进制装置具有通常由逻辑“1”或逻辑“0”标示的两种状态。在其它系统中，可存储多于两种状态。为了存取所存储信息，电子装置的组件可读取或感测存储器装置中所存储的状态。为了存储信息，电子装置的组件可以在存储器装置中写入状态或对状态进行编程。

存在各种类型的存储器装置，包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、静态RAM(SRAM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻性RAM(RRAM)、快闪存储器、相变存储器(PCM)、自选择存储器(SSM)，等。存储器装置可为易失性或非易失性的。非易失性存储器单元可维持其所存储逻辑状态很长一段时间，甚至在不存在外部电源的情况下也是如此。易失性存储器装置单元除非被外部电源周期性地刷新，否则可能随时间推移而丢失其存储的状态。

一般来说，改进存储器装置可包含增加存储器单元密度、增加读取/写入速度、增加可靠性、增加数据保持、降低功率消耗或降低制造成本以及其它度量。用于减小存储器阵列的硅区域(例如，占用面积)和额外电路(例如，控制器电路)的技术对于例如嵌入式应用的一些应用可能是合乎需要的。

附图说明

图1说明根据本公开的实例的实例存储器装置。

图2说明根据本公开的各方面的支持用于嵌入式应用的存储器的存储器阵列的实例。

图3说明根据本公开的各方面的支持用于嵌入式应用的存储器的存储器装置的实例。

图4说明根据本公开的各方面的支持用于嵌入式应用的存储器的存储器装置的横截面的实例。

图5展示根据本公开的各方面的支持用于嵌入式应用的存储器的存储器装置的横截面的框图。

图6说明根据本公开的各方面的支持用于嵌入式应用的存储器的方法。

具体实施方式

例如消费型装置(例如，智能手机和其它便携式装置)的嵌入式应用、汽车系统和工业系统通常包含存储器系统和微控制器以及用以实施所需功能的各种其它类型的电路。嵌入式应用通常具有对大小(例如，区域、占用面积)和/或对电力消耗的紧密约束。因此，对于嵌入式应用或其它应用，在小占用面积内集成存储器系统和其它电路的芯片或裸片可以是合乎需要的。

一些类型的存储器单元(例如DRAM)可包含用以存取存储器单元的单元选择器电路。举例来说，每一存储器单元可包含用于选择所述单元的对应晶体管。此类选择器电路通常制造于存储器单元阵列下方的衬底上且与存储器单元直接耦合。相比而言，自选择存储器(SSM)单元可为包含单个自选择材料—例如硫族化物材料—的存储器单元，所述自选择材料可经配置以充当选择器元件和存储器(存储)元件两者。因此，SSM单元可以不包含单独的单元选择器电路。这可释放用于其它类型的电路的SSM存储器阵列下方的区域。举例来说，控制器电路和/或解码器电路可在存储器阵列而不是选择器电路下方制造，由此减小存储器阵列和控制器和/或解码器电路的总区域或占用面积。在嵌入式应用的情形下，此区域减小可尤其合乎需要。

在SSM单元阵列下制造电路可具有其它优点。举例来说，在一些情况下，可将在存储器单元阵列下方制造的电路与外部(例如，芯片外、装置外)传感器电屏蔽，因此潜在地提供抵抗外部感测或“黑客”的安全性。此类屏蔽可对于控制器电路特别有价值，例如对于存储器控制器、微控制器或其它主机处理器或加密控制器(例如，密码控制器)。

本文中描述了实施存储器和用于嵌入式应用的其它电路的各种方法和装置。在一些情况下，存储器装置可包含具有第一区域且经配置以在第一电压下操作的存储器单元阵列。装置可包含具有与第一区域重叠的第二区域的额外电路，例如控制器电路。存储器单元阵列和电路可在单个衬底上。电路可在存储器单元阵列下方的层中(例如，在更接近衬底的层中)制造。在一些情况下，电路可经配置以在比存储器单元阵列低的电压下操作。在一些情况下，额外电路可为控制器电路，所述控制器电路经配置以使用与存储器单元阵列的存取线(例如，字线、位线)耦合的解码器电路来存取所述阵列。

由于电路的区域可与阵列或存储器单元的区域重叠，因此阵列和电路的总占用面积可小于电路完全位于存储器阵列的区域外部时的占用面积。另外，位于存储器阵列下方的电路可经历电磁屏蔽(例如，电路可由存储器阵列屏蔽，例如由存储器阵列的存取线屏蔽)。

在一些情况下，与一些其它类型的存储器相比，SSM存储器可在较低电压或电流下操作。因此，用于SSM存储器单元的解码器电路(例如，实施字线解码器和/或位线解码器的电路)可比用于其它类型的存储器阵列的解码器电路消耗较少区域。在此情况下，用于解码器电路的区域可小于用于存储器单元阵列的区域。因此，解码器电路可在没有延伸超出存储器单元阵列的边界的情况下完全位于存储器单元阵列下方(例如，比存储器单元阵列更接近于衬底)。存储器单元阵列下的剩余区域(例如，解码器电路未使用的区域)可用于其它类型的电路，例如控制器电路。

在一些情况下，存储器装置可包含具有第一区域的存储器单元阵列。所述装置可包含解码器电路，所述解码器电路具有小于第一区域且与第一区域重叠的第二区域。存储器单元阵列和解码器电路可在单个衬底上。解码器电路可在存储器阵列下方的层中(例如，在更接近衬底的层中)制造。在一些情况下，解码器电路可与存储器阵列的存取线(字线、位线)耦合。在一些情况下，存储器单元阵列可与所有解码器电路重叠；例如，解码器电路可以不延伸超出存储器单元阵列的边界。

本文中介绍的本公开的特征进一步在存储器阵列的上下文中描述。接着针对包含存储器阵列和额外电路的存储器装置描述特定实例。进一步通过涉及用于实施用于嵌入式应用的存储器的技术的设备图、系统图和流程图来说明并参考涉及用于实施用于嵌入式应用的存储器的技术的设备图、系统图和流程图来描述本公开的这些和其它特征。

图1说明根据本公开的实例的实例存储器装置100。存储器装置100还可称为电子存储器设备。图1是存储器装置100的各种组件和特征的说明性表示。因此，应了解展示存储器装置100的组件和特征以说明功能相互关系，而不是存储器装置100内的实际物理位置。在图1的说明性实例中，存储器装置100包含三维(3D)存储器阵列102。3D存储器阵列102包含可编程以存储不同状态的存储器单元105。在一些实例中，每一存储器单元105可为可编程的以存储两个状态中的一个，标示为逻辑0和逻辑1。在一些实例中，存储器单元105可经配置以存储多于两个逻辑状态中的一个。虽然图1中包含的一些元件标记有数字指示符，而其它对应元件未经标记，但它们是相同的或将理解为相似的，以便增加所描绘特征的可见性和清晰度。

在一些实例中，存储器单元105可为自选择存储器单元。自选择存储器单元105可包含用作存储元件和单元选择器元件两者的硫族化物材料，因此消除对单独单元选择器电路的需要。此元件可称为存储和选择器元件。相比而言，其它类型的存储器单元(例如DRAM或PCM单元)可各自包含单独的单元选择器元件，例如用以选择存储器单元的三端子选择器元件(例如，晶体管)。举例来说，这些单独选择器元件可在DRAM或PCM存储器单元下方制造。

在自选择存储器单元中使用的硫族化物材料可以是例如硒(Se)、碲(Te)、砷(As)、锑(Sb)、碳(C)、锗(Ge)和硅(Si)的合金。在一些实施例中，主要具有硒(Se)、砷(As)和锗(Ge)的硫族化物材料可称为SAG合金。在一些实例中，SAG合金可包含硅(Si)且此类硫族化物材料可称为SiSAG合金。在一些实例中，硫族化物玻璃可包含额外元素，例如氢(H)、氧(O)、氮(N)、氯(Cl)或氟(F)，其各自可呈原子或分子形式。

在一些情况下，在自选择存储器单元中使用的硫族化物材料可基于合金(例如上文所列的合金)，且可操作以便在存储器单元的正常操作期间(例如，归因于硫族化物材料的组成和/或归因于经配置以将硫族化物材料维持在单相(例如非晶形或玻璃相)中的操作电压和电流)不经历相位变化。举例来说，硫族化物材料可包含抑制硫族化物材料的结晶且因此可维持在非晶形状态中的化学元件，例如砷。

3D存储器阵列102可包含形成于彼此之上的两个或更多个二维(2D)存储器阵列103。相比于2D阵列，此可增加可放置或产生于单个裸片或衬底上的存储器单元的数目，这反过来可减少制造成本，或增加存储器阵列的性能，或这两个。存储器阵列102可包含两个层级的存储器单元105，且可因此被视为3D存储器阵列；然而，层级的数目不限于二。每一层级可经对准或定位以使得存储器单元105可在每一层级上彼此(精确地、重叠、或近似)对准，从而形成存储器单元堆叠145。在一些情况下，存储器单元堆叠145可包含位于彼此之上且同时共享用于两者的存取线的多个自选存储器单元，如下所阐述。在一些情况下，自选存储器单元可为经配置以使用多电平存储技术存储多于一个数据位的多电平自选存储器单元。

在一些实例中，存储器单元105的每一行可连接到字线110，且存储器单元105的每一列连接到位线115。在一些情况下，字线110和位线115可称为存取线，因为其可准许存取存储器单元105。在一些情况下，字线110和位线115可大体上彼此垂直且可产生存储器单元阵列。如图1中所示，存储器单元堆叠145中的两个存储器单元105可共享共同导电线，例如位线115。也就是说，位线115可与上部存储器单元105的底部电极和下部存储器单元105的顶部电极电子通信。其它配置可为可能的，例如第三层可与下部层共享存取线110。一般来说，一个存储器单元105可定位于例如字线110和位线115等两个导电线的相交点处。此相交点可称为存储器单元的地址。目标存储器单元105可以是定位于通电字线110与位线115的相交点处的存储器单元105；也就是说，字线110和位线115可通电以便在其相交点处读取或写入存储器单元105。与同一字线110或位线115电子通信(例如，连接到所述字线或位线)的其它存储器单元105可称为非目标存储器单元105。

如上文所论述，电极可耦合到存储器单元105和存取线110或位线115。术语电极可以指电导体，并在一些状况下可用作到存储器单元105的电接点。电极可包含迹线、导线、导电线、导电层等，其提供存储器装置100的元件或组件之间的导电路径。在一些实例中，存储器单元105可包含定位在第一电极与第二电极之间的硫族化物材料。如前文所述，对于SSM存储器单元，硫族化物材料可用作存储元件(例如，以存储存储器单元105的状态)和选择器元件(例如，以选择存储器单元105)两者。

第一电极的一侧可耦合到字线110，且第一电极的另一侧耦合到硫族化物材料。另外，第二电极的一侧可耦合到位线115，且第二电极的另一侧可耦合到硫族化物材料。第一电极和第二电极可为相同材料(例如，碳)或为不同材料。在一些情况下，电极可为不同于存取线的材料。在一些实例中，电极可将字线110和位线115与硫族化物材料屏蔽，以防止硫族化物材料与字线110和/或位线115之间的化学交互。

可通过激活或选择对应字线110和位线115在存储器单元105上执行例如读取和写入的操作。在一些实例中，字线110和位线115可称为存取线，且位线115还可称为数字线115。可在不影响理解或操作的情况下对存取线、字线和位线或其类似物的参考进行互换。激活或选择字线110或位线115可包含将电压施加到相应线。字线110和位线115可由导电材料制成，例如金属(例如，铜(Cu)、铝(Al)、金(Au)、钨(W)、钛(Ti))、金属合金、碳、导电掺杂半导体，或其它导电材料、合金、化合物或类似物。

可通过行解码器120或列解码器130来控制对存储器单元105的存取。举例来说，行解码器120可从存储器控制器140接收行地址，并基于所接收的行地址激活适当字线110。此过程可称为对一行或字线地址进行解码。类似地，列解码器130可从存储器控制器140接收列地址，且激活适当位线115。此过程可称为对一列或位线地址进行解码。举例来说，行解码器120和/或列解码器130可为使用解码器电路实施的解码器的实例。在一些情况下，行解码器120和/或列解码器130可包含电荷泵电路，所述电荷泵电路经配置以增加(分别)施加到字线110或位线115的电压。

存储器阵列102可包含标记为WL_1到WL_M的多个字线110，以及标记为BL_1到BL_N的多个位线115，其中M和N取决于阵列大小。因此，通过激活字线110和位线115，例如WL_2和BL_3，可存取其相交点处的存储器单元105。

在一些实例中，存储器装置可包含具有第一区域的存储器单元105的阵列。存储器装置可包含具有小于第一区域的第二区域的解码器电路(例如，实施字线解码器和/或位线解码器)。解码器电路可位于存储器单元阵列下方，且可完全由存储器单元阵列重叠。在一些情况下，因为由解码器电路包含的区域小于存储器单元阵列的区域，所以额外电路(例如，控制器电路)也可位于存储器单元阵列下方。在一些情况下，存储器单元阵列不需要超出存储器单元阵列的边界的任何额外解码器电路。

在存取之后，存储器单元105可由感测组件125读取或感测以确定存储器单元105的所存储的状态。举例来说，可将电压施加到存储器单元105(使用对应字线110和位线115)且所得电流的存在可取决于存储器单元105的施加电压和阈值电压，如下文更详细地描述。在一些情况下，可施加多于一个电压。此外，如果所施加的电压不引起电流流动，那么可施加其它电压，直到感测组件125检测到电流为止。通过评估导致电流流动的电压，可确定存储器单元105的所存储的逻辑状态。在一些情况下，电压的量值可斜升，直到检测到电流流动。在其它情况下，可依序施加预定电压，直到检测到电流。同样地，电流可施加到存储器单元105，且用以产生电流的电压的量值可取决于存储器单元105的电阻或阈值电压。

在一些实例中，可通过施加具有第一极性的第一脉冲来编程包含硫族化物材料的自选择存储器单元105以存储逻辑状态。举例来说，当特定自选择存储器单元105经编程时，单元内的元件分离，从而引起离子迁移。取决于施加到存储器单元的脉冲的极性，离子可朝特定电极迁移。举例来说，在自选择存储器单元105中，离子可朝负电极迁移。接着可通过在单元上施加电压来读取存储器单元以感测存储器单元的状态。在读取操作期间看到的阈值电压可基于存储器单元中的离子的分布和读取脉冲的极性。举例来说，如果存储器单元具有给定的离子分布，则在读取操作期间检测到的阈值电压可针对具有第一极性的第一读取脉冲不同于具有第二极性的第二读取脉冲。取决于存储器单元的极性，迁移离子的此浓度可表示逻辑“1”或逻辑“0”状态。离子迁移的此描述表示用于实现本文所描述的结果的自选择存储器单元的机构的实例。机构的此实例不应被视为具有限制性。

感测组件125可包含用以检测和放大信号差异(其可称为锁存)的各种晶体管或放大器。存储器单元105的检测到的逻辑状态接着可作为输出135通过列解码器130输出。在一些情况下，感测组件125可为列解码器130或行解码器120的部分。或者，感测组件125可连接到列解码器130或行解码器120或者与列解码器130或行解码器120成电子通信。所属领域的普通技术人员将了解，感测组件可在没有丢失其功能目的的情况下与列解码器或行解码器相关联。

可通过类似地激活相关字线110和位线115来设置或写入存储器单元105，且至少一个逻辑值可存储于存储器单元105中。列解码器130或行解码器120可接受待写入到存储器单元105的数据，例如输入/输出135。在包含硫族化物材料的自选择存储器单元的情况下，可通过施加可包含一或多个脉冲(其可具有相同或不同极性)的编程序列而写入存储器单元105以存储数据。

存储器控制器140可通过例如行解码器120、列解码器130和感测组件125等各种组件来控制存储器单元105的操作(例如，读取、写入、重新写入、刷新、放电等)。在一些情况下，行解码器120、列解码器130和感测组件125中的一或多个可与存储器控制器140处于相同位置。存储器控制器140可产生行和列地址信号，以便激活所要字线110和位线115。存储器控制器140还可产生或控制在存储器装置100的操作期间使用的各种电压或电流。

存储器控制器140可经配置以执行可对自选择存储器单元进行编程的写入操作。举例来说，存储器控制器140可经配置以在写入操作期间将一或多个脉冲施加到存储器单元105。

图2说明根据本公开的各方面的支持用于嵌入式应用的存储器的3D存储器阵列200的实例。存储器阵列200可为参考图1所描述的存储器阵列102的部分的实例。存储器阵列200可包含定位在衬底204上方的存储器单元的第一阵列或层面205和定位在第一阵列或层面205上方的存储器单元的第二阵列或层面210。存储器阵列200还可包含字线110-a及字线110-b以及位线115-a，其可为字线110及位线115的实例，如参考图1所描述。第一层面205和第二层面210的存储器单元各自可具有一或多个自选择存储器单元。尽管图2中包含的一些元件标记有数字指示符，而其它对应元件未经标记，但它们是相同的或将理解为相似的，以便增加所描绘特征的可见性和清晰度。

第一层面205的自选择存储器单元可包含第一电极215-a、硫族化物材料220-a和第二电极225-a。另外，第二层面210的自选择存储器单元可包含第一电极215-b、硫族化物材料220-b和第二电极225-b。在一些实例中，第一层面205和第二层面210的自选择存储器单元可具有共同导电线，使得每一层面205和210的对应自选择存储器单元可共享位线115或字线110，如参考图1所描述。举例来说，第二层面210的第一电极215-b和第一层面205的第二电极225-a可耦合到位线115-a，使得位线115-a由竖直邻近的自选择存储器单元共享。

在一些情况下，存储器阵列200的架构可称为交叉点架构，其中存储器单元形成于字线与位线之间的拓扑交叉点处，如图2中所说明。此交叉点架构可相比于其它存储器架构以较低的生产成本提供相对高密度的数据存储。举例来说，交叉点架构可具有具有减小的区域并因而与其它架构相比具有增大的存储器单元密度的存储器单元。举例来说，与具有6F2存储器单元区域的其它架构(例如具有三端子选择器元件的那些架构)相比，所述架构可具有4F2存储器单元区域，其中F是最小特征大小。举例来说，DRAM可使用晶体管，其为三端子装置，作为每一存储器单元的选择器元件，且与交叉点架构相比可具有较大的存储器单元区域。或者，DRAM存储器单元可包含存储器单元下方的单元选择器元件。

虽然图2的实例展示两个存储器层面，但其它配置是可能的。在一些实例中，自选择存储器单元的单个存储器层面可构造在衬底204上方，这可称为二维存储器。在一些实例中，存储器单元的两个或更多个层面可以类似方式在三维交叉点架构中配置。

虽然图2的实例是描绘自选择存储器单元的两个层面，在一些情况下，多层面存储器装置可包含：第一层面，其包含自选择存储器单元阵列；以及第二层面，其包含另一类型的存储器单元阵列，例如交叉点配置中的存储器单元，其中每一单元堆叠包括经配置为存储元件的第一硫族化物元件及经配置为选择器元件的第二硫族化物元件。

在一些实例中，可在衬底204与第一层面205之间(例如，在存储器单元阵列下方)制造额外电路。此类额外电路可包含(例如)解码器电路、控制器电路或其它类型的电路，如参考图3-6更详细地描述。

图3说明用于嵌入式应用的存储器装置300。存储器装置300包含解码器电路305、存储器单元阵列310和控制器电路315。解码器电路305、存储器单元阵列310和控制器电路315可全部制造于单个衬底或裸片(芯片)上，且可被围封在单个封装(例如，单芯片或多芯片封装)内。

在一些实例中，存储器单元阵列310可为自选择存储器单元阵列，例如参考图1-2所描述的自选择存储器单元。每一自选择存储器单元可包含经配置为用于存储存储器单元的状态且选择存储器单元的存储和选择器元件的硫族化物元件。

在一些实例中，解码器电路305和控制器电路315可在存储器装置或裸片的第一层中，且存储器单元阵列310可在存储器装置或裸片的第二层中。第一层可在第二层下方(例如，比第二层更接近衬底)，使得存储器单元阵列310覆叠所有解码器电路305，且在一些情况下，覆叠控制器电路315中的一些或全部。参考图4更详细地描述此布置。

在一些实例中，解码器电路305可为经配置以基于存储器地址对存储器地址和驱动器(例如，激活或偏置)特定字线和/或位线进行解码的电路。因此，解码器电路305可与存储器单元阵列310的一或多个存取线耦合。在一些情况下，解码器电路305可包含电荷泵电路以驱动存取线。电荷泵电路可包含各种电容器和开关以增加存取线的电压。

在一些情况下，解码器电路305可实施为金属氧化物半导体(MOS)电路，其经配置以在与存储器单元阵列310相同或类似的电压下操作以使解码器电路305能够驱动存储器单元阵列310的存取线。在一些情况下，MOS解码器电路可包含具有第一栅极氧化物材料和厚度的MOS逻辑门(例如，晶体管)。

在一些实例中，控制器电路315可包含如下电路：所述电路经配置以控制对存储器单元阵列310(例如，存储器控制器电路)的存取，和/或通过存取存储器单元阵列310(例如，可编程微控制器电路)对存储在存储器单元中的数据执行算术和逻辑操作和/或对存储在存储器单元阵列310(例如，加密控制器电路)中的数据执行加密/解密操作。

在一些情况下，控制器电路315可经配置以使用解码器电路305存取存储器单元阵列310。举例来说，存储器控制器电路可将存储器地址提供到解码器电路305，这可致使解码器电路305对存储器单元阵列310的地址进行解码并驱动所述存储器单元阵列的适当存取线，以使存储器控制器电路能够存取存储器单元阵列310。举例来说，可编程微控制器电路和/或加密控制器电路可以与存储器控制器电路耦合，并且可以经配置以使用存储器控制器电路来存取存储器单元阵列310，这又可以使用解码器电路305来存取存储器单元阵列310。

在一些情况下，控制器电路315可实施为MOS电路，所述MOS电路经配置以在比存储器单元阵列和/或解码器电路305低的电压或电流下操作。对于MOS电路，操作电压或电流可与用于实施电路的栅极氧化物的某些特性有关。举例来说，在一些情况下，控制器电路315可包含具有不同于用于解码器电路305的栅极氧化物的栅极氧化物的MOS逻辑门(例如，晶体管)。举例来说，用于控制器电路315的栅极氧化物可以用与用于解码器电路305的栅极氧化物不同的栅极氧化物材料来制造。另外或替代地，用于控制器电路315的栅极氧化物可以用与用于解码器电路305的栅极氧化物的厚度不同的栅极氧化物厚度来制造。

如前文所述，SSM单元可在比一些其它类型的存储器单元(例如，PCM单元)低的编程电流下操作。因此，用于SSM单元的解码器电路305可以比用于其它类型的存储器单元的解码器电路更小(就区域而言)，并且因此可以比存储器单元阵列310消耗更少的区域。

在图3的实例中，解码器电路305具有限定解码器电路305的区域的长度320和宽度325。存储器单元阵列310具有限定存储器单元阵列310的区域的长度335和宽度330。在一些实例中，解码器电路305的区域与存储器单元阵列310的区域重叠，使得解码器电路305中的一些或全部位于存储器单元阵列310下方(例如，更接近于衬底)。举例来说，行解码器120中的一些或全部解码器电路、列解码器130中的一些或全部解码器电路或行解码器120和列解码器130中的一些或全部电路可位于存储器单元阵列310下方。虽然解码器电路305和存储器单元阵列310被描绘为矩形形状，但其它形状(和对应区域)是可能的。

在图3的实例中，解码器电路305的区域小于存储器单元阵列310的区域，且解码器电路305可完全位于存储器单元阵列310下方；例如，解码器电路305可以不延伸超出存储器单元阵列310的边界。在此情况下，存储器单元阵列310下方的区域的一部分可用于其它电路。在此情况下，控制器电路315和/或其它类型的电路可占据存储器单元阵列310下方的区域的可用部分中的一些或全部。

在一些情况下，存储器装置可包含多种类型的电路，所述多种类型的电路可经配置以用于与存储器单元阵列、解码器电路和控制器电路不同类型的功能性。举例来说，此类额外电路可包含其它类型的存储器单元(例如，RAM、SRAM、DRAM)。在一些情况下，此类电路可为经配置以在与例如解码器电路305和存储器单元阵列310相同或更低的电压下操作的MOS电路。在一些情况下，额外电路中的一些或全部可位于存储器单元阵列310下方。在一些情况下，因为由此类位置提供的电磁屏蔽，所以特定类型的电路可优先排序以用于存储器单元阵列下的位置。举例来说，可能需要部分地或完全地在存储器单元阵列下方制造加密控制器电路，以减少可检测或反向工程化加密操作(例如，加密或解密存储器单元阵列中的数据的操作)的可能性。类似地，可能需要部分地或完全地在存储器单元阵列下方制造微控制器或存储器控制器电路，以减小可检测或反向工程化装置的编程或功能性的可能性。

图4说明存储器装置或裸片(例如，参考图3所描述的存储器装置300)的横截面图400的实例。横截面图400展示可包含于存储器装置中的各种层。存储器装置可包含衬底405、解码器电路410、控制器电路415、存储器单元阵列420、互连电路425和互连件/垫片430。在一些情况下，解码器电路410和控制器电路415在第一层445中，且存储器单元阵列420在第二层440中。在一些情况下，第一层445在第二层440下方(之下)；例如，第一层445比第二层440更接近衬底405。类似地，第二层440在第三层435下方(之下)。

存储器单元阵列420可为参考图1-3所描述的自选择存储器单元105、310的阵列的实例。在一些实例中，可使用存储器单元阵列下方的解码器电路410存取存储器单元阵列420中的所有存储器单元；也就是说，可以不需要额外解码器电路来存取完整的存储器单元阵列420。

在一些情况下，可在前段工艺(FEOL)步骤期间制造衬底405和第一层445(例如，包含解码器电路410和控制器电路415)。在一些情况下，FEOL步骤可包含集成电路(IC)制造工艺的第一部分，在所述第一部分期间，个别装置(晶体管、电容器、电阻器等)在半导体中图案化(例如，成形)。在一些情况下，存储器单元阵列420可为自选择存储器单元阵列，所述自选择存储器单元阵列可以不包含晶体管或其它装置，且因此可以不在FEOL步骤期间制造。在一些情况下，FEOL步骤可以不包含将装置连接到金属化物层或布线的金属化物步骤。在一些情况下，第一层440可称为装置层。

在一些情况下，第二层440(例如，包含存储器单元阵列420和互连电路425)可在后段工艺(BEOL)步骤期间制造。BEOL步骤可包含IC制造工艺的第二部分，在所述第二部分期间，个别装置(晶体管、电容器、电阻器等)与晶圆上的布线互连；例如，金属化物层的制造。BEOL步骤可包含制造自选择存储器单元阵列。在一些情况下，第二层440和/或第三层435(例如，包含互连件/垫片430)可称为金属化物层。

在一些情况下，存储器单元阵列420可包含存储器单元的多个层面(图中未展示)。举例来说，此类层面可类似于图2中所描绘的层面205、210。

在一些情况下，控制器电路415可包含与存储器装置相关的其它组件。举例来说，控制器电路415可包含参考图1和2所描述的存储器控制器140或输入/输出135系统。在一些情况下，控制器电路415可包含微控制器电路和/或加密控制器电路。在一些情况下，控制器电路415可排除(例如，可以不包含)行解码器、列解码器、感测放大器或其组合。

图5说明存储器装置或裸片的横截面图500的实例。横截面图500可以描绘相对于参考图4所论述的横截面图400的电路布置的替代性实例。

横截面图500展示可包含于存储器装置的衬底上的各种层。与横截面图500相关的存储器装置可包含衬底505、解码器电路510、控制器电路515、SRAM电路550、存储器单元阵列520、互连电路525和互连件/垫片530。在一些情况下，解码器电路510、控制器电路515和SRAM电路550在第一层545中，且存储器单元阵列520在第二层540中。在一些情况下，第一层545在第二层540下方(之下)；例如，第一层545比第二层540更接近衬底505。类似地，第二层540在第三层535下方(之下)。

存储器单元阵列520可为参考图1-2所描述的自选择存储器单元105的实例。在图5的实例中，控制器电路515可完全制造于存储器单元阵列520下方，且解码器电路510可部分制造于存储器单元阵列520下方。SRAM电路550不在存储器单元阵列520下方。所属领域的技术人员将了解，解码器电路510、控制器电路515和SRAM电路550的位置和相对大小可变化，使得这些类型的电路中的每一个可在不脱离本公开的范围的情况下完全在存储器单元阵列520下方、部分地在存储器单元阵列520下方或不在存储器单元阵列520下方。在一些情况下，控制器电路515可优先排序以用于在存储器单元阵列520下方制造，使得控制器电路515可得益于存储器单元阵列520的电磁屏蔽。

在一些情况下，可在FEOL步骤期间制造衬底505和第一层545(例如，包含解码器电路510、控制器电路515和SRAM电路550)。在一些情况下，存储器单元阵列520可为自选择存储器单元阵列，所述自选择存储器单元阵列可以不包含晶体管或其它装置，且因此可以不在FEOL步骤期间制造。在一些情况下，第一层可称为装置层。

在一些情况下，第二层540(例如，包含存储器单元阵列520和互连电路525)可在BEOL步骤期间制造。BEOL步骤可包含IC制造工艺的第二部分，在所述第二部分期间，个别装置(晶体管、电容器、电阻器等)与晶圆上的布线互连；例如，金属化物层的制造。BEOL步骤可包含制造自选择存储器单元阵列。在一些情况下，第二层540和/或第三层535(例如，包含互连件/垫片530)可称为金属化物层。

在一些情况下，控制器电路515可包含与存储器装置有关的其它组件，所述存储器装置与横截面图500有关。举例来说，控制器电路515可包含参考图1和2所描述的存储器控制器140或输入/输出135系统。在一些情况下，控制器电路515可包含微控制器电路和/或加密控制器电路。在一些情况下，控制器电路515可排除(例如，可以不包含)行解码器、列解码器、感测放大器或其组合。

图6说明根据本公开的各方面的支持用于嵌入式应用的存储器的方法600。

在605处，方法可包含在衬底(例如，衬底204、405、505)上制造控制器电路(例如，控制器电路415、515)，所述控制器电路经配置以在第一电压下操作。在一些情况下，制造控制器电路可包含在FEOL制造步骤中在衬底上图案化控制器电路。

在610处，方法可包含在衬底上制造存储器单元阵列(例如，存储器单元阵列310、420、520)，所述存储器单元阵列经配置以在高于第一电压的第二电压下操作。在一些情况下，每一存储器单元可包含硫族化合物存储和选择器元件。在一些情况下，存储器单元阵列可至少部分地与控制器电路重叠。在一些情况下，存储器单元阵列可在BEOL制造步骤中制造。

描述一种方法。在一些实例中，方法可包含：在衬底上制造控制器电路，所述控制器电路经配置以在第一电压下操作；且在衬底上制造存储器单元阵列，所述存储器单元阵列经配置以在高于第一电压的第二电压下操作。在一些实例中，每一存储器单元包含硫族化合物存储和选择器元件。在一些实例中，存储器单元阵列至少部分地与控制器电路重叠。在一些实例中，制造控制器电路包含在第一制造步骤期间在衬底上方的装置层中制造晶体管。在一些实例中，制造存储器单元阵列包含在第二制造步骤期间在装置层上方的金属化物层中制造存储器单元阵列。

方法可包含在装置层中制造解码器电路。在一些实例中，解码器电路经配置以对存储器单元阵列的地址进行解码且包含具有第一栅极氧化物的MOS逻辑门。在一些实例中，控制器电路包含具有不同于第一栅极氧化物的第二栅极氧化物的MOS逻辑门。在一些实例中，第二栅极氧化物与第一栅极氧化物相比具有不同的厚度或不同的材料组成。在一些实例中，存储器单元阵列与控制器电路的第一部分重叠，且控制器电路的第二部分延伸超出存储器单元阵列。在一些实例中，存储器单元阵列与所有控制器电路重叠。

描述一种设备。在一些实例中，设备可支持用于在衬底上制造经配置以在第一电压下操作的控制器电路的构件，且支持用于在衬底上制造经配置以在高于第一电压的第二电压下操作的存储器单元阵列的构件。在一些实例中，每一存储器单元包含硫族化合物存储和选择器元件。在一些实例中，存储器单元阵列至少部分地与控制器电路重叠。在一些实例中，用于制造控制器电路的构件包含用于在第一制造步骤期间在衬底上方的装置层中制造晶体管的构件。在一些实例中，用于制造存储器单元阵列的构件包含用于在第二制造步骤期间在装置层上方的金属化物层中制造存储器单元阵列的构件。

设备可支持用于在装置层中制造解码器电路的构件。在一些实例中，解码器电路经配置以对存储器单元阵列的地址进行解码且包含具有第一栅极氧化物的MOS逻辑门。在一些实例中，控制器电路包含具有不同于第一栅极氧化物的第二栅极氧化物的MOS逻辑门。在一些实例中，第二栅极氧化物与第一栅极氧化物相比具有不同的厚度或不同的材料组成。在一些实例中，存储器单元阵列与控制器电路的第一部分重叠，且控制器电路的第二部分延伸超出存储器单元阵列。在一些实例中，存储器单元阵列与所有控制器电路重叠。

应注意，本文中所描述的方法描述可能的实施方案，且操作和步骤可以重新布置或以其它方式加以修改，且其它实施方案是可能的。此外，可组合来自方法中的两个或更多个的方面。

可使用各种不同技艺和技术中的任一个来表示本文中所描述的信息和信号。举例来说，可通过电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示在整个上文描述中可能参考的数据、指令、命令、信息、信号、位、符号和芯片。一些图式可将信号示出为单个信号；然而，所属领域的一般技术人员将理解，所述信号可表示信号总线，其中总线可具有各种位宽度。

术语“电子通信”和“耦合”是指支持组件之间的电子流的组件之间的关系。此可包含组件之间的直接连接或可包含中间组件。彼此成电子通信或耦合的组件可以主动地交换电子或信号(例如，在通电电路中)，也可以不主动地交换电子或信号(例如，在断电电路中)，但可经配置且用于在电路通电后交换电子或信号。作为实例，经由开关(例如，晶体管)物理连接的两个组件电子通信，或可耦合而不管开关的状态(即，断开或闭合)。

如本文所使用，术语“基本上”是指经修饰特征(例如由术语基本上修饰的动词或形容词)不必是绝对的但要足够接近以便获得特征的优点。

如本文中所使用，术语“电极”可指代电导体，且在一些情况下，可用作到存储器单元或存储器阵列的其它组件的电接触件。电极可包含迹线、导线、导电线、导电层等，其提供存储器阵列102的元件或组件之间的导电路径。

本文中论述的装置，包含存储器阵列，可形成于例如硅、锗、硅锗合金、砷化镓、氮化镓等半导体衬底上。在一些情况下，衬底为半导体晶圆。在其它情况下，衬底可为绝缘体上硅(SOI)衬底，例如玻璃上硅(SOG)或蓝宝石上硅(SOP)，或另一衬底上的半导体材料的外延层。可以通过使用包含但不限于磷、硼或砷的各种化学物质的掺杂来控制衬底或衬底的子区的导电性。可在衬底的初始形成或生长期间，通过离子植入或通过任何其它掺杂方法来执行掺杂。

本文结合附图阐述的描述内容描述了实例配置，且并不表示可实施的或在权利要求书的范围内的所有实例。本文中所使用的术语“示范性”是指“充当实例、例子或说明”，且不“优选于”或“优于”其它实例。出于提供对所描述的技术的理解的目的，具体实施方式包含特定细节。然而，可在没有这些具特定细节之情况下实践这些技术。在一些情况下，以框图形式展示众所周知的结构及装置以免混淆所描述实例的概念。

在附图中，类似组件或特征可以具有相同参考标记。另外，可通过在参考标记之后跟着短划线和在类似组件当中进行区分的第二标记来区分相同类型的各种组件。如果在说明书中仅使用第一参考标记，则描述内容适用于具有相同第一参考标记而与第二参考标记无关的类似组件中的任何一个。

可使用通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其经设计以执行本文所描述的功能的任何组合来实施或执行结合本公开而描述的各种说明性块和模块。通用处理器可以是微处理器，但在替代方案中，处理器可以是任何常规处理器、控制器、微控制器或状态机。处理器还可实施为计算装置的组合(例如DSP和微处理器的组合、多个微处理器、与DSP核心结合的一或多个微处理器，或任何其它此类配置)。

本文中所描述的功能可以硬件、由处理器执行的软件、固件或其任何组合实施。如果以由处理器执行的软件来实施，则可以将功能作为一或多个指令或代码存储于计算机可读媒体上或通过计算机可读媒体予以传输。其它实例及实施方案在本公开及所附权利要求书的范围内。例如，由于软件的性质，本文描述的功能可以使用由处理器执行的软件、硬件、固件、硬连线或任何这些的组合来实施。实施功能的特征也可物理上位于各个位置处，包含经分布以使得功能的各部分在不同物理位置处实施。此外，如本文(包含在权利要求书中)所使用，如在项列表(例如，以例如“中的至少一个”或“中的一或多个”的短语开头的项列表)中所使用的“或”指示包含性列表，使得例如A、B或C中的至少一个的列表意指A或B或C或AB或AC或BC或ABC(即，A和B和C)。另外，如本文所用，短语“基于”不应被理解为指代一组封闭条件。例如，在不脱离本公开的范围的情况下，描述为“基于条件A”的示范性步骤可基于条件A和条件B两者。换句话说，如本文所用，短语“基于”应同样地解释为短语“至少部分地基于”。

计算机可读媒体包含非暂时性计算机存储媒体以及包含促进将计算机程序从一处传递到另一处的任何媒体的通信媒体两者。非暂时性存储媒体可为可由通用或专用计算机存取的任何可用媒体。借助于实例而非限制，非暂时性计算机可读媒体可包括RAM、ROM、电可擦除可编程只读存储器(EEPROM)、光盘(CD)ROM或其它光盘存储装置、磁盘存储装置或其它磁性存储装置，或可用以携载或存储呈指令或数据结构形式的所要程序代码装置且可由通用或专用计算机或通用或专用处理器存取的任何其它非暂时性媒体。并且，适当地将任何连接称作计算机可读媒体。举例来说，如果使用同轴电缆、光纤电缆、双绞线、数字订户线(DSL)或例如红外线、无线电和微波的无线技术从网站、服务器或其它远程源传输软件，则所述同轴电缆、光纤电缆、双绞线、数字订户线(DSL)或例如红外线、无线电和微波的无线技术包含在媒体的定义中。如本文中所使用，磁盘和光盘包含CD、激光光盘、光学光盘、数字多功能光盘(DVD)、软盘和蓝光光盘，其中磁盘通常以磁性方式再现数据，而光盘用激光以光学方式再现数据。以上各项的组合也包含在计算机可读媒体的范围内。

提供本文中的描述以使得所属领域的技术人员能够制造或使用本公开。所属领域的技术人员将易于了解对本公开的各种修改，且本文中限定的一般原理可在不脱离本公开的范围的情况下应用于其它变体。因此，本公开不限于本文所描述的实例和设计，而是被赋予与本文所公开的原理和新颖特征一致的最宽范围。