半导体元件及其制作方法

本申请是中国发明专利申请(申请号：202010235266.X，申请日：2020年03月30日，发明名称：半导体元件及其制作方法)的分案申请。

技术领域

本发明涉及一种制作半导体元件，尤其是涉及一种制作磁阻式随机存取存储器(magnetoresistive random access memory,MRAM)元件的方法。

背景技术

已知，磁阻(magnetoresistance,MR)效应是材料的电阻随着外加磁场的变化而改变的效应，其物理量的定义，是在有无磁场下的电阻差除上原先电阻，用以代表电阻变化率。目前，磁阻效应已被成功地运用在硬盘生产上，具有重要的商业应用价值。此外，利用巨磁电阻物质在不同的磁化状态下具有不同电阻值的特点，还可以制成磁性随机存储器(MRAM)，其优点是在不通电的情况下可以继续保留存储的数据。

上述磁阻效应还被应用在磁场感测(magnetic field sensor)领域，例如，移动电话中搭配全球定位系统(global positioning system,GPS)的电子罗盘(electroniccompass)零组件，用来提供使用者移动方位等信息。目前，市场上已有各式的磁场感测技术，例如，各向异性磁阻(anisotropic magnetoresistance,AMR)感测元件、巨磁阻(GMR)感测元件、磁隧道结(magnetic tunneling junction,MTJ)感测元件等等。然而，上述技术现有技术的缺点通常包括：较占芯片面积、制作工艺较昂贵、较耗电、灵敏度不足，以及易受温度变化影响等等，而有必要进一步改进。

发明内容

本发明一实施例公开一种制作半导体元件的方法。首先提供一基底，该基底包含一逻辑区以及一磁阻式随机存取存储器(magnetoresistive random access memory,MRAM)区域，然后形成一磁隧道结(magnetic tunneling junction,MTJ)于MRAM区域上，形成一金属内连线于MTJ上，形成一介电层于金属内连线上，图案化介电层以形成多个开口，最后再形成阻挡层于被图案化的介电层以及金属内连线上并填满该等开口。

本发明另一实施例公开一种半导体元件，其主要包含：一基底包含逻辑区以及磁阻式随机存取存储器(MRAM)区域、一磁隧道结(MTJ)设于MRAM区域上、金属内连线设于MTJ上以及阻挡层设于金属内连线上。

附图说明

图1为本发明一实施例制作一MRAM单元的上视图；

图2为本发明一实施例制作一MRAM单元的上视图；

图3为本发明一实施例制作一MRAM单元的上视图；

图4为图2与图3中沿着切线AA’制作半导体元件的剖面示意图；

图5为图1中沿着切线BB’制作半导体元件的剖面示意图；

图6为本发明一实施例的一半导体元件的结构示意图。

主要元件符号说明

12:基底

14:MRAM区域

16:逻辑区域

18:层间介电层

20:接触插塞

22:金属内连线结构

24:金属间介电层

26:金属内连线

28:金属内连线结构

30:金属间介电层

32:金属内连线

34:MTJ

36:固定层

38:阻障层

40:自由层

42:下电极

44:上电极

46:金属间介电层

48:金属内连线

50:停止层

52:金属间介电层

54:金属内连线

56:停止层

58:材料层

60:阻挡层

62:接触垫

64:介电层

66:介电层

68:介电层

70:开口

具体实施方式

请参照图1至图5，图1至图3为本发明不同实施例制作半导体元件，或更具体而言一MRAM单元的上视图，图4为图2与图3中沿着切线AA’制作半导体元件的剖面示意图，图5则为图1中沿着切线BB’制作半导体元件的剖面示意图。如图1至图5所示，首先提供一基底12，例如一由半导体材料所构成的基底12，其中半导体材料可选自由硅、锗、硅锗复合物、硅碳化物(silicon carbide)、砷化镓(gallium arsenide)等所构成的群组，且基底12上较佳定义有一MRAM区域14以及一逻辑区域16。

基底12上可包含例如金属氧化物半导体(metal-oxide semiconductor,MOS)晶体管等主动(有源)元件、被动(无源)元件、导电层以及例如层间介电层(interlayerdielectric,ILD)18等介电层覆盖于其上。更具体而言，基底12上可包含平面型或非平面型(如鳍状结构晶体管)等MOS晶体管元件，其中MOS晶体管可包含栅极结构(例如金属栅极)以及源极/漏极区域、间隙壁、外延层、接触洞蚀刻停止层等晶体管元件，层间介电层18可设于基底12上并覆盖MOS晶体管，且层间介电层18可具有多个接触插塞20电连接MOS晶体管的栅极结构以及/或源极/漏极区域。由于平面型或非平面型晶体管与层间介电层18等相关制作工艺均为本领域所熟知技术，在此不另加赘述。

然后于MRAM区域14以及逻辑区域16的层间介电层18上依序形成金属内连线结构22、28电连接前述的接触插塞26，其中金属内连线结构22包含一停止层(图未示)设于层间介电层18上、一金属间介电层24以及金属内连线26镶嵌于金属间介电层24中，金属内连线结构28则包含一停止层(图未示)、一金属间介电层30以及多个金属内连线32镶嵌于停止层与金属间介电层30中。

在本实施例中，金属内连线结构22中的各金属内连线26较佳包含一沟槽导体(trench conductor)，金属内连线结构28中设于MRAM区域14的的金属内连线32则包含接触洞导体(via conductor)。另外各金属内连线结构22、28中的各金属内连线26、32均可依据单镶嵌制作工艺或双镶嵌制作工艺镶嵌于金属间介电层24、30以及/或停止层中并彼此电连接。例如各金属内连线26、32可更细部包含一阻障层以及一金属层，其中阻障层可选自由钛(Ti)、氮化钛(TiN)、钽(Ta)以及氮化钽(TaN)所构成的群组，而金属层可选自由钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungsten phosphide，CoWP)等所构成的群组，但不局限于此。由于单镶嵌或双镶嵌制作工艺是本领域所熟知技术，在此不另加赘述。此外在本实例中金属内连线26较佳包含铜、金属内连线32较佳包含钨、金属间介电层24、30较佳包含氧化硅、而停止层则包含氮掺杂碳化物层(nitrogen doped carbide,NDC)、氮化硅、或氮碳化硅(silicon carbon nitride,SiCN)，但不局限于此。

接着先形成一MTJ堆叠结构(图未示)于金属内连线结构28上，再进行一道或一道以上蚀刻制作工艺去除部分MTJ堆叠结构以形成多个MTJ例如MTJ 34于MRAM区域14。值得注意的是，本实施例于图案化MTJ堆叠结构所进行的蚀刻制作工艺可包含反应性离子蚀刻制作工艺(reactive ion etching,RIE)以及/或离子束蚀刻制作工艺(ion beam etching,IBE)，且由于离子束蚀刻制作工艺的特性，剩余的金属间介电层30上表面较佳略低于金属内连线32上表面且金属间介电层30上表面较佳呈现一弧形或曲面。

在本实施例中，各MTJ 34较佳包含一固定层(fixed layer)36、一阻障层(barrierlayer)38以及一自由层(free layer)40，其中各MTJ 34下方设有一下电极42而上方则设有上电极44。在本实施例中，下电极42与上电极44较佳包含导电材料，例如但不局限于钽(Ta)、铂(Pt)、铜(Cu)、金(Au)、铝(Al)或氮化钛(TiN)。固定层36可以是由反铁磁性(antiferromagnetic,AFM)材料所构成者，例如铁锰(FeMn)、铂锰(PtMn)、铱锰(IrMn)、氧化镍(NiO)等，用以固定或限制邻近层的磁矩方向。阻障层38可由包含氧化物的绝缘材料所构成，例如氧化铝(AlO

然后先依序形成一遮盖层(图未示)以及一金属间介电层46于MTJ 34上并覆盖金属间介电层30表面，再进行一平坦化制作工艺，例如利用化学机械研磨(chemicalmechanical polishing,CMP)制作工艺去除部分金属间介电层46，使剩余遮盖层与金属间介电层46约略切齐上电极44顶部。接着进行一光刻暨蚀刻制作工艺去除逻辑区域16的部分金属间介电层46形成接触洞(图未示)，再填入导电材料于各接触洞内并搭配平坦化制作工艺形成金属内连线48电连接下方的金属内连线26。在本实施例中，遮盖层较佳包含氮化硅，但又可依据制作工艺需求选用其他介电材料，例如又可包含氧化硅、氮氧化硅或氮碳化硅。金属间介电层46则较佳包含一超低介电常数介电层，其可包含多孔性介电材料例如但不局限于氧碳化硅(silicon oxycarbide,SiOC)。

随后依序形成一停止层50以及另一金属间介电层52于MTJ 34上并覆盖遮盖层与金属间介电层46表面，再进行一道或一道以上光刻暨蚀刻制作工艺去除MRAM区域14及逻辑区域16的部分金属间介电层52与部分停止层50形成接触洞(图未示)。然后依序形成一阻障层以及一金属层于各接触洞中并填满接触洞，其中阻障层可包含例如钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)或其组合而金属层则可包含钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungsten phosphide，CoWP)或其组合等低电阻材料。接着进行一平坦化制作工艺，例如利用CMP去除部分金属层及部分阻障层以形成金属内连线54连接MRAM区域14内的上电极44以及逻辑区域16的金属内连线48。

随后先形成另一停止层56于金属间介电层52上并覆盖金属内连线54，然后以光刻暨蚀刻制作工艺去除逻辑区域16的部分停止层56形成开口(图未示)暴露出下方的金属内连线54，形成一材料层58于停止层56上并填满上述开口，再进行另一光刻暨蚀刻制作工艺图案化材料层58以同时于MRAM区域14以及逻辑区域16形成图案化的材料层58，其中MRAM区域14的材料层58较佳作为一阻挡层60而逻辑区域16的材料层58则较佳作为接触垫62。在本实施例中，材料层58或阻挡层60较佳包含导电材料或金属材料，其中阻挡层60若由金属所构成则较佳包含铝。由于MRAM区域14的阻挡层60与下方金属内连线54之间有停止层56隔开而逻辑区域16的材料层58则是直接接触下方的金属内连线54，因此MRAM区域14的阻挡层60较佳不电连接正下方的MTJ 34。

需注意的是，本发明所揭露的阻挡层60从上视角度来看可依据制作工艺需求具有不同形状或态样覆盖下方的MTJ 34，例如可如图1所示完全覆盖MRAM区域14，如图2所示以线条型态样设于MTJ上方，或如图3所示般呈现约略棋盘或栅栏状的图案。另外阻挡层60的剖面结构依据所撷取的角度方向可如图4所示般分别设于各MTJ 34正上方或如图5所示同时重叠多个MTJ 34，其中阻挡层60较佳不电连接正下方的金属内连线54以及/或MTJ 34，这些变化型均属本发明所涵盖的范围。

之后依序形成多个介电层例如介电层64、66、68于MRAM区域14以及逻辑区域16的停止层56上并覆盖阻挡层60，利用光刻暨蚀刻制作工艺去除逻辑区域16的部分介电层66、68形成开口70，选择性进行一高压退火制作工艺利用氢气在约略摄氏400度的环境下对整个结构进行调整，最后再依序制作工艺或产品需于开口70内形成打线连接外部电路。在本实施例中，介电层64可包含氧化硅、氮化硅、氮氧化硅或超低介电常数介电层等材料，介电层66较佳包含氧化硅，而介电层68则较佳包含氮化硅。至此即完成本发明一实施例的半导体元件的制作。

请继续参照图6，图6另揭露本发明一实施例的一半导体元件的结构示意图。如图6所示，相较于前述实施例以金属所构成的材料于MRAM区域14形成阻挡层60遮蔽下方的MTJ34，本发明又可选择省略于MRAM区域14形成金属阻挡层60的步骤并改以由介电材料所构成的阻挡层60来遮蔽下方的MTJ 34。举例来说，可先依据前述图4的制作工艺于形成停止层56之后形成材料层58于停止层56上，然后进行一光刻暨蚀刻制作工艺图案化材料层58并仅于逻辑区域16形成图案化的材料层58作为接触垫62但不在MRAM区域14形成任何图案化材料层58，之后再形成介电层64、66、68于MRAM区域14以及逻辑区域16的停止层56上并覆盖逻辑区域16的材料层58，利用光刻暨蚀刻制作工艺去除逻辑区域16的部分介电层66、68形成开口70，进行另一道光刻暨蚀刻制作工艺去除逻辑区域16的所有介电层68，最后再依序制作工艺或产品需于开口70内形成打线连接外部电路。

需注意的是，相较于前述实施例中最上层的介电层68由氮化硅所构成，本实施例中的阻挡层60或介电层68较佳选用可隔绝氢气的介电材料例如但不局限于碳化硅(SiC)、氮碳化硅(SiCN)以及/或氮碳氧化硅(SiCON)。此外，相较于前述实施例于逻辑区域16形成开口70时保留最上层的介电层68，本实施例可选择于逻辑区域16形成开口70后再利用另一道光刻暨蚀刻制作工艺去除逻辑区域16的所有介电层68，此变化形均属本发明所涵盖的范围。

一般而言，现行MRAM单元于后段(beck-end-of-the-line,BEOL)制作工艺如进行金属内连线制作工艺时通常会以一道高压退火制作工艺来对整个结构进行调整，其中退火制作工艺所伴随的反应气体如氢气在无阻隔情况下通常会直接影响金属内连线下方MTJ的磁性表现甚至造成元件毁损。为了解决此问题本发明较佳于MRAM区域的MTJ上方设置一由金属或介电材料所构成的阻挡层来阻绝氢气的渗透，其中阻挡层较佳不直接接触MTJ正上方的金属内连线，且阻挡层可依据产品需求如图1实施例般完全覆盖MRAM区域14，如图2所示以线条型态样设于MRAM区域，或如图3所示般以约略棋盘或栅栏状图案覆盖整个MRAM区域。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。