半导体器件及其形成方法

技术领域

本申请的实施例涉及半导体器件及其形成方法。

背景技术

半导体器件用于各种电子应用中，诸如例如，个人计算机、手机、数码相机和其它电子设备。半导体器件通常通过在半导体衬底上方依次沉积绝缘层或介电层、导电层和半导体材料层并且使用光刻图案化各个材料层以在其上形成电路组件和元件来制造。

半导体工业通过不断减小最小部件尺寸来不断提高各个电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许更多的组件集成至给定区域中。但是，随着最小部件尺寸的减小，出现了应解决的额外的问题。

发明内容

本申请的一些实施例提供了一种半导体器件，包括：器件层，包括第一晶体管；第一互连结构，位于所述器件层的前侧上；以及第二互连结构，位于所述器件层的背侧上，所述第二互连结构包括：第一介电层，位于所述器件层的所述背侧上；接触件，穿过所述第一介电层延伸至所述第一晶体管的所述源极/漏极区域；导线，通过所述接触件电连接至所述第一晶体管的所述源极/漏极区域；以及散热路径，热连接至所述器件层，所述散热路径延伸至所述第二互连结构的与所述器件层相对的表面，其中，所述散热路径包括伪通孔。

本申请的另一些实施例提供了一种半导体器件，包括：衬底；第一互连结构，位于所述衬底上方；器件层，位于所述第一互连结构上方，其中，所述器件层包括第一晶体管和第二晶体管，所述第一晶体管电连接至所述第一互连结构中的导电部件；第二互连结构，位于所述器件层上方，所述第二互连结构包括：电源轨，通过背侧源极/漏极接触件电连接至所述第二晶体管的源极/漏极区域；以及伪通孔，位于所述第一介电层中，所述伪通孔热连接至所述电源轨；钝化层，接触所述第二互连结构的所述第一介电层；以及凸块下金属(UBM)，位于所述钝化层中，所述凸块下金属通过所述伪通孔热连接至所述电源轨。

本申请的又一些实施例提供了一种形成半导体器件的方法，包括：在半导体衬底上形成晶体管；减薄所述半导体衬底以暴露所述晶体管的源极/漏极区域；在减薄所述半导体衬底之后，在所述晶体管的背侧上形成第一互连结构，其中，形成所述第一互连结构包括：在所述晶体管的背侧上沉积第一介电层；穿过所述第一介电层形成接触件，所述接触件电连接至所述晶体管的源极/漏极区域；形成电连接至所述接触件的导线；以及形成从所述导线至所述第一互连结构的与所述晶体管相对的表面的散热路径，其中，所述散热路径包括伪通孔；以及在所述第一互连结构上方形成外部连接件，所述外部连接件通过所述伪通孔热连接至所述导线。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1示出了根据一些实施例的三维视图中的纳米结构场效应晶体管(纳米FET)的实例。

图2、图3、图4、图5、图6A、图6B、图7A、图7B、图8A、图8B、图9A、图9B、图10A、图10B、图11A、图11B、图11C、图12A、图12B、图12C、图12D、图13A、图13B、图13C、图14A、图14B、图15A、图15B、图16A、图16B、图17A、图17B、图18A、图18B、图18C、图19A、图19B、图19C、图20A、图20B、图20C、图21、图22、图23、图24、图25、图26、图27、图28、图29A、图29B和图29C是根据一些实施例的制造纳米FET中的中间阶段的截面图。

图30A、图30B和图30C是根据一些实施例的半导体器件的截面图。

图31是根据一些实施例的半导体器件的截面图。

具体实施方式

以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。

随着技术节点在半导体器件的高级节点中缩小，由于用于散热的芯片面积减小和晶体管密度增大，所以在操作期间器件的温度也会升高。各个实施例提供了从产生热量的器件(例如，晶体管、电阻器等)至芯片的外部的导热路径，从而允许提高散热并且补偿操作温度升高。在一些实施例中，导热路径包括形成在半导体芯片的背侧和/或前侧上的互连结构中的伪部件。

以下在管芯包括纳米FET的特定上下文中描述了实施例。但是，代替纳米FET或与纳米FET结合，各个实施例可以应用于包括其它类型的晶体管(例如，鳍式场效应晶体管(FinFET)、平面晶体管、薄膜晶体管(TFT)等)的管芯。

图1示出了根据一些实施例的三维视图中的纳米FET(例如，纳米线FET、纳米片FET等)的实例。纳米FET包括位于衬底50(例如，半导体衬底)上的鳍66上方的纳米结构55(例如，纳米片、纳米线等)，其中纳米结构55用作纳米FET的沟道区域。纳米结构55可以包括p型纳米结构、n型纳米结构或它们的组合。隔离区域68设置在可以在相邻的隔离区域68之上并且从相邻的隔离区域68之间突出的相邻的鳍66之间。虽然隔离区域68描述/示出为与衬底50分隔开，但是如本文所使用的，术语“衬底”可以指单独的半导体衬底或半导体衬底和隔离区域的组合。此外，虽然鳍66的底部与衬底50示出为的单个、连续的材料，但是鳍66和/或衬底50的底部可以包括单个材料或多种材料。在该背景下，鳍66是指在相邻隔离区域68之间延伸的部分。

栅极介电层96位于鳍66的顶面上方并且沿纳米结构55的顶面、侧壁和底面。栅电极98位于栅极介电层96上方。外延源极/漏极区域90设置在栅极介电层96和栅电极98的相对侧上的鳍66上。

图1还示出了随后图中使用的参考截面。截面A-A’沿栅电极98的纵轴并且在例如垂直于纳米FET的外延源极/漏极区域90之间的电流方向的方向上。截面B-B’垂直于截面A-A’，并且平行于纳米FET的鳍66的纵轴，并且在例如纳米FET的外延源极/漏极区域90之间的电流方向上。截面C-C’平行于截面A-A’，并且延伸穿过纳米FET的外延源极/漏极区域。为了清楚起见，随后附图参考这些参考截面。

在使用后栅极工艺形成的纳米FET的上下文中讨论本文讨论的一些实施例。在其它实施例中，可以使用先栅极工艺。而且，一些实施例考虑了在诸如平面FET的平面器件中或在鳍式场效应晶体管(FinFET)中使用的各个方面。

图2至图20C是根据一些实施例的制造纳米FET中的中间阶段的截面图。图2至图5、图6A、图13A、图14A、图15A、图16A、图17A、图18A、图19A、图20A、图29A和图30A示出了图1所示的参考截面A-A’。图6B、图7B、图8B、图9B、图10B、图11B、图11C、图12B、图12D、图13B、图14B、图15B、图16B、图17B、图18B、图19B、图20B、图21、图22、图23、图24、图25、图26、图27、图28、图29B、图30B和图31示出了图1所示的参考截面B-B’。图7A、图8A、图9A、图10A、图11A、图12A、图12C、图13C、图18C、图19C、图20C、图29C和图30C示出了图1中所示的参考截面C-C’。

在图2中，提供了衬底50。衬底50可以是半导体衬底，诸如块状半导体、绝缘体上半导体(SOI)衬底等，其可以掺杂的(例如，用p型或n型掺杂剂)或未掺杂的。衬底50可以是晶圆，诸如硅晶圆。通常，SOI衬底是形成在绝缘层上的半导体材料层。绝缘层可以是例如埋氧(BOX)层、氧化硅层等。在通常是硅或玻璃衬底的衬底上提供绝缘层。也可以使用其它衬底，诸如多层或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷砷化镓铟；或它们的组合。

衬底50具有n型区域50N和p型区域50P。n型区域50N可以用于形成n型器件，诸如NMOS晶体管，例如，n型纳米FET，并且p型区域50P可以用于形成p型器件，诸如PMOS晶体管，例如，p型纳米FET。n型区域50N可以与p型区域50P物理分隔开(如通过分隔器20示出)，并且任何数量的器件部件(例如，其它有源器件、掺杂区域、隔离结构等)可以设置在n型区域50N和p型区域50P之间。虽然示出了一个n型区域50N和一个p型区域50P，但是可以提供任何数量的n型区域50N和p型区域50P。

进一步在图2中，在衬底50上方形成多层堆叠件64。多层堆叠件64包括第一半导体层51A-51C(统称为第一半导体层51)和第二半导体层53A-53C(统称为第二半导体层53)的交替层。为了说明的目的，并且如下面更详细讨论的，将去除第二半导体层53并且将图案化第一半导体层51以在p型区域50P中形成纳米FET的沟道区域。而且，将去除第一半导体层51并且将图案化第二半导体层53以在n型区域50N中形成纳米FET的沟道区域。然而，在一些实施例中，可以去除第一半导体层51并且可以图案化第二半导体层53以在n型区域50N中形成纳米FET的沟道区域，并且可以去除第二半导体层53并且可以图案化第一半导体层51以在p型区域50P中形成纳米FET的沟道区域。仍在其它实施例中，可以去除第一半导体层51并且可以图案化第二半导体层53以在n型区域50N和p型区域50P中形成纳米FET的沟道区域。在其它实施例中，可以去除第二半导体层53并且可以图案化第一半导体层51以在n型区域50N和p型区域50P中形成非FET的沟道区域。

为了说明的目的，多层堆叠件64示出为包括第一半导体层51和第二半导体层53的每个的三层。在一些实施例中，多层堆叠件64可以包括任何数量的第一半导体层51和第二半导体层53。可以使用工艺(诸如化学汽相沉积(CVD)、原子层沉积(ALD)、汽相外延(VPE)、分子束外延(MBE)等)外延生长多层堆叠件64的每层。在各个实施例中，第一半导体层51可以由适合于p型纳米FET的第一半导体材料形成，诸如硅锗等，并且第二半导体层53可以由适合于n型纳米FET的第二半导体材料形成，诸如硅、硅碳等。为了说明的目的，多层堆叠件64示出为具有适合于p型纳米FET的最底部的半导体层。在一些实施例中，多层堆叠件64可以形成为使得最底层是适合于n型纳米FET的半导体层。

第一半导体材料和第二半导体材料可以是彼此具有高蚀刻选择性的材料。因此，可以在不显著去除n型区域50N中的第二半导体材料的第二半导体层53的情况下去除第一半导体材料的第一半导体层51，从而允许图案化第二半导体层53以形成n型NSFETS的沟道区域。类似地，可以在不显著去除p型区域50P中的第一半导体材料的第一半导体层51的情况下去除第二半导体材料的第二半导体层53，从而允许图案化第一半导体层51以形成p型NSFETS的沟道区域。

现在参考图3，根据一些实施例，在衬底50中形成鳍66，并且在多层堆叠件64中形成纳米结构55。在一些实施例中，可以通过在多层堆叠件64和衬底50中蚀刻沟槽来分别在多层堆叠件64和衬底50中形成纳米结构55和鳍66。蚀刻可以是任何可接受的蚀刻工艺，诸如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或它们的组合。蚀刻可以是各向异性的。通过蚀刻多层堆叠件64形成纳米结构55可以进一步从第一半导体层51限定第一纳米结构52A-52C(统称为第一纳米结构52)，并且从第二半导体层53限定第二纳米结构54A-54C(统称为第二纳米结构54)。第一纳米结构52和第二纳米结构54可以进一步统称为纳米结构55。

可以通过任何合适的方法图案化鳍66和纳米结构55。例如，可以使用包括双重图案化或多重图案化工艺的一种或多种光刻工艺图案化鳍66和纳米结构55。通常，双重图案化或多重图案化工艺结合光刻和自对准工艺，从而允许产生例如间距小于使用单个、直接光刻工艺可获得的间距的图案。例如，在一个实施例中，在衬底上方形成并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后剩余的间隔件可以用于图案化鳍66。

为了说明的目的，图3示出了n型区域50N和p型区域50P中的鳍66具有基本相等的宽度。在一些实施例中，n型区域50N中的鳍66的宽度可以大于或薄于p型区域50P中的鳍66的宽度。此外，虽然鳍66和纳米结构55的每个自始至终示出为具有一致的宽度，但是在其它实施例中，鳍66和/或纳米结构55可以具有锥形侧壁，从而使得鳍66和/或纳米结构55的每个的宽度在朝着衬底50的方向上连续增大。在这样的实施例中，纳米结构55的每个可以具有不同的宽度并且在形状上是梯形的。

在图4中，浅沟槽隔离(STI)区域68形成为与鳍66相邻。STI区域68可以通过在衬底50、鳍66和纳米结构55上方并且在相邻鳍66之间沉积绝缘材料形成。绝缘材料可以是诸如氧化硅的氧化物、氮化物等或它们的组合，并且可以通过高密度等离子体CVD(HDP-CVD)、可流动CVD(FCVD)等或它们的组合形成。可以使用通过任何可接受的工艺形成的其它绝缘材料。在所示的实施例中，绝缘材料是通过FCVD工艺形成的氧化硅。一旦形成绝缘材料，则可以实施退火工艺。在实施例中，绝缘材料形成为使得过量绝缘材料覆盖纳米结构55。虽然绝缘材料示出为单层，但是一些实施例可以利用多层。例如，在一些实施例中，可以首先沿衬底50、鳍66和纳米结构55的表面形成衬垫(未单独示出)。此后，可以在衬垫上方形成诸如以上讨论的那些填充材料。

然后，对绝缘材料施加去除工艺以去除纳米结构55上方的过量绝缘材料。在一些实施例中，可以利用诸如化学机械抛光(CMP)的平坦化工艺、回蚀工艺、它们的组合等。平坦化工艺暴露纳米结构55，从而使得在平坦化工艺完成之后，纳米结构55和绝缘材料的顶面齐平。

然后，使绝缘材料凹进以形成STI区域68。使绝缘材料凹进，从而使得区域50N和区域50P中的鳍66的上部从相邻的STI区域68之间突出。此外，STI区域68的顶面可以具有如所示的平坦表面、凸表面、凹表面(诸如凹槽)或它们的组合。STI区域68的顶面可以通过适当的蚀刻形成为平坦的、凸的和/或凹的。可以使用可接受的蚀刻工艺使STI区域68凹进，诸如对绝缘材料的材料具有选择性的蚀刻工艺(例如，以比鳍66和纳米结构55的材料更快的速率蚀刻绝缘材料的材料)。例如，可以使用利用例如稀氢氟(dHF)酸的氧化物去除。

以上关于图2至图4描述的工艺仅仅是如何形成鳍66和纳米结构55的一个实例。在一些实施例中，鳍66和/或纳米结构55可以使用掩模和外延生长工艺形成。例如，可以在衬底50的顶面上方形成介电层，并且可以穿过介电层蚀刻沟槽以暴露下面的衬底50。可以在沟槽中外延生长外延结构，并且可以使介电层凹进，从而使得外延结构从介电层突出以形成鳍66和/或纳米结构55。外延结构可以包括以上讨论的交替的半导体材料，诸如第一半导体材料和第二半导体材料。在外延生长外延结构的一些实施例中，可以在生长期间原位掺杂外延生长的材料，这可以消除之前和/或随后的注入，但是可以一起使用原位和注入掺杂。

此外，仅为了说明的目的，第一半导体层51(和所得的纳米结构52)和第二半导体层53(和所得的纳米结构54)在本文中示出并且讨论为在p型区域50P和n型区域50N中包括相同的材料。因此，在一些实施例中，第一半导体层51和第二半导体层53中的一个或两个可以是不同的材料，或可以以不同的顺序形成在p型区域50P和n型区域50N中。

进一步在图4中，可以在鳍66、纳米结构55和/或STI区域68中形成适当的阱(未单独示出)。在具有不同阱类型的实施例中，可以使用光刻胶或其它掩模(未单独示出)实现用于n型区域50N和p型区域50P的不同注入步骤。例如，可以在n型区域50N和p型区域50P中的鳍66和STI区域68上方形成光刻胶。图案化光刻胶以暴露p型区域50P。可以通过使用旋涂技术形成并且可以使用可接受的光刻技术图案化光刻胶。一旦图案化光刻胶，则在p型区域50P中实施n型杂质注入，并且光刻胶可以用作掩模以基本防止n型杂质被注入至n型区域50N中。n型杂质可以是在区域中注入的在约10

在注入p型区域50P之后或之前，在p型区域50P和n型区域50N中的鳍66、纳米结构55和STI区域68上方形成光刻胶或其它掩模(未单独示出)。图案化光刻胶以暴露n型区域50N。可以通过使用旋涂技术形成并且可以使用可接受的光刻技术图案化光刻胶。一旦图案化光刻胶，则可以在n型区域50N中实施p型杂质注入，并且光刻胶可以用作掩模以基本防止p型杂质注入至p型区域50P中。p型杂质可以是在区域中注入的在约10

在n型区域50N和p型区域50P的注入之后，可以实施退火以修复注入损伤并且激活注入的p型和/或n型杂质。在一些实施例中，可以在生长期间原位掺杂外延鳍的生长材料，这可以消除注入，但是可以一起使用原位和注入掺杂。

在图5中，在鳍66和/或纳米结构55上形成伪介电层70。伪介电层70可以是例如氧化硅、氮化硅、它们的组合等，并且可以根据可接受的技术沉积或热生长。在伪介电层70上方形成伪栅极层72，并且在伪栅极层72上方形成掩模层74。可以在伪介电层70上方沉积并且然后平坦化伪栅极层72，诸如通过CMP。可以在伪栅极层72上方沉积掩模层74。伪栅极层72可以是导电材料或非导电材料，并且可以选自包括非晶硅、多晶硅(poly硅)、多晶硅锗(poly-SiGe)、金属氮化物、金属硅化物、金属氧化物和金属的组。可以通过物理汽相沉积(PVD)、CVD、溅射沉积或用于沉积所选材料的其它技术沉积伪栅极层72。伪栅极层72可以由从蚀刻隔离区域起具有高蚀刻选择性的其它材料制成。掩模层74可以包括例如氮化硅、氮氧化硅等。在该实例中，横跨n型区域50N和p型区域50P形成单个伪栅极层72和单个掩模层74。应该指出，仅为了说明的目的，伪介电层70示出为仅覆盖鳍66和纳米结构55。在一些实施例中，伪介电层70可以沉积为使得伪介电层70覆盖STI区域68，从而使得伪介电层70在伪栅极层72和STI区域68之间延伸。

图6A至图18C示出了制造实施例器件中的各个额外的步骤。图6A、图7A、图8A、图9A、图10A、图11A、图12A、图12C、图13A、图13C、图14A、图15A和图18C示出了区域50N或区域50P任何一个中的部件。在图6A和图6B中，可以使用可接受的光刻和蚀刻技术图案化掩模层74(见图5)以形成掩模78。然后可以将掩模78的图案转移至伪栅极层72和伪介电层70，以分别形成伪栅极76和伪栅极电介质71。伪栅极76覆盖鳍66的相应沟道区域。掩模78的图案可以用于将伪栅极76的每个与相邻的伪栅极76物理分隔开。伪栅极76也可以具有基本垂直于相应鳍66的长度方向的长度方向。

在图7A和图7B中，在图6A和图6B所示的结构上方分别形成第一间隔件层80和第二间隔件层82。随后将图案化第一间隔件层80和第二间隔件层82以用作用于形成自对准源极/漏极区域的间隔件。在图7A和图7B中，在STI区域68的顶面上形成第一间隔件层80；在鳍66、纳米结构55和掩模78的顶面和侧壁上形成第一间隔件层80；并且在伪栅极76和伪栅极电介质71的侧壁上形成第一间隔件层80。在第一间隔件层80上方沉积第二间隔件层82。第一间隔件层80可以使用诸如热氧化的技术由氧化硅、氮化硅、氮氧化硅等形成，或可以通过CVD、ALD等沉积。第二间隔件层82可以由具有与第一间隔件层80的材料不同的蚀刻速率的材料形成，诸如氧化硅、氮化硅、氮氧化硅等，并且可以通过CVD、ALD等沉积。

在形成第一间隔件层80之后并且在形成第二间隔件层82之前，可以实施用于轻掺杂的源极/漏极(LDD)区域(未单独示出)的注入。在具有不同器件类型的实施例中，类似于以上在图4中讨论的注入，可以在n型区域50N上方形成诸如光刻胶的掩模，同时暴露p型区域50P，并且可以将适当类型(例如，p型)的杂质注入至p型区域50P中的暴露的鳍66和纳米结构55中。然后可以去除掩模。随后，可以在p型区域50P上方形成诸如光刻胶的掩模，同时暴露n型区域50N，并且可以将适当类型的杂质(例如，n型)注入至n型区域50N中的暴露的鳍66和纳米结构55中。然后可以去除掩模。n型杂质可以是先前讨论的任何n型杂质，并且p型杂质可以是先前讨论的任何p型杂质。轻掺杂的源极/漏极区域可以具有在从约1x10

在图8A和图8B中，蚀刻第一间隔件层80和第二间隔件层82以形成第一间隔件81和第二间隔件83。如将在下面更详细讨论的，第一间隔件81和第二间隔件83用于自对准随后形成的源极/漏极区域，以及在随后处理期间保护鳍66和/或纳米结构55的侧壁。可以使用诸如各向同性蚀刻工艺(例如，湿蚀刻工艺)、各向异性蚀刻工艺(例如，干蚀刻工艺)等的合适的蚀刻工艺蚀刻第一间隔件层80和第二间隔件层82。在一些实施例中，第二间隔件层82的材料具有与第一间隔件层80的材料不同的蚀刻速率，从而使得第一间隔件层80可以在图案化第二间隔件层82时用作蚀刻停止层，并且从而使得第二间隔件层82可以在图案化第一间隔件层80时用作掩模。例如，可以使用各向异性蚀刻工艺蚀刻第二间隔件层82，其中第一间隔件层80用作蚀刻停止层，其中第二间隔件层82的剩余部分形成如图8A所示的第二间隔件层83。此后，第二间隔件83在蚀刻第一间隔件层80的暴露部分的同时用作掩模，从而形成如图8A所示的第一间隔件81。

如图8A所示，第一间隔件81和第二间隔件83设置在鳍66和/或纳米结构55的侧壁上。如图8B所示，在一些实施例中，可以从与掩模78、伪栅极76和伪栅极电介质71相邻的第一间隔件层80上方去除第二间隔件层82，并且第一间隔件81设置在掩模78、伪栅极76和伪介电层60的侧壁上。在其它实施例中，第二间隔件层82的部分可以保留在与掩模78、伪栅极76和伪栅极电介质71相邻的第一间隔件层80上方。

应该指出，以上公开总体上描述了形成间隔件和LDD区域的工艺。可以使用其它工艺和顺序。例如，可以利用更少或额外的间隔件，可以利用不同顺序的步骤(例如，可以在沉积第二间隔件层82之前图案化第一间隔件81)，可以形成和去除额外的间隔件等等。此外，n型和p型器件可以使用不同的结构和步骤形成。

在图9A和图9B中，根据一些实施例，在鳍66、纳米结构55和衬底50中形成第一凹槽86。随后将在第一凹槽86中形成外延源极/漏极区域。第一凹槽86可以穿过第一纳米结构52和第二纳米结构54并且延伸至衬底50中。如图9A所示，STI区域58的顶面可以与第一凹槽86的底面齐平。在各个实施例中，可以蚀刻鳍66，从而使得第一凹槽86的底面设置在STI区域68的顶面的下方；等。第一凹槽86可以通过使用诸如RIE、NBE等的各向异性蚀刻工艺蚀刻鳍66、纳米结构55和衬底50形成。在用于形成第一凹槽86的蚀刻工艺期间，第一间隔件81、第二间隔件83和掩模78掩蔽鳍66、纳米结构55和衬底50的部分。单个蚀刻工艺或多个蚀刻工艺可以用于蚀刻纳米结构55和/或鳍66的每层。在第一凹槽86达到期望的深度之后，定时蚀刻工艺可以用于停止蚀刻第一凹槽86。

在图10A和图10B中，蚀刻由第一凹槽86暴露的由第一半导体材料形成的多层堆叠件64的层的侧壁的部分(例如，第一纳米结构52)，以在n型区域50N中形成侧壁凹槽88，并且蚀刻由第一凹槽86暴露的由第二半导体材料形成的多层堆叠件56的层的侧壁的部分(例如，第二纳米结构54)，以在p型区域50N中形成侧壁凹槽88。虽然凹槽88中的第一纳米结构52和第二纳米结构54的侧壁在图10B中示出为笔直的，但是侧壁可以是凹的或凸的。可以使用诸如湿蚀刻等的各向同性蚀刻工艺蚀刻侧壁。可以使用掩模(未示出)保护p型区域50P，同时对第一半导体材料具有选择性的蚀刻剂用于蚀刻第一纳米结构52，从而使得与n型区域50N中的第一纳米结构52相比，第二纳米结构54和衬底50保持相对未蚀刻。类似地，可以使用掩模(未示出)保护n型区域50N，同时对第二半导体材料具有选择性的蚀刻剂用于蚀刻第二纳米结构54，从而使得与在p型区域50P中的第二纳米结构54相比，第一纳米结构52和衬底50保持相对未蚀刻。在第一纳米结构52包括例如SiGe并且第二纳米结构54包括例如Si或SiC的实施例中，利用四甲基氢氧化铵(TMAH)、氢氧化铵(NH

在图11A至图11C中，在侧壁凹槽88中形成第一内部间隔件90。第一内部间隔件层90可以通过在图10A和图10B所示的结构上方沉积内部间隔件层(未单独示出)形成。第一内部间隔件90用作随后形成的源极/漏极区域和栅极结构之间的隔离部件。如将在下面更详细讨论的，将在凹槽86中形成源极/漏极区域，同时n型区域50N中的第一纳米结构52和p型区域50P中的第二纳米结构54将由对应的栅极结构代替。

可以通过诸如CVD、ALD等的共形沉积工艺沉积内部间隔件层。内部间隔件层可以包括诸如氮化硅或氮氧化硅的材料，但是可以利用诸如具有小于约3.5的k值的任何低介电常数(低k)材料的任何合适的材料。然后可以各向异性蚀刻内部间隔件层以形成第一内部间隔件90。虽然第一内部间隔件90的外侧壁示出为与n型区域50N中的第二纳米结构54的侧壁齐平并且与p型区域50P中的第一纳米结构52的侧壁齐平，但是第一内部间隔件90的外侧壁可以分别延伸超过第二纳米结构54和/或第一纳米结构52的侧壁或从第二纳米结构54和/或第一纳米结构52的侧壁凹进。

此外，虽然第一内部间隔件90的外侧壁在图11B中示出为笔直的，但是第一内部间隔件90的外侧壁可以是凹的或凸的。作为实例，图11C示出了第一纳米结构52的侧壁是凹的，第一内部间隔件90的外侧壁是凹的并且第一内部间隔件从n型区域50P中的第二纳米结构54的侧壁凹进的实施例。也示出了第二纳米结构54的侧壁是凹的，第一内部间隔件90的外侧壁是凹的并且第一内部间隔件从p型区域50P中的第一纳米结构52的侧壁凹进的实施例。可以通过诸如RIE、NBE等的各向异性蚀刻工艺蚀刻内部间隔件层。第一内部间隔件90可以用于防止通过随后的蚀刻工艺(诸如用于形成栅极结构的蚀刻工艺)对随后形成的源极/漏极区域(诸如下面关于图12A至图12C讨论的外延源极/漏极区域92)的损坏。

在图12A至图12C中，在第一凹槽86中形成外延源极/漏极区域92。在一些实施例中，源极/漏极区域92可以在n型区域50N中的第二纳米结构54上以及在p型区域50P中的第一纳米结构52上施加应力，从而提高性能。如图12B所示，在第一凹槽86中形成外延源极/漏极区域92，从而使得每个伪栅极76设置在外延源极/漏极区域92的相应相邻对之间。在一些实施例中，第一间隔件81用于将外延源极/漏极区域92与伪栅极72分隔开并且第一内部间隔件90用于将外延源极/漏极区域92与纳米结构55分隔开适当的横向距离，使得外延源极/漏极区域92不会与随后形成的纳米FET的栅极短路。

n型区域50N(例如，NMOS区域)中的外延源极/漏极区域92可以通过掩蔽p型区域50P(例如，PMOS区域)形成。然后，在n型区域50N中的第一凹槽86中外延生长外延源极/漏极区域92。外延源极/漏极区域92可以包括适合于n型纳米FET的任何可接受的材料。例如，如果第二纳米结构54是硅，外延源极/漏极区域92可以包括在第二纳米结构54上施加拉伸应变的材料，诸如硅、碳化硅、磷掺杂的碳化硅、磷化硅等。外延源极/漏极区域92可以具有从纳米结构55的相应上表面凸起的表面，并且可以具有小平面。

p型区域50P(例如，PMOS区域)中的外延源极/漏极区域92可以通过掩蔽n型区域50N(例如，NMOS区域)形成。然后，在p型区域50P中的第一凹槽86中外延生长外延源极/漏极区域92。外延源极/漏极区域92可以包括适合于p型纳米FET的任何可接受的材料。例如，如果第一纳米结构52是硅锗，外延源极/漏极区域92可以包括在第一纳米结构52上施加压缩应变的材料，诸如硅锗、硼掺杂的硅锗、锗、锗锡等。外延源极/漏极区域92也可以具有从多层堆叠件56的相应表面凸起的表面，并且可以具有小平面。

可以用掺杂剂注入外延源极/漏极区域92、第一纳米结构52、第二纳米结构54和/或衬底50以形成源极/漏极区域，类似于先前讨论的用于形成轻掺杂源极/漏极区域工艺，随后是退火。源极/漏极区域可以具有在约1×10

由于用于在n型区域50N和p型区域50P中形成外延源极/漏极区域92的外延工艺，外延源极/漏极区域92的上表面具有横向向外扩展超过纳米结构55的侧壁的小平面。在一些实施例中，这些小平面使得相同NSFET的相邻外延源极/漏极区域92合并，如图12A所示。在其它实施例中，如图12C所示，在外延工艺完成之后，相邻的外延源极/漏极区域92保持分隔开。在图12A和图12C所示的实施例中，第一间隔件81可以形成为STI区域68的顶面，从而阻止外延生长。在一些其它实施例中，第一间隔件81可以覆盖纳米结构55的侧壁的部分，从而进一步阻止外延生长。在一些其它实施例中，可以调整用于形成第一间隔件81的间隔件蚀刻以去除间隔件材料，以允许外延生长的区域延伸至STI区域58的表面。

外延源极/漏极区域92可以包括一个或多个半导体材料层。例如，外延源极/漏极区域92可以包括第一半导体材料层92A、第二半导体材料层92B和第三半导体材料层92C。任何数量的半导体材料层可以用于外延源极/漏极区域92。第一半导体材料层92A、第二半导体材料层92B和第三半导体材料层92C的每个可以由不同的半导体材料形成并且可以被掺杂至不同的掺杂剂浓度。在一些实施例中，第一半导体材料层92A可以具有小于第二半导体材料层92B并且大于第三半导体材料层92C的掺杂剂浓度。在外延源极/漏极区域92包括三个半导体材料层的实施例中，可以沉积第一半导体材料层92A，可以在第一半导体材料层92A上方沉积第二半导体材料层92B，并且可以在第二半导体材料层92B上方沉积第三半导体材料层92C。

图12D示出了n型区域50N中的第一纳米结构52的侧壁和p型区域50P中的第二纳米结构54的侧壁是凹的，第一内部间隔件90的外侧壁是凹的并且第一内部间隔件90分别从第二纳米结构54和第一纳米结构52的侧壁凹进的实施例。如图12D所示，外延源极/漏极区域92可以形成为与第一内部间隔件90接触，并且可以延伸越过n型区域50N中的第二纳米结构54的侧壁并且越过p型区域50P中的第一纳米结构52的侧壁。

在图13A至图13C中，分布在图6A、图12B和图12A所示的结构上方沉积第一层间电介质(ILD)96(图7A至图12D的工艺不改变图6A所示的截面)。第一ILD 96可以由介电材料形成，并且可以通过诸如CVD、等离子体增强CVD(PECVD)或FCVD的任何合适的方法沉积。介电材料可以包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等。可以使用通过任何可接受的工艺形成的其它绝缘材料。在一些实施例中，接触蚀刻停止层(CESL)94设置在第一ILD 96和外延源极/漏极区域92、掩模74以及第一间隔件81之间。CESL 94可以包括具有与上面的第一ILD 96的材料不同的蚀刻速率的介电材料，诸如氮化硅、氧化硅、氮氧化硅等。

在图14A至图14B中，可以实施诸如CMP的平坦化工艺以使第一ILD 96的顶面与伪栅极76或掩模78的顶面齐平。平坦化工艺也可以去除伪栅极76上的掩模78和第一间隔件81的沿掩模78的侧壁的部分。在平坦化工艺之后，伪栅极76、第一间隔件81和第一ILD 96的顶面在工艺变化内齐平。因此，伪栅极72的顶面通过第一ILD 96暴露。在一些实施例中，掩模78可以保留，在这种情况下，平坦化工艺使第一ILD 96的顶面与掩模78和第一间隔件81的顶面齐平。

在图15A和图15B中，在一个或多个蚀刻步骤中去除伪栅极72和掩模74(如果存在)，从而形成第二凹槽98。也去除伪栅极电介质60的位于第二凹槽98中的部分。在一些实施例中，通过各向异性干蚀刻工艺去除伪栅极72和伪栅极电介质60。例如，蚀刻工艺可以包括使用以比第一ILD 96或第一间隔件81更快的速率选择性蚀刻伪栅极72的反应气体的干蚀刻工艺。第二凹槽98的每个暴露和/或覆盖纳米结构55的部分，其在随后完成的纳米FET中用作沟道区域。用作沟道区域的纳米结构55的部分设置在外延源极/漏极区域92的相邻对之间。在去除期间，当蚀刻伪栅极72时，伪介电层60可以用作蚀刻停止层。然后可以在去除伪栅极72之后去除伪介电层60。

在图16A和图16B中，去除n型区域50N中的第一纳米结构52和p型区域50P中的第二纳米结构54，从而延伸第二凹槽98。可以通过在p型区域50P上方形成掩模(未示出)并且使用对第一纳米结构52的材料具有选择性的蚀刻剂实施各向同性蚀刻工艺(诸如湿蚀刻等)去除第一纳米结构52，而与第一纳米结构52相比，第二纳米结构54、衬底50、STI区域58保持相对未蚀刻。在第一纳米结构52包括例如SiGe并且第二纳米结构54A-54C包括例如Si或SiC的实施例中，四甲基氢氧化铵(TMAH)、氢氧化铵(NH

可以通过在n型区域50N上方形成掩模(未示出)并且使用对第二纳米结构的材料具有选择性的蚀刻剂实施各向同性蚀刻工艺(诸如湿蚀刻等)去除p型区域50P中的第二纳米结构54，而与第二纳米结构54相比，第一纳米结构52、衬底50、STI区域58保持相对未蚀刻。在第二纳米结构54包括例如SiGe并且第一纳米结构52包括例如Si或SiC的实施例中，氟化氢、另一基于氟的蚀刻剂等可以用于去除p型区域50P中的第二纳米结构54。

在图17A和图17B中，形成栅极介电层100和栅电极102用于替换栅极。在第二凹槽98中共形沉积栅极介电层100。在n型区域50N中，可以在衬底50的顶面和侧壁上以及第二纳米结构54的顶面、侧壁和底面上形成栅极介电层100，并且在p型区域50P中，可以在衬底50的顶面和侧壁上以及第一纳米结构52的顶面、侧壁和底面上形成栅极介电层100。也可以在第一ILD 96、CESL 94、第一间隔件81和STI区域58的顶面上沉积栅极介电层100。

根据一些实施例，栅极介电层100包括一个或多个介电层，诸如氧化物、金属氧化物等或它们的组合。例如，在一些实施例中，栅极电介质可以包括氧化硅层和位于氧化硅层上方的金属氧化物层。在一些实施例中，栅极介电层100包括高k介电材料，并且在这些实施例中，栅极介电层100可以具有大于约7.0的k值，并且可以包括铪、铝、锆、镧、锰、钡、钛、铅和它们的组合的金属氧化物或硅酸盐。栅极介电层100的结构在n型区域50N和p型区域50P中可以相同或不同。栅极介电层100的形成方法可以包括分子束沉积(MBD)、ALD、PECVD等。

分别在栅极介电层100上方沉积栅电极102，并且填充第二凹槽98的剩余部分。栅电极102可以包括含金属的材料，诸如氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨、它们的组合或它们的多层。例如，虽然在图17A和图17B中示出了单层栅电极102，但是栅电极102可以包括任何数量的衬垫层、任何数量的功函调整层和填充材料。可以在相邻的第二纳米结构54之间以及第二纳米结构54A和衬底50之间的n型区域50N中沉积并且可以在相邻的第一纳米结构52之间的p型区域50P中沉积构成栅电极102的层的任何组合。

在n型区域50N和p型区域50P中形成栅极介电层100可以同时发生，从而使得每个区域中的栅极介电层100由相同的材料形成，并且形成栅电极102可以同时发生，从而使得每个区域中的栅电极102由相同的材料形成。在一些实施例中，每个区域中的栅极介电层100可以通过不同的工艺形成，从而使得栅极介电层100可以是不同的材料和/或具有不同数量的层，和/或每个区域中的栅电极102可以通过不同的工艺形成，从而使得栅电极102可以是不同的材料和/或具有不同数量的层。当使用不同的工艺时，各个掩蔽步骤可以用于掩蔽和暴露适当的区域。

在填充第二凹槽98之后，可以实施诸如CMP的平坦化工艺以去除栅极介电层100的过量部分和栅电极102的材料，该过量部分位于第一ILD 96的顶面上方。因此，栅电极102和栅极介电层100的材料的剩余部分形成所得纳米FET的替换栅极结构。栅电极102和栅极介电层100可以统称为“栅极结构”。

在图18A至图18C中，使栅极结构(包括栅极介电层100和对应的上面的栅电极102)凹进，使得在栅极结构正上方和第一间隔件81的相对的部分之间形成凹槽。在凹槽中填充包括一层或多层介电材料(诸如氮化硅、氮氧化硅等)的栅极掩模104，随后是平坦化工艺以去除在第一ILD 96上方延伸的介电材料的过量部分。随后形成的栅极接触件(诸如下面参考图23讨论的栅极接触件114)穿透栅极掩模104以接触凹进的栅电极102的顶面。

如图18A至图18C进一步所示，在第一ILD 96上方和栅极掩模104上方沉积第二ILD106。在一些实施例中，第二ILD 106是通过FCVD形成的可流动膜。在一些实施例中，第二ILD106由诸如PSG、BSG、BPSG、USG等的介电材料形成，并且可以通过诸如CVD、PECVD等的任何合适的方法沉积。

在图19A至图19C中，蚀刻第二ILD 106、第一ILD 96、CESL 94和栅极掩模104以形成暴露外延源极/漏极区域92和/或栅极结构的表面的第三凹槽108。第三凹槽108可以通过使用诸如RIE、NBE等的各向异性蚀刻工艺的蚀刻形成。在一些实施例中，可以使用第一蚀刻工艺穿过第二ILD 106和第一ILD 96蚀刻第三凹槽108；可以使用第二蚀刻工艺穿过栅极掩模104蚀刻第三凹槽108；并且然后可以使用第三蚀刻工艺穿过CESL 94蚀刻第三凹槽108。可以在第二ILD 106上方形成并且图案化诸如光刻胶的掩模，以掩蔽第二ILD 106的来自第一蚀刻工艺和第二蚀刻工艺的部分。在一些实施例中，蚀刻工艺可以过蚀刻，并且因此，第三凹槽108延伸至外延源极/漏极区域92和/或栅极结构中，并且第三凹槽108的底部可以与外延源极/漏极区域92和/或栅极结构齐平(例如，在相同水平处，或具有从衬底50相同的距离)或低于(例如，更靠近衬底50)外延源极/漏极区域92和/或栅极结构。虽然图19B将第三凹槽108示出为在相同的截面中暴露外延源极/漏极区域92和栅极结构，但是在各个实施例中，可以在不同的截面中暴露外延源极/漏极区域92和栅极结构，从而减小随后形成的接触件短路的风险。在形成第三凹槽108之后，在外延源极/漏极区域92上方形成硅化物区域110。在一些实施例中，硅化物区域110通过首先沉积能够与下面的外延源极/漏极区域92的半导体材料(例如，硅、硅锗、锗)反应以在外延源极/漏极区域92的暴露部分上方形成硅化物或锗化物区域(诸如镍、钴、钛、钽、铂、钨、其它贵金属、其它难熔金属、稀土金属或它们的合金)的金属(未单独示出)，然后实施热退火工艺以形成硅化物区域110形成。然后，例如通过蚀刻工艺去除沉积的金属的未反应部分。虽然将硅化物区域110称为硅化物区域，但是硅化物区域110也可以是锗化物区域或硅锗化物区域(例如，包括硅化物和锗化物的区域)。在实施例中，硅化物区域110包括TiSi，并且具有在约2nm和约10nm之间的范围内的厚度。

下一步，在图20A至图20C中，在第三凹槽108中形成接触件112和114(也可以称为接触插塞)。接触件112和114可以每个包括一层或多层，诸如阻挡层、扩散层和填充材料。例如，在一些实施例中，接触件112和114每个包括阻挡层114和导电材料118，并且电耦接至下面的导电部件(例如，实施例所示的栅极结构102和/或硅化物区域110)。接触件114电耦接至栅极结构102，并且可以称为栅极接触件，并且接触件112电耦接至硅化物区域110，并且可以称为源极/漏极接触件。阻挡层114可以包括钛、氮化钛、钽、氮化钽等。导电材料118可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以实施诸如CMP的平坦化工艺以从第二ILD 106的表面去除过量材料。

虽然图20A至图20C示出了延伸至外延源极/漏极区域92的每个的接触件112，但是可以从某些外延源极/漏极区域92中省略接触件112。例如，如下面更详细解释的，可以随后通过一个或多个外延源极/漏极区域92(例如，见图29A至图29C的外延源极/漏极区域92’)的背侧附接导电部件(例如，电源轨)。对于这些特定的外延源极/漏极区域92，可以省略源极/漏极接触件112或可以是不电连接至任何上面的导线(例如，导线部件，见图21)的伪接触件。因此，在图2至图20A至图20C中，形成有源器件的器件层115。虽然器件层115描述为具有纳米FET，但是其它实施例可以包括具有不同类型的晶体管(例如，平面FET、FinFET、TFT等)的器件层115。

图21至图29A至图29C示出了在衬底50上形成前侧和背侧互连结构的中间步骤。前侧和背侧互连结构可以每个包括电连接形成在衬底50上的纳米FET的导电部件。在图29A中，示出的截面沿图1的线A-A’截取。在图21至图28和图29B中，示出的截面沿图1的线B-B’截取。在图29C中，示出的截面沿图1的C-C’线截取。图21至图28中描述的工艺步骤可以应用于n型区域50N和p型区域50P。为了说明的原因，示出了n型区域50。此外，如以上所指出的，背侧导电部件(例如，电源轨)可以连接至外延源极/漏极区域92中的一个或多个(例如，图21至图28中的外延源极/漏极区域92’)。因此，前侧，可以可选地从外延源极/漏极区域92’省略接触件112。

在图21中，在第二ILD 106上形成互连结构120。互连结构120也可以称为前侧互连结构，因为其形成在衬底50/器件层115的前侧(例如，衬底50的其上形成有器件层115的侧)上。

互连结构120可以包括形成在一个或多个堆叠的介电层124中的一层或多层导电部件122。堆叠的介电层124的每个可以包括介电材料，诸如低k介电材料、超低k(ELK)介电材料等。可以使用诸如CVD、ALD、PVD、PECVD等的合适的工艺沉积介电层124。

导电部件122可以包括导线和互连导线层的导电通孔。导电通孔可以延伸穿过相应的介电层124以在导线层之间提供垂直连接。导电部件122可以通过任何可接受的工艺(例如，镶嵌工艺、双重镶嵌工艺等)形成。

例如，导电部件122可以使用镶嵌工艺形成，其中利用光刻和蚀刻技术的组合图案化相应的介电层122，以形成对应于导电部件122的期望图案的沟槽。可以沉积可选的扩散阻挡层和/或可选的粘合层，并且然后可以用导电材料填充沟槽。用于阻挡层的合适的材料包括钛、氮化钛、氧化钛、钽、氮化钽、氧化钛或其它可选材料，并且用于导电材料的合适的材料包括铜、银、金、钨、铝、它们的组合等。在实施例中，导电部件122可以通过沉积铜或铜合金的晶种层并且通过电镀填充沟槽形成。化学机械平坦化(CMP)工艺等可以用于从相应的介电层124的表面去除过量导电材料，并且平坦化该表面用于随后处理。

在图21中，示出了五层导电部件122和介电层124。但是，应该理解，互连结构120可以包括设置在任何数量的介电层中的任何数量的导电部件。互连结构120可以电连接至栅极接触件114和源极/漏极接触件112以形成功能电路。在一些实施例中，由互连结构120形成的功能电路可以包括逻辑电路、存储器电路、图像传感器电路等。

下一步在图22中，载体衬底150通过接合层152A-152B(统称为接合层152)接合至互连结构120的顶面。载体衬底150可以是玻璃载体衬底、陶瓷载体衬底、半导体衬底(例如，硅衬底)、晶圆(例如，硅晶圆)等。载体衬底150可以在随后的处理步骤期间以及在完成的器件中提供结构支撑。载体衬底150基本没有任何有源或无源器件。

在各个实施例中，载体衬底150可以使用诸如电介质至电介质接合等的合适的技术接合至互连结构120。电介质至电介质接合可以包括在互连结构120上沉积接合层152A。在一些实施例中，接合层152A包括通过CVD、ALD、PVD等沉积的氧化硅(例如，高密度等离子体(HDP)氧化物等)。接合层152B可以同样是在使用例如CVD、ALD、PVD、热氧化等接合之前在载体衬底150的表面上形成的氧化物层。其它合适的材料也可以用于接合层152A和152B。

电介质至电介质接合工艺可以进一步包括对接合层152中的一个或多个施加表面处理。表面处理可以包括等离子体处理。可以在真空环境中实施等离子体处理。在等离子体处理之后，表面处理可以进一步包括可以施加至接合层152中的一个或多个的清洁工艺(例如，用去离子水等冲洗)。然后，载体衬底150与互连结构120对准，并且两者彼此压在一起以开始载体衬底150至互连结构120的预接合。可以在室温(在约21度和约25度之间)下实施预接合。在预接合之后，可以通过例如将互连结构120和载体衬底150加热至约170度的温度来施加退火工艺。

如进一步由图22所示，在载体衬底150接合至互连结构120之后，可以翻转器件，从而使得衬底50的背侧面向上。衬底50的背侧可以指与衬底50的在其上形成器件层115的前侧相对的侧。

下一步，在图23中，可以对衬底50的背侧施加减薄工艺。减薄工艺可以包括平坦化工艺(例如，机械研磨、化学机械抛光(CMP)等)、回蚀工艺、它们的组合等。减薄工艺可以暴露与互连结构120相对的外延源极/漏极区域92的表面。此外，在减薄工艺之后，衬底50的部分可以保留在栅极结构(例如，栅电极102和栅极介电层100)和纳米结构55上方。

在图24中，介电层126沉积在器件的背侧上。介电层126可以沉积在外延源极/漏极区域92和衬底50的剩余部分上方。介电层126可以物理接触外延源极/漏极区域92和衬底50的剩余部分的表面。介电层126可以基本类似于以上描述的第二ILD 106。例如，介电层126可以由相似的材料并且使用与第二ILD 106相似的工艺形成。

在图25中，在介电层126中图案化第四凹槽128。可以使用如上关于图19A至图19C中的第三凹槽108所描述的相似的工艺图案化第四凹槽128。第四凹槽128可以暴露外延源极/漏极区域92’的表面。也如图25所示，在外延源极/漏极区域92’的背侧上形成硅化物区域129。硅化物区域129可以类似于以上所描述的硅化物区域110。例如，硅化物区域129可以由相似的材料并且使用与硅化物区域110相似的工艺形成。

在图26中，在第四凹槽128中形成接触件130。接触件130可以延伸穿过介电层126，以通过硅化物区域129延伸至并且电接触外延源极/漏极区域92’。接触件130可以类似于以上描述的接触件112。例如，接触件130可以由相似的材料并且使用与接触件112相似的工艺形成。

在图27中，在介电层126和接触件130上方形成导线134和介电层132。介电层132可以类似于介电层126。例如，介电层132可以由相似的材料并且使用与介电层126相似的工艺形成。

在介电层132中形成导线134。形成导线134可以包括例如使用光刻和蚀刻工艺的组合在介电层132中图案化凹槽。介电层132中的凹进的图案可以对应于导线134的图案。然后，导线134通过在凹槽中沉积导电材料形成。在一些实施例中，电源轨134包括金属层，其可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，电源轨134包括铜、铝、钴、钨、钛、钽、钌等。在用导电材料填充凹槽之前，可以沉积可选的扩散阻挡层和/或可选的粘合层。用于阻挡层/粘合层的合适的材料包括钛、氮化钛、氧化钛、钽、氮化钽、氧化钛等。导线134可以使用例如CVD、ALD、PVD、镀等形成。导线134通过接触件130和硅化物区域129物理和电耦接至外延源极/漏极区域92’。可以实施平坦化工艺(例如，CMP、研磨、回蚀等)以去除形成在介电层132上方的导线134的过量部分。

在一些实施例中，导线134是电源轨，其是将外延源极/漏极区域92’电连接至参考电压、电源电压等的导线。通过将电源轨放置在所得的半导体管芯的背侧而不是半导体管芯的前侧，可以实现优势。例如，可以增大纳米FET的栅极密度和/或互连结构120的互连密度。此外，半导体管芯的背侧可以容纳更宽的电源轨，从而减小电阻并且提高至纳米FET的功率传输效率。例如，导线134的宽度可以是前侧互连结构120的第一层级导线(例如，图27中的导线122A)的宽度的至少两倍。

在图28中，在介电层132和导线134上方形成背侧互连结构136的剩余部分。背侧互连结构136包括介电层126、124和138；接触件130；导电部件140；以及导线134。背侧互连结构136的剩余部分可以类似于前侧互连结构120。例如，背侧互连结构136可以包括类似的材料并且可以使用与互连结构120相似的工艺形成。特别地，互连结构136可以包括形成在堆叠的介电层138中的导电部件140的堆叠层。导电部件140可以包括布线(例如，用于布线至随后形成的接触焊盘和外部连接件或从随后形成的接触焊盘和外部连接件布线)。导电部件140可以进一步包括在介电层138中延伸的导电通孔，以在导线的堆叠层之间提供垂直互连。

可以进一步图案化导电部件140以包括一个或多个嵌入式无源器件，诸如电阻器、电容器、电感器等。例如，在图28中，导电部件140包括金属-绝缘体-金属(MIM)电感器140’。嵌入式无源器件可以与导线134(例如，电源轨)集成，以在纳米FET的背侧上提供电路(例如，电源电路)。

背侧互连结构136可以进一步包括导热伪部件142，其是从有源器件层115的有源器件和/或导线134(例如，电源轨)至背侧互连结构136的散热路径的一部分。在图28中，箭头145表示从电源导轨134至背侧互连结构136的散热路径。散热路径至少从电源轨134延伸至互连结构136的与器件层115相对的表面。因此，可以提高半导体器件中的导热，并且可以减小由有源器件和/或导线134引起的焦耳热。例如，已经观察到，通过将伪部件142集成至背侧互连结构136中，可以将所得半导体器件中的焦耳热减小300％或更多。

在一些实施例中，伪部件142是延伸穿过各个介电层138(诸如在功能、导电部件140之间)的伪通孔。在一些实施例中，伪部件142可以设置在背侧互连结构136的最高介电层138中的一个或多个(例如，离器件层115最远的介电层)中。例如，伪部件142可以在导电部件140的嵌入式无源器件(例如，MIM电感器140’)的堆叠部分之间延伸，和/或伪部件142可以在导电部件140(见图29A至图29C)的堆叠的和互连的导线(例如，信号线)之间延伸。伪部件142热连接至器件层115的有源器件和/或导线134(例如，电源轨)。但是，伪部件142可以与器件层115中的所有有源器件和/或半导体管芯中的导线134电隔离。可选地，伪部件142电连接至器件层115和/或导线134中的有源器件中的一个或多个。在这样的实施例中，伪部件142可以称为伪通孔，因为它与在其间设置并电连接伪部件的嵌入式无源器件(电感器140’)/导线140的图案分隔开。例如，导电部件140可以限定与伪部件142不同的一个或多个全功能电路、无源器件等。以这种方式，伪部件142可以包括在背侧互连136中，从而影响现有功能部件(例如，信号线、电源线、无源器件等)的布局。

伪部件142可以包括具有低热阻的导热材料，诸如金属(例如，铜、铝、钴、钨、钛、钽、钌等)、聚合物、氮化铝、Al

在图29A至图29C中，在互连结构136上方形成钝化层144、UBM 146和外部连接件148。钝化层144可以包括聚合物，诸如PBO、聚酰亚胺、BCB等。可选地，钝化层144可以包括非有机介电材料，诸如氧化硅、氮化硅、碳化硅、氮氧化硅等。可以通过例如CVD、PVD、ALD等沉积钝化层144。

UBM 146形成为穿过钝化层144至互连结构136中的导电部件140，并且在UBM 146上形成外部连接件148。UBM 146可以包括通过镀工艺等形成的一层或多层铜、镍、金等。在UBM 146上形成外部连接件148(例如，焊球)。外部连接件148的形成可以包括在UBM 146的暴露部分上放置焊球并且然后回流焊球。在可选实施例中，外部连接件148的形成包括实施镀步骤以在最顶部导电部件140上方形成焊料区域，并且然后回流焊料区域。UBM 146和外部连接件148可以用于提供至其它电组件(诸如其它器件管芯、再分布结构、印刷电路板(PCB)、母板等)的输入/输出连接。UBM 148和外部连接件148也可以称为背侧输入/输出焊盘，其可以提供信号、电源电压和/或接地连接至以上讨论的纳米FET。

UBM 146和外部连接件148可以通过伪部件142热连接至器件层115和/或导线134(例如，电源轨)。因此，伪部件142可以帮助将热量从有源器件和/或导线134通过背侧互连136热传导至半导体管芯的外部。

在图29A至图29C中，伪部件142示出为包括在背侧互连结构136中的伪通孔。图30A至图30C示出了可选配置，其中伪部件142包括设置在背侧互连结构136和前侧互连结构120中的伪导线和伪导电通孔。在图30A至图30C中，相似的参考标号指示使用与图29A至图29C相似的工艺形成的相似的元件。伪部件142可以插入至背侧互连结构136和/或前侧互连结构140的先前未占用的区域中。因此，半导体管芯的功能元件(例如，信号线、电源线、无源器件等)的布局不受伪部件142的影响。

在一些实施例中，互连结构120中的伪部件142可以通过例如CESL 94与器件层115的有源器件电隔离。互连结构120中的伪部件142可以提供从器件层115至互连结构120的散热路径，如由箭头147指示。在一些实施例中，器件层115中的伪部件142可以提供从器件层115至载体衬底150的散热路径，以用于额外的散热。

图31可以示出与图29A至图29C类似的结构，相似的参考标号指示使用相似的工艺形成的相似的元件。但是，在图31中，省略了背侧互连结构136，并且在前侧互连结构120中形成伪部件142。可以在前侧互连结构120上形成钝化层144、UBM 146和外部连接件148，并且可以电连接至前侧互连结构120的导电部件122。

在图31的实施例中，例如，电源轨可以设置在互连结构120的最底部的介电层124A中。伪部件142可以提供从衬底50上的器件层115的有源器件和/或介电层124A中的电源轨通过前侧互连结构120至UMB 146/外部连接件148的散热路径。伪部件142可以插入至前侧互连结构140的未被功能电路元件占用的区域中。因此，半导体管芯的功能元件(例如，信号线、电源线、无源器件等)的布局不受伪部件142的影响。在一些实施例中，伪部件142可以通过例如CESL 94与衬底50上的有源器件电隔离。

各个实施例提供了从产生热量的器件(例如，晶体管、电阻器等)至芯片的外部的导热路径，从而允许提高散热并且补偿操作温度升高。在一些实施例中，导热路径包括形成在半导体芯片的背侧和/或前侧上的互连结构中的伪部件。

在一些实施例中，器件包括：器件层，包括第一晶体管；第一互连结构，位于器件层的前侧上；以及第二互连结构，位于器件层的背侧上。第二互连结构包括：第一介电层，位于器件层的背侧上；接触件，穿过第一介电层延伸至第一晶体管的源极/漏极区域；导线，通过接触件电连接至第一晶体管的源极/漏极区域；以及散热路径，热连接至器件层，散热路径延伸至第二互连结构的与器件层相对的表面。散热路径包括伪通孔。可选地，在一些实施例中，第二互连结构包括无源器件，并且其中，伪通孔从无源器件的第一部分延伸至无源器件的第二部分，无源器件的第一部分和无源器件的第二部分设置在第二互连结构的不同的介电层中。可选地，在一些实施例中，第二互连结构包括无源器件，并且伪通孔从无源器件的第一部分延伸至无源器件的第二部分，无源器件的第一部分和无源器件的第二部分设置在第二互连结构的不同的介电层中。可选地，在一些实施例中，无源器件是电感器。可选地，在一些实施例中，散热路径热连接至导线。可选地，在一些实施例中，导线是电源轨。可选地，在一些实施例中，器件还包括：钝化层，位于第二互连结构的与器件层相对的表面上；凸块下金属(UBM)，位于钝化层中；以及外部连接件，位于UBM上，其中，UBM和外部连接件热连接至散热路径。可选地，在一些实施例中，伪通孔设置在第二互连结构的第二介电层中，并且钝化层接触第二介电层。可选地，在一些实施例中，器件还包括：半导体衬底，位于第一互连结构的与器件层相对的表面上。可选地，在一些实施例中，第一互连结构包括：导线，电连接至器件层的第二晶体管；以及第二散热路径，热连接至第一晶体管和第二晶体管，第二散热路径包括第二伪通孔。

在一些实施例中，器件包括：衬底；第一互连结构，位于衬底上方；器件层，位于第一互连结构上方，其中，器件层包括第一晶体管和第二晶体管，第一晶体管电连接至第一互连结构中的导电部件；第二互连结构，位于器件层上方，第二互连结构包括：电源轨，通过背侧源极/漏极接触件电连接至第二晶体管的源极/漏极区域；以及伪通孔，位于第一介电层中，伪通孔热连接至电源轨；钝化层，接触第二互连结构的第一介电层；以及凸块下金属(UBM)，位于钝化层中，UBM通过伪通孔热连接至电源轨。可选地，在一些实施例中，伪通孔进一步热连接至器件层。可选地，在一些实施例中，伪通孔从电感器的第一部分延伸至电感器的第二部分，电感器的第一部分设置在第一介电层中，并且电感器的第二部分设置在第一介电层下面的第二介电层中。可选地，在一些实施例中，器件还包括：第二伪通孔，位于第二介电层中，第二伪通孔热连接至电源轨。可选地，在一些实施例中，伪通孔从第一导线延伸至第二导线，第一导线设置在第一介电层中，并且第二导线设置在第一介电层下面的第二介电层中。

在一些实施例中，方法包括：在半导体衬底上形成晶体管；减薄半导体衬底以暴露晶体管的源极/漏极区域；在减薄半导体衬底之后，在晶体管的背侧上形成第一互连结构，其中，形成第一互连结构包括：在晶体管的背侧上沉积第一介电层；穿过第一介电层形成接触件，接触件电连接至晶体管的源极/漏极区域；形成电连接至接触件的导线；以及形成从导线至第一互连结构的与晶体管相对的表面的散热路径，其中，散热路径包括伪通孔；以及在第一互连结构上方形成外部连接件，外部连接件通过伪通孔热连接至导线。可选地，在一些实施例中，导线是电源轨。可选地，在一些实施例中，方法还包括：在第一互连结构中形成无源器件，其中，伪通孔在无源器件的堆叠部分之间延伸。可选地，在一些实施例中，伪通孔具有与无源器件相同的材料组成。可选地，在一些实施例中，方法还包括：在减薄半导体衬底之前，在半导体衬底的前侧上形成第二互连结构；以及将载体衬底接合至第二互连结构的与半导体衬底相对的表面。

上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。