半导体结构及其制备方法

本发明主张美国第17/546,537号及第17/546,293号专利申请案的优先权(即优先权日为“2021年12月9日”)，其内容以全文引用的方式并入本文中。

技术领域

本公开涉及一种半导体结构及其制备方法。尤其涉及一种具有电性接触点的半导体结构及其制备方法。

背景技术

半导体元件使用在不同的电子应用，半导体结构的尺寸不断缩小以满足目前的应用需求。然而，在按比例缩小过程中会出现各种问题，并影响最终的电子特性、品质以及良率。例如，在半导体结构的电性接触结构内所形成的缺陷可能导致电阻及/或漏电流的增加。因此，在提高产品品质、良率以及可靠度方面仍然存在挑战。

上文的“现有技术”说明仅提供背景技术，并未承认上文的“现有技术”说明公开本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本发明的任一部分。

发明内容

本公开的一实施例提供一种半导体结构，包括一半导体基底以及一掺杂多晶硅接触点。该掺杂多晶硅接触点设置在该半导体基底上，该掺杂多晶硅接触点包括一掺杂材料。该掺杂材料具有一掺杂浓度，该掺杂浓度等于或超过大约10

本公开的另一实施例提供一种半导体结构，包括一半导体基底以及一电性接触点。该电性接触点电性连接到该半导体基底。该电性接触点包括一导电元素以及一掺杂材料，该掺杂材料具有一掺杂浓度，该掺杂浓度等于或超过大约10

本公开的再另一实施例提供一种半导体结构的制备方法，包括提供一半导体基底；以及形成一介电结构在该半导体基底上，该介电结构具有一沟槽。该制备方法亦包括将一多晶硅材料填满在该介电结构的该沟槽中；以及检查该多晶硅材料以决定该多晶硅材料具有形成在其中之一或多个缺陷的一区域。该制备方法还包括将该多晶硅材料与一掺杂材料注入到该区域中；以及退火该多晶硅材料以形成一掺杂多晶硅接触点。

通过将一掺杂材料注入到具有形成在一沟槽中的一或多个缺陷的一导电材料的一区域中，该掺杂材料的原子及/或离子可修复该导电材料的多个缺陷。因此，可降低从已修复的导电材料所形成的一电性接触点的电阻，可改善数据率，还可避免漏电流。

上文已相当广泛地概述本公开的技术特征及优点，以使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文公开的概念与特定实施例可作为修改或设计其它结构或工艺而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离随附的权利要求所界定的本公开的精神和范围。

附图说明

参阅实施方式与权利要求合并考虑附图时，可得以更全面了解本发明的公开内容，附图中相同的元件符号指相同的元件。

图1A是结构示意图，例示本公开一些实施例的半导体结构。

图1B是结构示意图，例示本公开一些实施例的半导体结构。

图2A是结构示意图，例示本公开一些实施例制备半导体结构的一阶段。

图2B是结构示意图，例示本公开一些实施例制备半导体结构的一阶段。

图2C是结构示意图，例示本公开一些实施例制备半导体结构的一阶段。

图2D是结构示意图，例示本公开一些实施例制备半导体结构的一阶段。

图2E是结构示意图，例示本公开一些实施例制备半导体结构的一阶段。

图2F是结构示意图，例示本公开一些实施例制备半导体结构的一阶段。

图3A是结构示意图，例示本公开一些实施例制备半导体结构的一阶段。

图3B是结构示意图，例示本公开一些实施例制备半导体结构的一阶段。

图3C是结构示意图，例示本公开一些实施例制备半导体结构的一阶段。

图3D是结构示意图，例示本公开一些实施例制备半导体结构的一阶段。

图3E是结构示意图，例示本公开一些实施例制备半导体结构的一阶段。

图4A是流程示意图，例示本公开一些实施例的半导体结构的制备方法。

图4B是流程示意图，例示本公开一些实施例的半导体结构的制备方法。

附图标记如下：

1A:半导体结构

1B:半导体结构

1C:半导体结构

4A:制备方法

4B:制备方法

10:半导体基底

20:电性接触点

30:介电结构

30T:沟槽

30T1:侧壁

30T2:侧壁

40:电子元件

50:电子元件

60:导电特征

71:接触结构

72:缓冲层

73:导电结构

75:硬掩模结构

110:有源区

120:掺杂区

130:绝缘结构

210:区域

211:位置

212:位置

213:位置

214:位置

310:介电层

320:介电层

330:介电层

731:导电层

735:导电层

IMP:注入步骤

IMP1:注入步骤

IMP2:注入步骤

P1:图案

S411:步骤

S412:步骤

S413:步骤

S414:步骤

S415:步骤

S416:步骤

S421:步骤

S422:步骤

S423:步骤

S424:步骤

S425:步骤

S426:步骤

S427:步骤

T1:深度

T2:深度

T3:深度

具体实施方式

现在使用特定语言描述附图中所示的本公开的实施例或例子。应当理解，本公开的范围无意由此受到限制。所描述的实施例的任何修改或改良，以及本文件中描述的原理的任何进一步应用，所属技术领域中技术人员都认为是通常会发生的。元件编号可以在整个实施例中重复，但这并不一定意味着一个实施例的特征适用于另一实施例，即使它们共享相同的元件编号。

应当理解，虽然用语“第一(first)”、“第二(second)”、“第三(third)”等可用于本文中以描述不同的元件、部件、区域、层及/或部分，但是这些元件、部件、区域、层及/或部分不应受这些用语所限制。这些用语仅用于从另一元件、部件、区域、层或部分中区分一个元件、部件、区域、层或部分。因此，以下所讨论的“第一装置(first element)”、“部件(component)”、“区域(region)”、“层(layer)”或“部分(section)”可以被称为第二装置、部件、区域、层或部分，而不背离本文所教示。

本文中使用的术语仅是为了实现描述特定实施例的目的，而非意欲限制本发明。如本文中所使用，单数形式“一(a)”、“一(an)”，及“该(the)”意欲亦包括复数形式，除非上下文中另作明确指示。将进一步理解，当术语“包括(comprises)”及/或“包括(comprising)”用于本说明书中时，多个术语规定所陈述的特征、整数、步骤、操作、元件，及/或组件的存在，但不排除存在或增添一或更多个其他特征、整数、步骤、操作、元件、组件，及/或上述各者的群组。

图1A是结构示意图，例示本公开一些实施例的半导体结构1A。半导体结构1A具有一半导体基底10、一或多个电性接触点20、一介电结构30、一电子元件40、一接触结构71、一缓冲层72、一导电结构73以及一硬掩模结构75。

半导体基底10可包括一或多个有源区110以及一绝缘结构130，而绝缘结构130邻近多个有源区110。在一些实施例中，半导体基底10的多个有源区110可由绝缘结构130所界定。举例来说，半导体基底10可包含硅、掺杂硅、硅锗、绝缘体上覆硅、蓝宝石上覆硅、绝缘体上覆硅锗、碳化硅、锗、砷化镓、磷化镓、磷化砷化镓、磷化铟、磷化铟、磷化镓铟，或是任意其他IV-IV族、III-V族或是I-VI半导体材料。绝缘结构130可包含或是包括一隔离材料，例如氧化硅、氮化硅、氮氧化硅或其组合。

电性接触点20可设置在半导体基底10上。在一些实施例中，电性接触点20电性连接到半导体基底10。在一些实施例中，电性接触点20直接接触半导体基底10的有源区110。在一些实施例中，电性接触点20的一深宽比等于或超出大约2。在一些实施例中，电性接触点20的一深宽比等于或超出大约3。在一些实施例中，电性接触点20的一深宽比等于或超出大约5。在一些实施例中，电性接触点20的一深宽比等于或超出大约8。在一些实施例中，半导体结构1A具有多个电性接触点20。

在一些实施例中，电性接触点20可包含或是包括一或多个导电元素。

在一些实施例中，导电元素可为硅或是一金属。举例来说，金属可包括铝、铜、钨或钴。在一些实施例中，电性接触点20可包含或是包括掺杂多晶硅。在一些实施例中，电性接触点20可包含或是包括铝、铜、钨、钴或其合金。在一些实施例中，电性接触点20可包含或是包括金属氮化物或是金属硅化物。

电性接触点20还可包括一掺杂材料。在一些实施例中，掺杂材料具有一掺杂浓度，该掺杂浓度等于或超出大约10

在一些实施例中，导电元素的一原子量与掺杂材料的一掺杂元素(亦称为一第一掺杂元素)的一原子量之间的一差距小于大约100。在一些实施例中，导电元素的一原子量与掺杂材料的一掺杂元素(亦称为“一第一掺杂元素”)的一原子量之间的一差距小于大约50。在一些实施例中，掺杂材料包括一掺杂元素，该掺杂元素具有一原子量，该原子量从大约28到大约130。在一些实施例中，掺杂材料包括一掺杂元素，该掺杂元素具有一原子量，该原子量从大约28到大约75。

在一些实施例中，电性接触点20的掺杂材料还可包括至少一额外的掺杂元素(亦称为“一第二掺杂元素”)，其不同于前述的掺杂元素(或是第一掺杂元素)。在一些实施例中，导电元素的原子量与额外的掺杂元素(或是第二掺杂元素)的原子量之间的一差距小于大约100。在一些实施例中，导电元素的原子量与额外的掺杂元素(或是第二掺杂元素)的原子量之间的一差距小于大约50。在一些实施例中，额外的掺杂元素(或是第二掺杂元素)具有一原子量，从28到大约130。在一些实施例中，额外的掺杂元素(或是第二掺杂元素)具有一原子量，从28到大约75。

在一些实施例中，掺杂材料的一或多个掺杂元素可为中性掺杂物。在一些实施例中，多个掺杂元素可具有相同极性。在一些实施例中，电性接触点20可包括一或多个导电元素以及一或多个中性掺杂元素。在一些实施例中，电性接触点20可包括一或多个导电元素以及一或多个p型掺杂元素。在一些实施例中，电性接触点20可包括一或多个导电元素以及一或多个n型掺杂元素。

在一些实施例中，电性接触点20包括掺杂多晶硅，而掺杂材料的一或多个掺杂元素可为中性掺杂物。在一些实施例中，电性接触点20包括掺杂多晶硅，而掺杂材料的一或多个掺杂元素可包括掺杂物，其具有一掺杂类型或极性，相同于掺杂多晶硅的掺杂类型或极性。由于前述的设计，可降低或避免从掺杂材料到电性接触点20的未期望的影响，也因此可保护半导体结构1A的电性效能避免掺杂材料的不利影响。

在一些实施例中，电性接触点20的掺杂材料包括硅(Si)、锗(Ge)、磷(P)、砷(As)、锑(Sb)或其任意组合。在一些实施例中，掺杂材料的每一个掺杂元素可为Si、Ge、P、As或是Sb。

在一些实施例中，电性接触点20包括掺杂多晶硅，而掺杂材料的多个掺杂元素包括一或多个中性掺杂物。在一些实施例中，电性接触点20包括掺杂多晶硅，而掺杂材料的多个掺杂元素可包括Ge、P、As或其任意组合。

介电结构30可设置在半导体基底10上。在一些实施例中，介电结构30具有一沟槽30T，且电性接触点20填满在介电结构30的沟槽30T中。在一些实施例中，电性接触点20穿过介电结构30的沟槽30T。在一些实施例中，电性接触点20接触半导体基底10的有源区110。在一些实施例中，电性接触点20接触半导体基底10的绝缘结构130。在一些实施例中，介电结构130包括介电层310、320、330。

在一些实施例中，介电层310形成在沟槽30T的各侧壁上。在一些实施例中，介电层310的一突出部延伸进入绝缘结构130中。介电层310包含或是包括一介电材料，例如氧化硅、氮化硅、氮氧化硅或其组合。在一些实施例中，介电层310包括氮化硅。

在一些实施例中，介电层320在介电层310与介电层330之间。在一些实施例中，介电层320接触介电层310与介电层330。介电层320可包含或是包括一介电材料，例如氧化硅、氮化硅、氮氧化硅或其组合。在一些实施例中，介电层320包括氧化硅。

在一些实施例中，介电层330设置在电性接触点20与介电层320之间。在一些实施例中，介电层330与电性接触点20接触。在一些实施例中，介电层330与介电层310接触。在一些实施例中，介电层330的一部分接触半导体基底10的有源区110。介电层330可包含或是包括一介电材料，例如氧化硅、氮化硅、氮氧化硅或其组合。在一些实施例中，介电层330包括氮化硅。

在一些实施例中，半导体结构1A包括多个介电结构30。在一些实施例中，每一个电性接触点填满在每一个介电结构30的沟槽30T中。在一些实施例中，相邻的介电结构30的介电层310的突出部则相互邻近。

电子元件40可设置在电性接触点20上。在一些实施例中，电子元件40电性连接到电性接触点20。在一些实施例中，电子元件40包括一电容器。

接触结构71可设置在半导体基底10上。在一些实施例中，接触结构71可电性连接到半导体基底10的一些掺杂区(图未示)。在一些实施例中，接触结构71设置在相邻的介电结构30之间。在一些实施例中，接触结构71设置在二相邻介电层310的突出部之间。接触结构71可包括一导电材料，例如掺杂多晶硅、一金属或一金属硅化物。举例来说，金属可为铝、铜、钨、钴或其合金。举例来说，金属硅化物可为硅化镍、硅化铂、硅化钛、硅化钼、硅化钴、硅化钽、硅化钨或类似物。在一些实施例中，接触结构71包括掺杂多晶硅。在一些实施例中，接触结构71可当成一位元线接触点。

缓冲层72可设置在半导体基底10上。缓冲层72可形成一堆叠层或是一单层，其包括氧化硅、氮化硅、氮氧化硅、氧化氮化硅、掺氟硅酸盐或类似物。在一些实施例中，缓冲层72包括氮化硅。

导电结构73可设置在半导体基底10上。在一些实施例中，导电结构73的一或多个部分设置在接触结构71上。在一些实施例中，导电结构73的多个部分设置在缓冲层72上。

在一些实施例中，导电结构73包括导电层731及735。在一些实施例中，导电层735的一或多个部分设置在接触结构71上。在一些实施例中，导电层735的多个部分设置在缓冲层72上。在一些实施例中，导电层731设置在导电层735上。举例来说，导电层735可包含多晶硅或氮化钛。举例来说，导电层731可包含铜、镍、钴、铝或是钨。在一些实施例中，导电结构73(例如导电层731及735)包括多个位元线层。

硬掩模结构75可设置在导电结构73上。在一些实施例中，硬掩模结构75的每一部分设置在相邻介电结构30之间。

图1B是结构示意图，例示本公开一些实施例的半导体结构1B。半导体结构1B包括一半导体基底10、一电性接触点20、一介电结构30、一电子元件50以及一导电特征60。

半导体基底10可包括多个掺杂区120。在一些实施例中，多个掺杂区120的制作技术可包含使用掺杂物的一注入工艺，而掺杂物例如磷、砷或锑。多个掺杂区120可分别具有一掺杂浓度，其介于大约10

电性接触点20还可包括一掺杂材料。在一些实施例中，掺杂材料具有一掺杂浓度，其等于或超过大约10

在一些实施例中，导电元素的一原子量与掺杂材料的一掺杂元素(亦称为“一第一掺杂元素”)的一原子量之间的一差距小于大约100。在一些实施例中，导电元素的一原子量与掺杂材料的一掺杂元素(或是第一掺杂元素)的一原子量之间的一差距小于大约50。在一些实施例中，掺杂材料包括一掺杂元素，该掺杂元素具有一原子量，该原子量从大约28到大约130。在一些实施例中，掺杂材料包括一掺杂元素，该掺杂元素具有一原子量，该原子量从大约28到大约75。

在一些实施例中，电性接触点20的掺杂材料还可包括至少一额外的掺杂元素(亦称为“一第二掺杂元素”)，其不同于前述的掺杂元素(或是第一掺杂元素)。在一些实施例中，导电元素的原子量与额外的掺杂元素(或是第二掺杂元素)的原子量之间的一差距小于大约100。在一些实施例中，导电元素的原子量与额外的掺杂元素(或是第二掺杂元素)的原子量之间的一差距小于大约50。在一些实施例中，额外的掺杂元素(或是第二掺杂元素)具有一原子量，从28到大约130。在一些实施例中，额外的掺杂元素(或是第二掺杂元素)具有一原子量，从28到大约75。

在一些实施例中，掺杂材料的一或多个掺杂元素可为中性掺杂物。在一些实施例中，多个掺杂元素可具有相同极性。在一些实施例中，电性接触点20可包括一或多个导电元素以及一或多个中性掺杂元素。在一些实施例中，电性接触点20可包括一或多个导电元素以及一或多个p型掺杂元素。在一些实施例中，电性接触点20可包括一或多个导电元素以及一或多个n型掺杂元素。

在一些实施例中，电性接触点20的掺杂材料包括硅(Si)、锗(Ge)、磷(P)、砷(As)、锑(Sb)或其任意组合。在一些实施例中，掺杂材料的每一个掺杂元素可为Si、Ge、P、As或是Sb。

在一些实施例中，电性接触点20包括掺杂多晶硅，而掺杂材料的多个掺杂元素包括一或多个中性掺杂物。在一些实施例中，电性接触点20包括掺杂多晶硅，而掺杂材料的多个掺杂元素可包括Ge、P、As或其任意组合。

介电结构30可设置在半导体基底10上。在一些实施例中，介电结构30具有一沟槽30T，且电性接触点20填满在介电结构30的沟槽30T中。在一些实施例中，电性接触点20接触半导体基底10的掺杂区120。在一些实施例中，电性接触点20电性连接到半导体基底10的掺杂区120。介电结构30可包含或是包括一介电材料，例如氧化硅、氮化硅、氮氧化硅或其组合。在一些实施例中，介电结构30包括氮化硅。

电子元件50可设置在电性接触点20上。在一些实施例中，电子元件50电性连接到电性接触点20。在一些实施例中，电子元件50包括一电容器。

导电特征60可设置在基底10中。在一些实施例中，导电特征60邻近基底10的掺杂区120。在一些实施例中，导电特征60可为一埋入字元线。

图2A到图2F是结构示意图，例示本公开一些实施例制备半导体结构1C的不同阶段。

图2A是结构示意图，例示本公开一些实施例制备半导体结构1C的一阶段。可提供一基底10。举例来说，半导体基底10可包含硅、掺杂硅、硅锗、绝缘体上覆硅、蓝宝石上覆硅、绝缘体上覆硅锗、碳化硅、锗、砷化镓、磷化镓、磷化砷化镓、磷化铟、磷化铟、磷化镓铟，或是任意其他IV-IV族、III-V族或是I-VI半导体材料。

仍请参考图2A，一绝缘结构130可形成在半导体基底10中，且半导体基底10的多个有源区110可由绝缘结构130所界定。可执行光刻以图案化半导体基底10，进而界定多个有源区的位置。在光刻工艺之后可执行蚀刻，以形成多个沟槽在半导体基底10中。在蚀刻之后，例如氧化硅、氮化硅、氮氧化硅、氧化氮化硅或掺氟硅酸盐的一隔离材料可通过沉积而使用于填满多个沟槽。在沉积工艺之后，可执行例如化学机械研磨的平坦化，以移除多余材料并提供一大致平坦表面给接下来的处理步骤，且同时形成绝缘结构130以及多个有源区110。

仍请参考图2A，一缓冲层72可形成在半导体基底10上。缓冲层72可形成如一堆叠层或是一单层，其包括氧化硅、氮化硅、氮氧化硅、氧化氮化硅、掺氟硅酸盐或类似物。

仍请参考图2A，一或多个接触结构71可形成在缓冲层72中并接触半导体基底10。一或多个开口可形成在缓冲层72中并延伸进入半导体基底10的一部分中。可执行一光刻以图案化缓冲层72以及半导体基底10的一部分，进而界定开口的位置。在光刻工艺之后可执行蚀刻，以形成开口在缓冲层72中并延伸进入半导体基底10的该部分中。接触结构71可对应地形成在多个开口中。在一些实施例中，例如掺杂多晶硅、一金属或一金属硅化物的一导电材料可通过金属化而沉积进入开口中。在金属化之后，可执行例如化学机械研磨的平坦化，以移除多余材料，提供一大致平坦表面给接下来的处理步骤，并形成接触结构71。举例来说，金属可为铝、铜、钨、钴或其合金。举例来说，金属硅化物可为硅化镍、硅化铂、硅化钛、硅化钼、硅化钴、硅化钽、硅化钨或类似物。在一些实施例中，接触结构71包括掺杂多晶硅。在一些实施例中，接触结构71可当成一位元线接触点。

仍请参考图2A，一导电结构73可形成在半导体基底10上。在一些实施例中，可执行一系列的沉积工艺以依序沉积一导电层735以及一导电层731在缓冲层72与接触结构71上。导电层735可形成在缓冲层72与接触结构71上。导电层731可形成在导电层735上。举例来说，导电层735可包含多晶硅或氮化钛。举例来说，导电层731可包含铜、镍、钴、铝或是钨。在一些实施例中，导电结构73(例如导电层731及735)包括多个位元线层。

仍请参考图2A，一初始硬掩模结构可设置在导电结构73上。一图案化光刻胶层可形成在初始硬掩模结构上并将一图案转换成硬掩模结构75。在一些实施例中，蚀刻初始硬掩模结构以形成具有图案P1的硬掩模结构75。在一些实施例中，通过等离子体蚀刻以蚀刻初始硬掩模结构。在一些实施例中，还可执行一或多个蚀刻步骤以移除半导体基底10的多个有源区110的一些部分与绝缘结构30的一些部分、接触结构71的一些部分以及导电结构73的一些部分，以形成由硬掩模结构75所界定的一或多个沟槽。

仍请参考图2A，一介电结构30可形成在半导体基底10上。在一些实施例中，可执行一系列的沉积工艺以依序沉积介电层310、320、330在半导体基底10上以及在由硬掩模结构75所界定的多个沟槽的各内侧壁上。在一些实施例中，介电层310、320、330形成在由硬掩模结构75所界定的多个沟槽的各内侧壁上，以形成具有一沟槽30T的介电结构30。

图2B是结构示意图，例示本公开一些实施例制备半导体结构1C的一阶段。一导电材料可填满在介电结构30的沟槽30T中。

在一些实施例中，一或多个缺陷可形成在沟槽30T中的导电材料的一区域210中。

在一些实施例中，一检测元件可用于识别多个缺陷。在一些实施例中，一检测元件可用于确定导电材料的区域210，在其中具有一或多个缺陷。在一些实施例中，多个缺陷可包括晶格缺陷、裂缝、孔洞或类似物。在一些实施例中，可检测区域210的接下来的特性：区域210的一位置(例如一深度及/或一宽度)、区域210的一区，及/或区域210的一形状。检测元件可包括一扫描式电子显微镜(SEM)，但本公开并不以此为限。

在一些实施例中，导电材料可为多晶硅或是掺杂多晶硅。多晶硅或掺杂多晶硅材料的区域210中的裂缝及/或孔洞可由晶格缺陷所形成。

图2C是结构示意图，例示本公开一些实施例制备半导体结构1C的一阶段，可注入在沟槽30T中的导电材料。

在一些实施例中，一掺杂材料注入导电材料的区域210中。在一些实施例中，依据导电材料的区域210的检测结果以确定用于注入导电材料的一或多个工艺参数。在一些实施例中，一或多个工艺参数包括一掺杂浓度(或是一注入剂量浓度)、一注入剂量能量、一注入温度以及一注入入射角。在一些实施例中，依据导电材料的区域210的位置(例如深度及/或宽度)、区域及/或形状以确定用于注入导电材料的一或多个工艺参数。

在一些实施例中，掺杂材料具有一掺杂浓度，其等于或超过大约10

在一些实施例中，注入剂量能量从大约10keV到大约50keV。在一些实施例中，注入剂量能量从大约20keV到大约45keV。在一些实施例中，注入剂量能量从大约30keV到大约40keV。一相对小的注入剂量能量可提供多个掺杂物的一较小穿过深度。一相对高的注入剂量能量可提供多个掺杂物的一较深穿过深度。

在一些实施例中，注入温度从大约-100℃到大约-60℃。在一些实施例中，注入温度从大约-60℃到大约25℃。在一些实施例中，注入温度从大约25℃到大约100℃。

在一些实施例中，注入入射角从大约45°到大约90°。在一些实施例中，注入入射角从大约50°到大约85°。在一些实施例中，注入入射角从大约60°到大约80°。掺杂材料的穿过深度可通过改变注入入射角而进行调整。一相对小的注入入射角可提供掺杂材料的一较小穿过深度。

在一些实施例中，导电材料包括一导电元素，掺杂材料包括一掺杂元素，导电元素的一原子量与掺杂材料的一掺杂元素的一原子量之间的一差距小于大约100。在一些实施例中，导电元素的原子量与掺杂材料的掺杂元素的原子量之间的一差距小于大约50。在一些实施例中，掺杂材料包括Si、Ge、P、As、Sb或其任意组合。

在一些实施例中，导电材料包括多晶硅，而掺杂材料包括一或多个掺杂元素，其具有从大约28到大约130的一原子量。在一些实施例中，掺杂材料包括Si、Ge、P、As、Sb或其任意组合。

导电材料具有在其中形成一或多个缺陷的区域210可包括多个不同位置(位置211及212)。在一些实施例中，区域210的不同位置具有不同深度。举例来说，位置211的一深度T1可不同于位置212的一深度T2。在一些实施例中，每一个位置可沿着沟槽30T的深度方向D1而垂直延伸，且区域210的每一个位置的深度表示从导电材料的最上面的表面开始到该位置的最底部的位置的深度(或是延伸距离)。

在一些实施例中，一掺杂元素(亦称为“一第一掺杂元素”)通过注入步骤IMP1而注入导电材料的区域210的位置211。

图2D是结构示意图，例示本公开一些实施例制备半导体结构1C的一阶段。还可注入在沟槽30T中的导电材料。

在一些实施例中，另一掺杂元素(亦称为“一第二掺杂元素”)通过一注入步骤IMP2而注入导电材料的区域210的位置212。在一些实施例中，使用在注入步骤IMP1的掺杂元素(或是第一掺杂元素)不同于使用在注入步骤IMP2的掺杂元素(或是第二掺杂元素)。举例来说，使用在注入步骤IMP1的掺杂元素(或是第一掺杂元素)的原子量不同于使用在注入步骤IMP2的掺杂元素(或是第二掺杂元素)的原子量。

在一些实施例中，位置211的深度T1小于位置212的深度T2。在一些实施例中，使用在注入步骤IMP1的掺杂元素的原子量超出使用在注入步骤IMP2的掺杂元素的原子量。在一些实施例中，注入步骤IMP1的注入入射角小于注入步骤IMP2的注入入射角。

在一些实施例中，用于注入步骤IMP1及IMP2的掺杂元素可不同，且用于注入步骤IMP1及IMP2的每一个掺杂元素可包括Si、Ge、P、As或是Sb。在一些实施例中，用于注入步骤IMP1及IMP2的掺杂元素可相同，且使用在注入步骤IMP1与使用在注入步骤IMP2的一或多个工艺参数可不同。举例来说，使用在注入步骤IMP1与IMP2的掺杂浓度(或是注入剂量浓度)、注入剂量能量、注入温度及/或注入入射角可依据导电材料的区域210的检测结果而不同，举例来说，检测结果为深度T1及T2。

在一些实施例中，在沟槽20T中的导电材料可掺杂多次。在一些实施例中，一再另一掺杂元素(亦称为一第三掺杂元素)可通过不同于注入步骤IMP1与IMP2的另一注入步骤而注入导电材料的区域210的一位置。注入步骤的数量可依据导电材料的区域210的检测结果而改变。

在一些实施例中，多个缺陷主要可通过将掺杂材料的园子及/或麶子填满到导电材料的区域210中以进行修复。在一些实施例中，多个缺陷的裂缝或是孔洞可通过在导电材料的区域210中的掺杂材料的原子及/或离子而填满。

图2E是结构示意图，例示本公开一些实施例制备半导体结构1C的一阶段，可退火在沟槽30T中的导电材料。

在一些实施例中，退火在介电结构30的沟槽30T中的导电材料以形成一电性接触点20。在一些实施例中，在以一或多个掺杂元素注入导电材料之后，即退火导电材料。在一些实施例中，在多个注入步骤之后，即退火导电材料。

在一些实施例中，退火温度等于或超出大约900℃。在一些实施例中，退火温度从大约900℃到大约1100℃。在一些实施例中，退火温度从大约900℃到大约1000℃。

在一些实施例中，在退火步骤之后，可活化在导电材料的区域210中的掺杂材料的原子及/或离子，且化学接合邻近的导电材料的原子，也因此可修复导电材料的多个缺陷。因此，可降低由导电材料所形成的电性接触点20的电阻，可改善数据率，且进一步避免漏电流。

在一些实施例中，具有相对接近导电材料的导电元素的一原子量的原子及/或离子少于大约100或是50，而其例如原子量的一差距，也因此其可较易于将原子及/或离子填满在导电材料的多个晶格缺陷的多个空处(vacancies)中。因此，可更完整地修复导电材料的多个缺陷。

在一些实施例中，原子及/或离子填满在导电材料的多个裂缝或孔洞中，然后退火步骤可促进颗粒应力释放(grain stress relief)。因此，可减缓或是避免在从导电材料所形成的电性接触点20中的多个裂缝或孔洞的形成。

图2F是结构示意图，例示本公开一些实施例制备半导体结构1C的一阶段，一电子元件40可设置在电性接触点20上。

在一些实施例中，电子元件40形成在电性接触点20上。在一些实施例中，电子元件40电性连接到电性接触点20。在一些实施例中，电子元件40包括一电容器。如此，形成半导体结构1C。

当将一导电材料填满在一沟槽中以形成一电性接触点时，多个缺陷(例如晶格缺陷、裂缝及/或孔洞)可形成在导电材料中，特别是在具有一相对高的深宽比的多个沟槽中。如此，从具有多个缺陷的导电材料所形成的一电性接触点可经历增加的电阻，可发生漏电流并影响电子特性。

响应于此，依据本公开的一些实施例，通过将一掺杂材料注入其中形成有一个或多个缺陷的导电材料的区域中，掺杂材料的原子及/或离子可修复导电材料的多个缺陷。因此，可降低从修复的导电材料所形成的一电性接触点的电阻，可改善数据率，并可进一步避免漏电流。

图3A到图3E是结构示意图，例示本公开一些实施例制备半导体结构1C的不同阶段。

图3A是结构示意图，例示本公开一些实施例制备半导体结构的一阶段，可提供一基底10。举例来说，半导体基底10可包含硅、掺杂硅、硅锗、绝缘体上覆硅、蓝宝石上覆硅、绝缘体上覆硅锗、碳化硅、锗、砷化镓、磷化镓、磷化砷化镓、磷化铟、磷化铟、磷化镓铟，或是任意其他IV-IV族、III-V族或是I-VI半导体材料。

仍请参考图3A，一绝缘结构130可形成在半导体基底10中，且半导体基底10的多个有源区110可由绝缘结构130所界定。可执行光刻以图案化半导体基底10，进而界定多个有源区的位置。在光刻工艺之后可执行蚀刻，以形成多个沟槽在半导体基底10中。在蚀刻之后，例如氧化硅、氮化硅、氮氧化硅、氧化氮化硅或掺氟硅酸盐的一隔离材料可通过沉积而使用于填满多个沟槽。在沉积工艺之后，可执行例如化学机械研磨的平坦化，以移除多余材料并提供一大致平坦表面给接下来的处理步骤，且同时形成绝缘结构130以及多个有源区110。

仍请参考图3A，一缓冲层72可形成在半导体基底10上。缓冲层72可形成如一堆叠层或是一单层，其包括氧化硅、氮化硅、氮氧化硅、氧化氮化硅、掺氟硅酸盐或类似物。

仍请参考图3A，一或多个接触结构71可形成在缓冲层72中并接触半导体基底10。一或多个开口可形成在缓冲层72中并延伸进入半导体基底10的一部分中。可执行一光刻以图案化缓冲层72以及半导体基底10的一部分，进而界定开口的位置。在光刻工艺之后可执行蚀刻，以形成开口在缓冲层72中并延伸进入半导体基底10的该部分中。接触结构71可对应地形成在多个开口中。在一些实施例中，例如掺杂多晶硅、一金属或一金属硅化物的一导电材料可通过金属化而沉积进入开口中。在金属化之后，可执行例如化学机械研磨的平坦化，以移除多余材料，提供一大致平坦表面给接下来的处理步骤，并形成接触结构71。举例来说，金属可为铝、铜、钨、钴或其合金。举例来说，金属硅化物可为硅化镍、硅化铂、硅化钛、硅化钼、硅化钴、硅化钽、硅化钨或类似物。在一些实施例中，接触结构71包括掺杂多晶硅。在一些实施例中，接触结构71可当成一位元线接触点。

仍请参考图3A，一导电结构73可形成在半导体基底10上。在一些实施例中，可执行一系列的沉积工艺以依序沉积一导电层735以及一导电层731在缓冲层72与接触结构71上。导电层735可形成在缓冲层72与接触结构71上。导电层731可形成在导电层735上。举例来说，导电层735可包含多晶硅或氮化钛。举例来说，导电层731可包含铜、镍、钴、铝或是钨。在一些实施例中，导电结构73(例如导电层731及735)包括多个位元线层。

仍请参考图3A，一初始硬掩模结构可设置在导电结构73上。一图案化光刻胶层可形成在初始硬掩模结构上并将一图案转换成硬掩模结构75。在一些实施例中，蚀刻初始硬掩模结构以形成具有图案P1的硬掩模结构75。在一些实施例中，通过等离子体蚀刻以蚀刻初始硬掩模结构。在一些实施例中，还可执行一或多个蚀刻步骤以移除半导体基底10的多个有源区110的一些部分与绝缘结构30的一些部分、接触结构71的一些部分以及导电结构73的一些部分，以形成由硬掩模结构75所界定的一或多个沟槽。

仍请参考图3A，一介电结构30可形成在半导体基底10上。在一些实施例中，可执行一系列的沉积工艺以依序沉积介电层310、320、330在半导体基底10上以及在由硬掩模结构75所界定的多个沟槽的各内侧壁上。在一些实施例中，介电层310、320、330形成在由硬掩模结构75所界定的多个沟槽的各内侧壁上，以形成具有一沟槽30T的介电结构30。

图3B是结构示意图，例示本公开一些实施例制备半导体结构1C的一阶段。一导电材料可填满在介电结构30的沟槽30T中。

在一些实施例中，一或多个缺陷可形成在沟槽30T中的导电材料的一区域210中。在一些实施例中，一检测元件可用于识别多个缺陷。在一些实施例中，一检测元件可用于确定导电材料的区域210，在其中具有一或多个缺陷。在一些实施例中，多个缺陷可包括裂缝、孔洞或类似物。在一些实施例中，可检测区域210的接下来的特性：区域210的一位置(例如一深度及/或一宽度)、区域210的一区，及/或区域210的一形状。检测元件可包括一扫描式电子显微镜(SEM)，但本公开并不以此为限。

在一些实施例中，导电材料可为多晶硅或是掺杂多晶硅。多晶硅或掺杂多晶硅材料的区域210中的裂缝及/或孔洞可由晶格缺陷所形成。

图3C是结构示意图，例示本公开一些实施例制备半导体结构1C的一阶段，可注入在沟槽30T中的导电材料。

在一些实施例中，一掺杂材料注入导电材料的区域210中。在一些实施例中，依据导电材料的区域210的检测结果以确定用于注入导电材料的一或多个工艺参数。在一些实施例中，一或多个工艺参数包括一掺杂浓度(或是一注入剂量浓度)、一注入剂量能量、一注入温度以及一注入入射角。在一些实施例中，依据导电材料的区域210的位置(例如深度及/或宽度)、区域及/或形状以确定用于注入导电材料的一或多个工艺参数。

在一些实施例中，掺杂材料具有一掺杂浓度，其等于或超过大约10

在一些实施例中，注入剂量能量从大约10keV到大约50keV。在一些实施例中，注入剂量能量从大约20keV到大约45keV。在一些实施例中，注入剂量能量从大约30keV到大约40keV。相对小的注入剂量能量可缩减多个掺杂物的穿过深度，且相对高的注入剂量能量可增加穿过深度。

在一些实施例中，注入温度从大约-100℃到大约-60℃。在一些实施例中，注入温度从大约-60℃到大约25℃。在一些实施例中，注入温度从大约25℃到大约100℃。

在一些实施例中，注入入射角从大约45°到大约90°。在一些实施例中，注入入射角从大约50°到大约85°。在一些实施例中，注入入射角从大约60°到大约80°。掺杂材料的穿过深度可通过改变注入入射角而进行调整。缩减的注入入射角可提供较小穿过深度。

在一些实施例中，导电材料包括一导电元素，掺杂材料包括一掺杂元素，导电元素的一原子量与掺杂材料的一掺杂元素的一原子量之间的一差距小于大约100。在一些实施例中，导电元素的原子量与掺杂材料的掺杂元素的原子量之间的一差距小于大约50。在一些实施例中，掺杂材料包括Si、Ge、P、As、Sb或其任意组合。

在一些实施例中，导电材料包括多晶硅，而掺杂材料包括一或多个掺杂元素，其具有从大约28到大约130的一原子量。在一些实施例中，掺杂材料包括Si、Ge、P、As、Sb或其任意组合。

在一些实施例中，导电材料具有在其中形成一或多个缺陷的区域210可包括多个不同位置(位置213及214)。在一些实施例中，区域210的不同位置具有相同深度T3。在一些实施例中，区域210的位置213邻近沟槽30T的一侧壁30T1，且区域210的位置214邻近沟槽30T的一侧壁30T2。

在一些实施例中，一或多个掺杂元素可通过一或多个注入步骤IMP而注入导电材料的区域210的位置213与位置214中。在一些实施例中，多个注入步骤IMP的多个注入入射角可取决于位置213及214而不同。在一些实施例中，注入步骤的数量可取决于导电材料的区域210的检测结果而不同。

在一些实施例中，用于多个注入步骤IMP的多个掺杂元素可为相互相同或是不同，且用于多个注入步骤的每一个掺杂元素可包括Si、Ge、P、As或Sb。

图3D是结构示意图，例示本公开一些实施例制备半导体结构1C的一阶段，可退火在沟槽30T中的导电材料。

在一些实施例中，退火在介电结构30的沟槽30T中的导电材料以形成一电性接触点20。在一些实施例中，在以一或多个掺杂元素注入导电材料之后，即退火导电材料。在一些实施例中，在多个注入步骤之后，即退火导电材料。

在一些实施例中，退火温度等于或超出大约900℃。在一些实施例中，退火温度从大约900℃到大约1100℃。在一些实施例中，退火温度从大约900℃到大约1000℃。

图3E是结构示意图，例示本公开一些实施例制备半导体结构1C的一阶段，一电子元件50可设置在电性接触点20上。

在一些实施例中，电子元件40形成在电性接触点20上。在一些实施例中，电子元件40电性连接到电性接触点20。在一些实施例中，电子元件40包括一电容器。如此，形成半导体结构1C。

图4A是流程示意图，例示本公开一些实施例的半导体结构的制备方法4A。

制备方法4A开始于步骤S411，其提供一半导体基底。

制备方法4A继续于步骤S412，一介电结构位在该半导体基底上。介电结构具有一沟槽。

制备方法4A继续于步骤S413，一多晶硅材料填满在该介电结构的该沟槽中。

制备方法4A继续于步骤S414，检测该多晶硅材料以确定该多晶硅材料具有在其中形成一或多个缺陷的一区域。

制备方法4A继续于步骤S415，该多晶硅材料与一掺杂材料注入到该区域中。

制备方法4A继续于步骤S416，退火该多晶硅材料以形成一掺杂多晶硅接触点。

制备方法4A仅是一个例子，并不旨在将本公开限制在权利要求中所明确记载的范围之外。可以在制备方法4A的每个步骤之前、期间或之后提供附加的步骤，并且对于该制备方法所附加实施例，可以替换、消除或移动所描述的一些步骤。在一些实施例中，制备方法4A可以包括图4A中未描绘的进一步的步骤。在一些实施例中，制备方法4A可以包括图4A中已描绘的一个或多个步骤。

图4B是流程示意图，例示本公开一些实施例的半导体结构的制备方法4B。

制备方法4B开始于步骤S421，其提供一半导体基底。

制备方法4B继续于步骤S422，一介电结构位在该半导体基底上。该介电结构具有一沟槽。

制备方法4B继续于步骤S423，一导电材料填满在该介电结构的该沟槽中。

制备方法4B继续于步骤S424，检测该导电材料以确定该导电材料具有形成在其中一或多个孔洞的一区域。

制备方法4B继续于步骤S425，该导电材料与一地一掺杂元素注入到该区域的一第一位置中。

制备方法4B继续于步骤S426，该导电材料与一第二掺杂元素注入该区域的一第二位置中。

制备方法4B继续于步骤S427，退火该导电材料以形成一电性接触点。

制备方法4B仅是一个例子，并不旨在将本公开限制在权利要求中所明确记载的范围之外。可以在制备方法4B的每个步骤之前、期间或之后提供附加的步骤，并且对于该制备方法所附加实施例，可以替换、消除或移动所描述的一些步骤。在一些实施例中，制备方法4B可以包括图4B中未描绘的进一步的步骤。在一些实施例中，制备方法4B可以包括图4B中已描绘的一个或多个步骤。

本公开的一实施例提供一种半导体结构，包括一半导体基底以及一掺杂多晶硅接触点。该掺杂多晶硅接触点设置在该半导体基底上，该掺杂多晶硅接触点包括一掺杂材料。该掺杂材料具有一掺杂浓度，该掺杂浓度等于或超过大约10

本公开的另一实施例提供一种半导体结构，包括一半导体基底以及一电性接触点。该电性接触点电性连接到该半导体基底。该电性接触点包括一导电元素以及一掺杂材料，该掺杂材料具有一掺杂浓度，该掺杂浓度等于或超过大约10

本公开的再另一实施例提供一种半导体结构的制备方法，包括提供一半导体基底；以及形成一介电结构在该半导体基底上，该介电结构具有一沟槽。该制备方法亦包括将一多晶硅材料填满在该介电结构的该沟槽中；以及检查该多晶硅材料以决定该多晶硅材料具有形成在其中之一或多个缺陷的一区域。该制备方法还包括将该多晶硅材料与一掺杂材料注入到该区域中；以及退火该多晶硅材料以形成一掺杂多晶硅接触点。

通过将一掺杂材料注入到具有形成在一沟槽中的一或多个缺陷的一导电材料的一区域中，该掺杂材料的原子及/或离子可修复该导电材料的多个缺陷。因此，可降低从已修复的导电材料所形成的一电性接触点的电阻，可改善数据率，还可避免漏电流。

虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多工艺，并且以其他工艺或其组合替代上述的许多工艺。

再者，本发明的范围并不受限于说明书中所述的工艺、机械、制造、物质组成物、手段、方法与步骤的特定实施例。本领域技术人员可自本公开的公开内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的工艺、机械、制造、物质组成物、手段、方法、或步骤。据此，此等工艺、机械、制造、物质组成物、手段、方法、或步骤包含于本发明的权利要求内。