一种沟槽栅MOSFET器件及其制造方法

技术领域

本发明涉及MOSFET器件技术领域，具体涉及一种沟槽栅MOSFET器件及其制造方法。

背景技术

在半导体器件制造过程中，需要进行刻蚀以及掺杂时，需要借助光刻工艺，以完成进行图案化处理或者掺杂。每一种光刻图案，都需要对应的一层掩膜版，在一个器件的制造过程中，多一层掩膜版与少一层掩膜版之间的工艺成本差距是明显的。

传统的沟槽栅MOSFET器件，不断压缩掩膜版的层数，目前主流工艺已降至4层，也就是说器件制造过程中只采用了四次光刻。虽然生产成本得到了有效降低，但也带来了不利影响，具体是采用四层光刻工艺得到MOSFET在高击穿电压（如大于40V）应用中，存在击穿电压BVDSS退化的问题，随着器件击穿电压抬高，器件耐压严重退化，严重影响了器件可靠性。

目前，为了解决上述问题，现有技术是增加光刻次数，在器件的终端区形成场限环来提高耐压，必要时还需要增加光刻次数来形成截止环，光刻成本增加。

发明内容

本发明主要解决的技术问题是现有的四层光刻工艺的沟槽栅MOSFET器件，器件耐压降低，影响器件可靠性的技术问题。

根据第一方面，一种实施例中提供一种沟槽栅MOSFET器件的制造方法，包括：

提供一衬底，衬底的部分或全部作为器件的漂移区的部分或全部，漂移区具有第二导电类型；

进行第一次光刻，对衬底的正面进行图案化处理，在衬底上同步形成分别对应沟槽栅、场限环以及截止环的第一沟槽、第二沟槽以及第三沟槽；

至少在第一沟槽上形成栅介质层；

在第一沟槽、第二沟槽以及第三沟槽上沉积第一导电类型的多晶硅层，至少将第一沟槽完全填充，得到栅极；

回刻多晶硅层，至少将第二沟槽底部以及第三沟槽底部的多晶硅去除；

正面进行掺杂，在衬底上形成体区，同时通过第二沟槽以及第三沟槽在漂移区中形成场限环掺杂区，体区与场限环掺杂区均具有第一导电类型；第一沟槽、第二沟槽以及第三沟槽均贯通体区以及部分漂移区；

进行第二次光刻，对衬底进行选择性掺杂，在体区上形成源区，同时通过第三沟槽在其下方的场限环掺杂区中形成截止环掺杂区，源区与截止环掺杂区均具有第二导电类型；

进行第三次光刻，对衬底的正面进行图案化处理，至少形成对应源区的源极接触孔，源极接触孔贯通源区以及部分体区；

在源极接触孔上形成源极电极，在衬底的正面形成第一金属层；

进行第四次光刻，对第一金属层进行图案化处理，得到第一电极；第一电极与源极电极电连接；

在衬底的背面形成第二电极，或在衬底的背面形成漏区以及第二电极，第二电极与漏区电连接，第一导电类型和第二导电类型属于不同的半导体导电类型。

根据第二方面，一种实施例中提供一种沟槽栅MOSFET器件，包括至少一个元胞以及终端区，元胞包括沟槽栅、体区以及源区，终端区包括场限环以及截止环；

沟槽栅MOSFET器件还包括位于元胞的第一沟槽、终端区的第二沟槽以及第三沟槽，沟槽栅形成在第一沟槽，场限环包括形成在第二沟槽底部的场限环掺杂区，截止环包括形成在第三沟槽底部的截止环掺杂区；

第一沟槽、第二沟槽以及第三沟槽同步形成，第一沟槽、第二沟槽以及第三沟槽中的多晶硅同步形成，多晶硅具有第一导电类型；第二沟槽的侧壁保留部分多晶硅以形成第一侧墙，第三沟槽的侧壁保留部分多晶硅以形成第二侧墙；

体区与场限环掺杂区同步掺杂形成，均具有第一导电类型，场限环掺杂区在第一侧墙的掩蔽下形成，场限环掺杂区形成在器件的漂移区中；

源区与截止环掺杂区同步掺杂形成，均具有第二导电类型，截止环掺杂区在第二侧墙的掩蔽下形成，截止环掺杂区形成在器件的漂移区中，漂移区具有第二导电类型，第一导电类型和第二导电类型属于不同的半导体导电类型。

根据第三方面，一种实施例中提供一种沟槽栅MOSFET器件，其特征在于，采用第一方面所描述的制造方法制成。

依据上述实施例的沟槽栅MOSFET器件及其制造方法，通过调整器件结构的成型顺序，通过在刻蚀沟槽栅对应的第一沟槽时，同步形成场限环对应的第二沟槽与截止环对应的第三沟槽；利用回刻将第二沟槽与第三沟槽底部的多晶硅去除，以使得在形成体区的时候，可以同步形成场限环掺杂区；在进行源区掺杂时可以同步形成截止环掺杂区。由此，采用四次光刻制造的MOSFET器件依旧具有有效的场限环与截止环，保证器件的耐压以及可靠性。

附图说明

图1为现有的四次/五次光刻的沟槽栅MOSFET器件的结构示意图；

图2为图1中（B）的器件的五次光刻工艺的过程示意图；

图3为一种实施例提供的沟槽栅MOSFET器件的制造方法的流程图；

图4为一种实施例提供的沟槽栅MOSFET器件的结构示意图；

图5为一种实施例提供的制造方法的过程示意图（一）；

图6为一种实施例提供的制造方法的过程示意图（二）；

图7为一种实施例提供的制造方法的过程示意图（三）；

图8为一种实施例提供的制造方法的过程示意图（四）；

图9为一种实施例提供的制造方法的过程示意图（五）；

图10为一种实施例提供的制造方法的过程示意图（六）；

图11为一种实施例提供的制造方法的过程示意图（七）；

图12为一种实施例提供的制造方法的过程示意图（八）；

图13为一种实施例提供的制造方法的过程示意图（九）；

图14为一种实施例提供的另一种沟槽栅MOSFET器件的结构示意图。

附图标记：1-漂移区；11-第一沟槽；12-第二沟槽；13-第三沟槽；2-体区；3-沟槽栅；30-多晶硅层；31-栅介质层；32-栅极；4-场限环；41-场限环掺杂区；42-第一侧墙；5-截止环；51-截止环掺杂区；52-第二侧墙；53-截止环电极；54-第三电极；6-源区；61-源极电极；7-第一电极；8-漏区；9-第二电极；10-层间介质层。

具体实施方式

下面通过具体实施方式结合附图对本发明作进一步详细说明。其中不同实施方式中类似元件采用了相关联的类似的元件标号。在以下的实施方式中，很多细节描述是为了使得本申请能被更好的理解。然而，本领域技术人员可以毫不费力的认识到，其中部分特征在不同情况下是可以省略的，或者可以由其他元件、材料、方法所替代。在某些情况下，本申请相关的一些操作并没有在说明书中显示或者描述，这是为了避免本申请的核心部分被过多的描述所淹没，而对于本领域技术人员而言，详细描述这些相关操作并不是必要的，他们根据说明书中的描述以及本领域的一般技术知识即可完整了解相关操作。

另外，说明书中所描述的特点、操作或者特征可以以任意适当的方式结合形成各种实施方式。同时，方法描述中的各步骤或者动作也可以按照本领域技术人员所能显而易见的方式进行顺序调换或调整。因此，说明书和附图中的各种顺序只是为了清楚描述某一个实施例，并不意味着是必须的顺序，除非另有说明其中某个顺序是必须遵循的。

本文中为部件所编序号本身，例如“第一”、“第二”等，仅用于区分所描述的对象，不具有任何顺序或技术含义。而本申请所说“连接”、“联接”，如无特别说明，均包括直接和间接连接（联接）。

在本申请中，第一导电类型和第二导电类型属于不同的半导体导电类型，第一导电类型为N型或P型，第二导电类型为P型或N型；当第一导电类型为N型时，第二导电类型则为P型，反之亦然。在本申请中以第一导电类型为P型，第二导电类型为N型为例进行说明。

在本申请中，MOSFET器件的衬底一般指硅片，但根据实际的器件应用也可以采用其他材料，如碳化硅、氮化镓等。衬底可以为N型、P型或无掺杂，用于器件制作过程的起始材料或起始结构层。衬底在对应不同的器件的类型时，在器件制作完毕后，可以是部分或全部作为器件的漏区、缓冲层或漂移区等结构。对衬底进行掺杂、外延、热氧化等处理后得到的结构，外形结构还是以单晶硅为主体的片状结构，一般也可以称为晶圆或者硅片或基底，部分时候也还可以继续称为衬底。在批量化生产中，多种器件可能采用相同的衬底进行相同的处理，因此，可以形成标准化的基底用于生产，不需要从头对衬底处理，可以节省时间。

如图1所示，现有的沟槽栅MOSFET器件，包括元胞区以及终端区，元胞区中的一个元胞可以包括源区、源极电极、体区、沟槽栅、漂移区、漏区，终端区可以包括至少一个场限环（或称场环）以及截止环（一般为一个）。其中第一电极用于连接多个元胞的源电极（或称源极电极）；第二电极用于连接多个元胞的漏区，直接作为漏电极（或称漏极电极）。

如图1中的（A）所示，一些器件在终端区不设置场限环与截止环，可以采用四次光刻工艺形成，四次光刻分别对应沟槽栅的沟槽刻蚀，源区掺杂，源极接触孔形成以及第一电极刻蚀。在这四次光刻工艺中，体区是正面普注。

如图1中的（B）所示，一些器件在终端区设置场限环与截止环，需要在注入体区时，采用光刻，同步在终端区掺杂形成场限环，相比于图1中（A）的器件工艺，需要增加一次光刻，一共为五次光刻。

申请人研究发现，如图2所示，现有的五次光刻工艺，以漂移区为N型为例，如图2中（A）所示，第一次光刻为沟槽刻蚀，形成对应沟槽栅以及截止环的沟槽；如图2中（B）所示，随后在沟槽形成介质层、沉积P型多晶硅，得到沟槽栅以及截止环；如图2中（C）所示，第二次光刻，衬底选择性掺杂，进行P型掺杂，形成体区以及场限环；如图2中（D）所示，第三次光刻，对衬底的正面进行选择掺杂，形成源区；如图2中（E）所示，第四次光刻，选择性刻蚀形成源电极的接触孔，并沉积金属形成源电极；如图2中（F）所示，沉积第一电极对应的金属层，进行第五次光刻，得到第一电极。后续进行背面工艺即可得到如图1中（B）所示的器件。

以上为现有N型沟槽栅MOSFET器件的五次光刻工艺的简述，可见，在完成第一次光刻后，如图2中（B）所示，沉积了P型多晶硅，截止环的多晶硅的导电类型为P型，后续的加工也并未对截止环的多晶硅进行N型掺杂，若需要进行选择性N型掺杂，则需要多采用一次光刻，增加到六次光刻，需要对除截止环以外的区域进行掩膜。也就是说，采用图2所示的现有的五次光刻工艺，器件中的截止环的导电类型（P型）与漏区/源区（N型）相反，实质上并不能起到截止环应有的作用，如图1中（B）的截止环，本质上是一个场限环，均为P型，已经失效。

申请人进一步研究发现，上述图2中（B）所示的多晶硅的整体形成过程，导致了截止环的多晶硅为P型导电类型，实际使用的时候被P型的体区屏蔽失效。

因此，如图1中的（B）与图2所示，在原有的四次光刻的基础上增加一次光刻，现有五次光刻工艺制造的沟槽栅MOSFET器件，截止环失效，随着器件击穿电压抬高，器件耐压严重退化，在击穿电压(BVDSS)60V及以上的P型沟槽MOSFET，尤为严重，器件耐压降低，严重影响了器件可靠性，以及器件的应用。

在本发明实施例中，通过对沟槽栅MOSFET器件的制造方法进行改进，调整器件的结构层的形成顺序，提出一种新的场限环与截止环的形成方式，最终在还是使用四次光刻的前提下，得到与源区/漏区相同导电类型的截止环掺杂区，得到与体区相同导电类型的场限环掺杂区，使得场限环与截止环最终能在反向耐压起到作用，保证器件的可靠性。

如图3与图4所示，本申请实施例提供一种沟槽栅MOSFET器件及其制造方法，其中本申请提供的沟槽栅MOSFET器件可以是采用本申请提供的制造方法制成，也可以是采用其他可用的制造方法制造。

如图3所示，本申请提供的沟槽栅MOSFET器件包括至少一个元胞以及终端区，其特征在于，元胞包括沟槽栅3、体区2以及源区6，终端区包括场限环4以及截止环5；本申请提供的沟槽栅MOSFET器件的元胞区结构，均可以参考现有的器件结构，本申请重点针对于场限环4与截止环5的结构以及制造方法进行改进。

如图6与图12所示，沟槽栅MOSFET器件还包括位于元胞的第一沟槽11、终端区的第二沟槽12以及第三沟槽13，沟槽栅3形成在第一沟槽11，场限环4包括形成在第二沟槽12底部的场限环掺杂区41，截止环5包括形成在第三沟槽13底部的截止环掺杂区51。

其中，第一沟槽11、第二沟槽12以及第三沟槽13同步形成，第一沟槽11、第二沟槽12以及第三沟槽13中的多晶硅同步形成，多晶硅具有第一导电类型；第二沟槽12的侧壁保留部分多晶硅以形成第一侧墙42，第三沟槽13的侧壁保留部分多晶硅以形成第二侧墙52。

如图10所示，体区2与场限环掺杂区41同步掺杂形成，均具有第一导电类型，场限环掺杂区41在第一侧墙42以及第二侧墙52的掩蔽下形成，场限环掺杂区41形成在器件的漂移区1中。

如图11所示，源区6与截止环掺杂区51同步掺杂形成，均具有第二导电类型，截止环掺杂区51在第二侧墙52的掩蔽下形成，截止环掺杂区51形成在器件的漂移区1中，对第三沟槽13下方的场限环掺杂区41的部分进行掺杂后形成。

在本申请中，场限环掺杂区41为实质上的场限环4功能结构，第二沟槽12中的第一侧墙42为场限环掺杂区41的离子注入提供掩膜作用，第一侧墙42保留的厚度或高度并不限制。

同理，截止环掺杂区51为实质上的截止环5功能结构，第三沟槽13中的第二侧墙52为截止环掺杂区51的离子注入提供掩膜作用，第二侧墙52保留的厚度或高度并不限制。

上面为本申请提供的沟槽栅MOSFET器件的描述，下面针对制造方法进行描述。

如图3所示，以下以第一导电类型为P型，第二导电类型为N型为例说明，本申请实施例提供的沟槽栅MOSFET器件的制造方法，可以包括：

步骤1、提供一衬底，衬底的部分或全部作为器件的漂移区1的部分或全部，漂移区1具有第二导电类型。一些实施例中，可以将衬底作为漏区8，在衬底上外延形成外延层作为漂移区1，也就是说衬底包括了漏区8与漂移区1；此时衬底的部分为漂移区1，部分为漏区8，当采用这样的衬底时，在步骤11中就无需进行漏区8的制备。一些实施例中，采用衬底作为漂移区1，后续进行背面工艺形成漏区8。

一些实施例中，制造方法还可以包括：

步骤101、如图5所示，在衬底上形成垫氧化物层（图未示出），在垫氧化物层上形成硬掩膜层。

例如，在漂移区1表面使用热氧工艺生长300A的二氧化硅作为垫氧化物层（或称为牺牲氧化层），可以在后续进行离子注入或沉积硬掩膜层时作为缓冲层，可以减少防止离子注入造成晶格损伤或者降低硬掩膜层带来的应力。在垫氧化物层上采用薄膜工艺沉积2000A的二氧化硅作为硬掩膜层。

步骤2、如图6所示，进行第一次光刻，对衬底的正面进行图案化处理，在衬底上同步形成分别对应沟槽栅3、场限环4以及截止环5的第一沟槽11、第二沟槽12以及第三沟槽13。如图10所示，第一沟槽11、第二沟槽12以及第三沟槽13均贯通体区2以及部分漂移区1。

一些实施例中，上述步骤2可以包括：

步骤201、形成覆盖硬掩膜层的第一光刻胶层，显影并去胶后形成对应第一沟槽11、第二沟槽12以及第三沟槽13的第一开口。

步骤202、通过第一开口刻蚀硬掩膜层以及垫氧化物层，在第一光刻胶层以及硬掩膜层的掩蔽下，刻蚀衬底，同步形成第一沟槽11、第二沟槽12以及第三沟槽13。

其中，第二沟槽12与第三沟槽13的宽度（图6中的左右方向）要大于或等于后续沉积的多晶硅层30的厚度的三倍（如图8中衬底上方的多晶硅层30的厚度），以保证后续沉积多晶硅时不会把第二沟槽12与第三沟槽13填平。

步骤203、去除第一光刻胶层、硬掩膜层以及垫氧化物层。例如，可以采用CMP或者湿法刻蚀的方式去除硬掩膜层以及垫氧化物层。

步骤3、如图7所示，至少在第一沟槽11上形成栅介质层31；

一些实施例中，上述步骤3可以包括：

采用热氧化工艺，在衬底上形成二氧化硅层，第一沟槽11上的二氧化硅层作为沟槽栅3的栅介质层31。例如，直接采用热氧化形成二氧化硅层，对应在第一沟槽11、第二沟槽12以及第三沟槽13的表面均形成了二氧化硅层。又例如，还可以采用薄膜工艺沉积二氧化硅层。

步骤4、如图8所示，在第一沟槽11、第二沟槽12以及第三沟槽13上沉积第一导电类型的多晶硅层30，至少将第一沟槽11完全填充，得到栅极32；多晶硅层30的厚度可以为0.2μm至0.5μm。

一些实施例中，多晶硅层30的厚度为第一预设厚度，第二沟槽12的宽度与第一预设厚度的比例为大于或等于3:1。

在第二沟槽12上沉积第一导电类型的多晶硅层30之后，多晶硅层30不完全填充第二沟槽12；且第二沟槽12底部上的多晶硅层30厚度与衬底上的多晶硅层30厚度相同。

同理，多晶硅层30的厚度为第一预设厚度，第三沟槽13的宽度与第一预设厚度的比例为大于或等于3:1。

在第三沟槽13上沉积第一导电类型的多晶硅层30之后，多晶硅层30不完全填充第三沟槽13；且第三沟槽13底部上的多晶硅层30厚度与衬底上的多晶硅层30厚度相同。

在本申请实施例中，在第二沟槽12/第三沟槽13上沉积第一导电类型的多晶硅层30之后，多晶硅层30不完全填充第二沟槽12/第三沟槽13；且第二沟槽12/第三沟槽13底部上的多晶硅层30厚度与衬底上的多晶硅层30厚度相同，以使得后续回刻的时候，衬底上的多晶硅被去除的同时，第二沟槽12/第三沟槽13底部上的多晶硅也被去除，保留的多晶硅分别形成第一侧墙42与第二侧墙52。

步骤5、如图9所示，回刻多晶硅层30，至少将第二沟槽12底部以及第三沟槽13底部的多晶硅去除。

一些实施例中，上述步骤5可以包括：

采用干法刻蚀回刻多晶硅层30，将衬底表面、第二沟槽12底部以及第三沟槽13底部的多晶硅层30去除，保留填充在第一沟槽11上的多晶硅，第二沟槽12的侧壁保留部分多晶硅以形成第一侧墙42，第三沟槽13的侧壁保留部分多晶硅以形成第二侧墙52。

步骤6、如图10所示，正面进行掺杂，在衬底上形成体区2，同时通过第二沟槽12以及第三沟槽13在漂移区1中形成场限环掺杂区41，体区2具有第一导电类型；第一沟槽11、第二沟槽12以及第三沟槽13均贯通体区2以及部分漂移区1。

在第一侧墙42与第二侧墙52作为掩蔽结构的情况下，对应第二沟槽12与第三沟槽13的底部会形成场限环掺杂区41，场限环掺杂区41具有与体区2相同的导电类型与掺杂浓度。

步骤7、如图11所示，进行第二次光刻，对衬底进行选择性掺杂，在体区2上形成源区6，同时通过第三沟槽13在其下方的场限环掺杂区41中形成截止环掺杂区51，源区6与截止环掺杂区51均具有第二导电类型；

一些实施例中，上述步骤7可以包括：

步骤701、形成覆盖衬底表面的第二光刻胶层，显影并去胶后形成对应第三沟槽13以及源区6的第二开口。

步骤702、通过第二开口对第三沟槽13下方的场限环掺杂区41进行离子注入，同步形成源区6以及截止环掺杂区51，其中，截止环掺杂区51在第二光刻胶层以及第二侧墙52的掩蔽下形成。

其中，截止环掺杂区51在第二光刻胶层以及第二侧墙52的掩蔽下形成，以使得降低第二侧墙52的第一导电类型掺杂浓度，提高第二导电类型掺杂浓度。

例如，使用光刻工艺将元胞区与截止环5之间的区域盖住，特别的，要保证截止环5的第三沟槽13不被光刻胶阻挡，然后N型掺杂离子注入并热处理激活离子，形成源区6，此时在第三沟槽13底部也注入了N型掺杂离子，与漂移区1的导电类型相同。

另外，P型的第二侧墙52作为掩蔽结构的情况下，被N型的掺杂离子进行掺杂，原来的P型导电浓度会降低，会转变为P-、N-、N或N+中的一种浓度。也就是说，可以降低体区2对第二侧墙52屏蔽的程度。以使得第二侧墙52有可能转变为N型，具体依据多晶硅层30一开始沉积的P型浓度以及后续掺杂源区6的N型掺杂浓度等因素，但是第二侧墙52至少是P型浓度降低，N型浓度增加。以使得P型体区2至少不完全屏蔽第二侧墙52。

步骤8、进行第三次光刻，对衬底的正面进行图案化处理，至少形成对应源区6的源极接触孔，源极接触孔贯通源区6以及部分体区2。

一些实施例中，上述步骤8可以包括：

步骤801、在衬底上沉积层间介质层10，层间介质层10填充第二沟槽12以及第三沟槽13。层间介质层10可以作为器件的钝化层。

步骤802、形成覆盖层间介质层10的第三光刻胶层，显影并去胶后形成对应源极接触孔的第三开口。

步骤803、在第三光刻胶层的掩蔽下刻蚀衬底，形成源极接触孔。

步骤804、在第三光刻胶层的掩蔽下，通过第三开口进行离子注入，在源极接触孔的底部形成欧姆接触区（图未示出）。

步骤9、如图12所示，在源极接触孔上形成源极电极61，在衬底的正面形成第一金属层。

例如，先采用钨金属填充源极接触孔，得到源极电极61。再采用表面金属工艺形成第一金属层。

步骤10、如图13所示，进行第四次光刻，对第一金属层进行图案化处理，得到第一电极7；第一电极7与源极电极61电连接。

步骤11、如图3所示，在衬底的背面形成第二电极9，或在衬底的背面形成漏区8以及第二电极9，第二电极9与漏区8电连接，完成沟槽栅MOSFET器件的制造。

一些实施例中，为了确保在截止环掺杂区51的电位与漏区8电压电位相同，形成有效的截止环5，如图14中，器件还可以包括截止环电极53，上述步骤8可以包括：

步骤810、在衬底上沉积层间介质层10，层间介质层10填充第二沟槽12以及第三沟槽13。

步骤820、形成覆盖层间介质层10的第三光刻胶层，显影并去胶后形成对应源极接触孔的第三开口以及对应截止环接触孔的第四开口。

步骤830、在第三光刻胶层的掩蔽下刻蚀衬底，通过第三开口形成源极接触孔，通过第四开口形成截止环接触孔。

步骤840、在第三光刻胶层的掩蔽下，通过第三开口以及第四开口进行离子注入，分别在源极接触孔的底部以及截止环接触孔的底部形成欧姆接触区。

对应，上述步骤9可以包括：

在源极接触孔上形成源极电极61，在截止环接触孔上形成截止环电极53，在衬底的正面形成第一金属层。

在步骤10中，可以包括：

进行第四次光刻，对第一金属层进行图案化处理，得到第一电极7与第三电极54；第一电极7与源极电极61电连接；第二电极9与截止环电极53电连接。

可见，本申请利用4次光刻工艺。可以在终端区形成多环结构，在不增加生产成本的前提下，解决了器件耐压退化的问题，提高了器件的耐压的可靠性和稳定性。左图为常规做法，增加体区2掩模版形成多环的终端结构同时模拟可靠性测试后，没有耐压退化问题，仍然保持在-70V以上。

综上所述，本申请提供的制造方法，通过合理的工艺优化，调整了结构层的制造顺序，截止环5在体区2之后形成，不会受到体区2的普注的影响。还提出一种场限环4以及截止环5的结构，场限环4与截止环5内的多晶硅通过回刻（回刻不需要额外掩膜版）形成多晶硅侧墙（对应第一侧墙42与第二侧墙52），场限环掺杂区41采用第一侧墙42掩蔽在体区2普注时同步形成，不需要采用光刻，节省了一次光刻步骤。截止环掺杂区51采用第二侧墙52的掩蔽在源区6掺杂时同步形成，共用一个掩膜版，进一步节省了一次光刻步骤，以使得本申请提供的沟槽栅MOSFET器件的场限环掺杂区41与体区2的导电类型相同，截止环掺杂区51的导电类型与源区6的导电类型相同，且还是只采用四次光刻，工艺成本得到控制。也就是说，采用与图2所示的现有的制造方法不同的方式，获得具有有效场限环4与截止环5的器件。可见，本申请提供的制造方法，各个子步骤虽然为常规工艺，但是通过截止环5与截止环5巧妙的结构设计，可以使得四次光刻工艺可以进行调整，规避了体区2普注的影响，还规避了P型多晶硅同步形成截止环5与沟槽栅3带来两者相同导电类型的问题。

通过上述制造方法，可以得到如图3或图14所示的沟槽栅MOSFET器件，由于截止环5底部的截止环掺杂区51与源区6同类型，与漂移区1导电类型也相同，而且源区6的离子注入浓度要远远大于体区2离子注入浓度，不会被体区2隔离，以此达到等电位的目的，底部的第二电极9电压电位与截止环掺杂区51等电位，有效形成截止环5，隔绝了外界杂质电荷的干扰，利用4层掩膜版工艺（即四次光刻）在不增加生产成本情况下解决了耐压退化，提高了器件的可靠性。而在步骤7中，P型的多晶硅侧墙在N型掺杂下可以改变掺杂浓度，避免被体区2完全屏蔽，在一些实施例中，多晶硅侧墙可以转变为N-、N或N+型，起到辅助截止的作用，与截止环掺杂区51共同起到截止环5的作用。

在必要时，如图14所示，还可以是形成第三电极54以及截止环电极53，通过第三电极54与第二电极9连接相同电位，确保在关态时，截止环掺杂区51的电位与漏区8相同。

本文参照了各种示范实施例进行说明。然而，本领域的技术人员将认识到，在不脱离本文范围的情况下，可以对示范性实施例做出改变和修正。例如，各种操作步骤以及用于执行操作步骤的组件，可以根据特定的应用或考虑与系统的操作相关联的任何数量的成本函数以不同的方式实现（例如一个或多个步骤可以被删除、修改或结合到其他步骤中）。

虽然在各种实施例中已经示出了本文的原理，但是许多特别适用于特定环境和操作要求的结构、布置、比例、元件、材料和部件的修改可以在不脱离本披露的原则和范围内使用。以上修改和其他改变或修正将被包含在本文的范围之内。

前述具体说明已参照各种实施例进行了描述。然而，本领域技术人员将认识到，可以在不脱离本披露的范围的情况下进行各种修正和改变。因此，对于本披露的考虑将是说明性的而非限制性的意义上的，并且所有这些修改都将被包含在其范围内。同样，有关于各种实施例的优点、其他优点和问题的解决方案已如上所述。然而，益处、优点、问题的解决方案以及任何能产生这些的要素，或使其变得更明确的解决方案都不应被解释为关键的、必需的或必要的。本文中所用的术语“包括”和其任何其他变体，皆属于非排他性包含，这样包括要素列表的过程、方法、文章或设备不仅包括这些要素，还包括未明确列出的或不属于该过程、方法、系统、文章或设备的其他要素。此外，本文中所使用的术语“耦合”和其任何其他变体都是指物理连接、电连接、磁连接、光连接、通信连接、功能连接和/或任何其他连接。

具有本领域技术的人将认识到，在不脱离本发明的基本原理的情况下，可以对上述实施例的细节进行许多改变。因此，本发明的范围应仅由权利要求确定。