超结结构、半导体器件结构及其制备方法

技术领域

本申请涉及半导体领域，特别是涉及一种超结结构、半导体器件结构及其制备方法。

背景技术

随着半导体技术的飞速发展，各类半导体产品在大功率电器设备、汽车电子、轨道交通等领域的应用也越来越广泛。为满足市场对于耐受电压、承载功率等方面的要求，出现了基于各种不同结构的功率型半导体器件。

其中，超结型功率半导体器件因为具备较好电学性能，备受青睐。所谓超结结构是指，于晶体管的漂移区内形成两种导电类型且分别向衬底方向延伸的掺杂区，两种掺杂区交替间隔排布从而形成沿垂直衬底方向延伸的P-N结结构(以下分别称为P柱和N柱)。垂直衬底方向延伸的P柱和N柱，可以将漂移区载流子完全耗尽，进而增大半导体器件的耐受电压。

可见，超结结构的性能受到P柱和N柱长度的影响。然而，由于制备工艺以及半导体器件尺寸的限制，目前所能制备的P柱和N柱的长度是有限的。此外，通过多次外延工艺制备P柱和N柱，使得对准的难度增大，并可能导致超结结构内部累积较大的应力。如此，限制了超结型半导体器件性能的进一步提高。

因此，如何对超结结构及其制备方法进行改进，以提高超结型半导体器件的性能，是亟需解决的问题。

发明内容

基于此，有必要针对上述技术问题，提供一种超结结构、半导体器件结构及其制备方法，以提高超结型半导体器件的性能。

一方面，本申请实施例提供了一种超结结构。该超结结构包括：第一导电类型的外延层、第二导电类型的外延层、多个第一沟槽、第二导电类型的填充外延层、多个第二沟槽以及第一导电类型的填充外延层。其中，第一导电类型的外延层和第二导电类型的外延层沿厚度方向交替层叠；多个第一沟槽位于第一导电类型的外延层内；多个第一沟槽沿第一方向间隔排布，且各第一沟槽均沿第二方向延伸；第二导电类型的填充外延层位于第一沟槽内；多个第二沟槽位于第二导电类型的外延层内；多个第二沟槽沿第二方向间隔排布；且各第二沟槽均沿第一方向延伸；第一导电类型的填充外延层位于第二沟槽内。

本申请实施例中，设置第一导电类型的外延层和第二导电类型的外延层交替层叠。其中，第一导电类型的外延层中包含沿第二方向延伸的第一沟槽以及形成于第一沟槽中的第二导电类型的填充外延层；第二导电类型的外延层中包含沿第一方向延伸的第二沟槽以及形成于第二沟槽中的第一导电类型的填充外延层。如此，第一导电类型的外延层与第一导电类型的填充外延层具备相同的导电类型，二者可以共同构成超结结构中的柱状结构(例如P柱或者N柱)；而第二导电类型的外延层与第二导电类型的填充外延层具备相同的导电类型，二者可以共同构成超结结构中的另一柱状结构(例如N柱或者P柱)。并且，第一导电类型的填充外延层与第二导电类型的填充外延层的延伸方向不同，从而增大了柱状结构之间的接触面积，进而提高了超结结构的电学性能(增大耐受电压、降低导通电阻等)。

在一些实施例中，第一导电类型包括N型，且第二导电类型包括P型。

在另一些实施例中，第一导电类型包括P型，且第二导电类型包括N型。

以上实施例中，N型导电类型的外延层和N型导电类型的填充外延层可以共同构成超结结构中的N柱；P型导电类型的外延层和P型导电类型的填充外延层可以共同构成超结结构中的P柱。如此，超结结构中的N柱与P柱的接触面积被增大，有利于提高超结结构的电学性能。

在一些实施例中，第一沟槽沿厚度方向贯穿第一导电类型的外延层。第二沟槽沿厚度方向贯穿第二导电类型的外延层。

本申请实施例中，第一沟槽贯穿对应的第一导电类型的外延层，第二沟槽贯穿对应的第二导电类型的外延层。使得位于第一沟槽中的第二导电类型的填充外延层与相邻的第二导电类型的外延层可以形成连通结构；以及使得位于第二沟槽中的第一导电类型的填充外延层与相邻的第一导电类型的外延层可以形成连通结构。从而增大了超结结构中P柱和N柱的长度，进而可以进一步提高超结结构的性能。

在一些实施例中，相邻第一沟槽之间的第一导电类型的外延层的宽度，与第一沟槽的宽度相等。相邻第二沟槽之间的第二导电类型的外延层的宽度，与第二沟槽的宽度相等。

本申请实施例中，设置多个第一沟槽均匀分布于对应的第一导电类型的外延层中，以及设置多个第二沟槽均匀分布于对应的第二导电类型的外延层中。如此，使得超结结构中P柱和N柱的宽度相等，从而可以使得超结结构中的P柱和N柱分布均匀，有利于后续继续基于超结结构制备其他半导体器件。

在一些实施例中，超结结构的底层和顶层均为第一导电类型的外延层。

另一方面，本申请实施例提供了一种超结结构的制备方法，用于制备上述一些实施例中的超结结构。所述制备方法包括如下步骤。

形成第一导电类型的外延层；

于第一导电类型的外延层内形成多个第一沟槽。多个第一沟槽沿第一方向间隔排布，且各第一沟槽均沿第二方向延伸；

形成第二导电类型的填充外延层及第二导电类型的外延层，第二导电类型的填充外延层位于第一沟槽内，第二导电类型的外延层覆盖第一导电类型的外延层的上表面及第二导电类型的填充外延层的上表面；

于第二导电类型的外延层内形成多个第二沟槽，多个第二沟槽沿第二方向间隔排布，且各第二沟槽均沿第一方向延伸；

于第二沟槽内形成第一导电类型的填充外延层。

在一些实施例中，所述于第二沟槽内形成第一导电类型的填充外延层之后，所述制备方法还包括如下步骤。

于第二导电类型的外延层的上表面及第一导电类型的填充外延层的上表面形成又一第一导电类型的外延层；

于上一步骤中形成的第一导电类型的外延层内形成多个第一沟槽，该步骤中的多个第一沟槽沿第一方向间隔排布，且各第一沟槽均沿第二方向延伸；

于上一步骤中形成的第一沟槽内形成第二导电类型的填充外延层。

本申请实施例中，先形成交替层叠的第一导电类型的外延层和第二导电类型的外延层。并于第一导电类型的外延层中形成沿第二方向延伸的第一沟槽以及位于第一沟槽中的第二导电类型的填充外延层；于第二导电类型的外延层中形成沿第一方向延伸的第二沟槽以及位于第二沟槽中的第一导电类型的填充外延层。如此，第一导电类型的外延层与第一导电类型的填充外延层具备相同的导电类型，二者可以共同构成超结结构中的柱状结构(例如P柱或者N柱)；而第二导电类型的外延层与第二导电类型的填充外延层具备相同的导电类型，二者可以共同构成超结结构中的另一柱状结构(例如N柱或者P柱)。并且，第一导电类型的填充外延层与第二导电类型的填充外延层的延伸方向不同。从而，增大了柱状结构之间的接触面积，进而提高了超结结构的电学性能(增大耐受电压、降低导通电阻等)。

在一些实施例中，所述于第二沟槽内形成第一导电类型的填充外延层之后，于第二导电类型的外延层的上表面及第一导电类型的填充外延层的上表面形成又一第一导电类型的外延层之前，所述制备方法还包括：重复上述步骤若干次。

以上实施例中，通过形成多层、交替层叠的第一导电类型的外延层和第二导电类型的外延层，以及位于第一导电类型的外延层中的第一沟槽和第二导电类型的填充外延层，位于第二导电类型的外延层中的第二沟槽和第一导电类型的填充外延层。能够获得具备较长长度的以及较大接触面积的P柱结构和N柱结构，从而可以大大提升超结结构的性能。

又一方面，本申请实施例提供了一种半导体器件结构，作为上述一些实施例中的超结结构的实际应用。该半导体器件结构包括：衬底、如上述一些实施例中所述的超结结构、顶层外延层、栅极结构以及覆盖介质层。其中，超结结构位于衬底的上表面，衬底的下表面形成有漏区；顶层外延层位于超结结构的上表面；顶层外延层内形成有源区；栅极结构位于顶层外延层的上表面或延伸至顶层外延层内，栅极结构沿第二方向延伸；源区位于栅极结构相对的两侧；覆盖介质层位于顶层外延层的上表面，且覆盖栅极结构。

本申请实施例中，基于上述一些实施例中所述的超结结构设置衬底、顶层外延层、栅极结构以及覆盖介质层，以获得半导体器件结构。使得该半导体器件结构也具备上述一些实施例中所述的超结结构的性能优势。

又一方面，本申请实施例提供了一种半导体器件结构的制备方法，用于制备上述一些实施例中所述的半导体器件结构。该制备方法包括如下步骤。

提供衬底；

采用如上述一些实施例中所述的超结结构的制备方法于衬底的上表面制备超结结构；

于超级结构的上表面形成顶层外延层；

于顶层外延层的上表面或顶层外延层内形成栅极结构，栅极结构沿第二方向延伸；

于顶层外延层内形成源区，源区位于栅极结构相对的两侧；

于顶层外延层的上表面形成覆盖介质层，覆盖介质层覆盖栅极结构；

于衬底的下表面形成漏区。

附图说明

为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为一些实施例中提供的一种超结结构的结构示意图，其中，图1中的(a)图为该超结结构的立体结构示意图，图1中的(b)图为沿图1(a)中AA方向的截面结构示意图；

图2为一些实施例中提供的一种超结结构的制备方法的流程示意图；

图3为一些实施例中提供的一种步骤S100所得结构的立体结构示意图；

图4为一些实施例中提供的一种步骤S200所得结构的结构示意图，其中，图4中的(a)图为该结构的立体结构示意图，图4中的(b)图为沿图4(a)中的BB方向的截面结构示意图；

图5为一些实施例中提供的一种步骤S300所得结构的结构示意图，其中，图5中的(a)图为该结构的立体结构示意图，图5中的(b)图为沿图5(a)中的CC方向的截面结构示意图；

图6为一些实施例中提供的一种步骤S400所得结构的立体结构示意图；

图7为图6的截面结构示意图，其中，图7中的(a)图为沿图6中的DD方向的截面结构示意图，图7中的(b)图为沿图6中的EE方向的截面结构示意图；

图8为一些实施例中提供的一种步骤S500所得结构的立体结构示意图；

图9为一些实施例中提供的另一种超结结构的制备方法的流程示意图；

图10为一些实施例中提供的一种步骤S600所得结构的立体结构示意图；

图11为一些实施例中提供的一种步骤S700所得结构的立体结构示意图；

图12为一些实施例中提供的一种步骤S800所得结构的立体结构示意图；

图13为一些实施例中提供的一种半导体器件结构的结构示意图，其中，图13中的(a)图为该半导体器件结构的立体结构示意图，图13中的(b)图为沿图13(a)中FF方向的截面结构示意图；

图14为一些实施例中提供的另一种半导体器件结构的结构示意图，其中，图14中的(a)图为该半导体器件结构的立体结构示意图，图14中的(b)图为沿图14(a)中GG方向的截面结构示意图；

图15为一些实施例中提供的一种半导体器件结构的制备方法的流程示意图；

图16为一些实施例中提供的另一种半导体器件结构的制备方法的流程示意图。

附图标记说明：

1-衬底，

2-超结结构，21-第一导电类型的外延层，22-第二导电类型的填充外延层，23-第二导电类型的外延层，24-第一导电类型的填充外延层；

3-顶层外延层；

4-栅极结构，41-栅介质层，42-栅导电层；

5-覆盖介质层；

6-金属层；

A1-源区，A2-漏区，TR1-第一沟槽；TR2-第二沟槽。

具体实施方式

为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本申请的公开内容更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。

需要说明的是，当一个元件被认为是“连接”另一个元件时，它可以是直接连接到另一个元件，或者通过居中元件连接另一个元件。此外，以下实施例中的“连接”，如果被连接的对象之间具有电信号或数据的传递，则应理解为“电连接”、“通信连接”等。

在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。同时，在本说明书中使用的术语“和/或”包括相关所列项目的任何及所有组合。

随着半导体技术的飞速发展，各类半导体产品在大功率电器设备、汽车电子、轨道交通等领域的应用也越来越广泛。为满足市场对于耐受电压、承载功率等方面的要求，出现了基于各种不同结构的功率型半导体器件。

其中，超结型功率半导体器件因为具备较好电学性能，备受青睐。所谓超结结构是指，于晶体管的漂移区内形成两种导电类型且分别向衬底方向延伸的掺杂区，两种掺杂区交替间隔排布从而形成沿垂直衬底方向延伸的P-N结结构(以下分别称为P柱和N柱)。垂直衬底方向延伸的P柱和N柱，可以将漂移区载流子完全耗尽，进而增大半导体器件的耐受电压。

可见，超结结构的性能受到P柱和N柱长度的影响。然而，由于制备工艺以及半导体器件尺寸的限制，目前所能制备的P柱和N柱的长度是有限的。此外，通过多次外延工艺制备P柱和N柱，使得对准的难度增大，并可能导致超结结构内部累积较大的应力。如此，限制了超结型半导体器件性能的进一步提高。

基于此，有必要针对上述技术问题，提供一种超结结构、半导体器件结构及其制备方法。

请参阅图1，在一些实施例中，提供了一种超结结构2。该超结结构2包括：第一导电类型的外延层21、第二导电类型的外延层23、多个第一沟槽TR1、第二导电类型的填充外延层22、多个第二沟槽TR2以及第一导电类型的填充外延层24。其中，第一导电类型的外延层21和第二导电类型的外延层23沿厚度方向交替层叠；多个第一沟槽TR1位于第一导电类型的外延层21内；多个第一沟槽TR1沿第一方向间隔排布，且各第一沟槽TR1均沿第二方向延伸；第二导电类型的填充外延层22位于第一沟槽TR1内；多个第二沟槽TR2位于第二导电类型的外延层23内；多个第二沟槽TR2沿第二方向间隔排布，且各第二沟槽TR2均沿第一方向延伸；第一导电类型的填充外延层24位于第二沟槽TR2内。

本申请实施例中，设置第一导电类型的外延层21和第二导电类型的外延层23交替层叠。其中，第一导电类型的外延层21中包含沿第二方向(例如Y方向)延伸的第一沟槽TR1以及形成于第一沟槽TR1中的第二导电类型的填充外延层22。第二导电类型的外延层23中包含沿第一方向(例如X方向)延伸的第二沟槽TR2以及形成于第二沟槽TR2中的第一导电类型的填充外延层24。如此，第一导电类型的外延层21与第一导电类型的填充外延层24具备相同的导电类型，二者可以共同构成超结结构2中的柱状结构(例如P柱或者N柱)，而第二导电类型的外延层23与第二导电类型的填充外延层22具备相同的导电类型，二者可以共同构成超结结构2中的另一柱状结构(例如N柱或者P柱)。并且，第一导电类型的填充外延层24与第二导电类型的填充外延层22的延伸方向不同。从而增大了柱状结构之间的接触面积，进而提高了超结结构2的电学性能(增大耐受电压、降低导通电阻等)。

此处，厚度方向是指各膜层在形成过程中，其材料的增长方向。示例地，厚度方向可以为Z方向。第一方向可以为X方向，第二方向可以为Y方向。以下一些实施例中，如无特别说明，沿用此处关于各方向的定义。

示例地，可以采用诸如膜淀积工艺、化学气相沉积工艺等，沿Z方向交替层叠第一导电类型的外延层21和第二导电类型的外延层23以获得包含若干层数的超结结构2。此处，第一导电类型的外延层21和第二导电类型的外延层23的具体层数可以按照实际需求进行设定，本申请对此不作限定。以下一些附图中，以超结结构2包括两个第一导电类型的外延层21和一个第二导电类型的外延层23为例进行了示意。

示例地，超结结构2的底层和顶层均为第一导电类型的外延层21。

示例地，第一导电类型的外延层21的材料包括硅材料、碳化硅材料、砷化镓材料、氮化镓材料中的一种或多种。

示例地，第一导电类型的外延层21的厚度t1的取值范围包括：1μm～200μm。例如可以为1μm、10μm、50μm、100μm、150μm或者200μm。

示例地，第二导电类型的外延层23的材料包括硅材料、碳化硅材料、砷化镓材料、氮化镓材料中的一种或多种。

示例地，第二导电类型的外延层23的厚度t2的取值范围包括：1μm～200μm。例如可以为1μm、10μm、50μm、100μm、150μm或者200μm。

在一些实施例中，第一导电类型包括N型，且第二导电类型包括P型。

在另一些实施例中，第一导电类型包括P型，且第二导电类型包括N型。

此处，可以根据实际需求对应的设置第一导电类型和第二导电类型。本申请对此不做限定。以下一些实施例，以第一导电类型包括N型，且第二导电类型包括P型为例进行说明。

示例地，第一导电类型的外延层21中，杂质元素包括但不限于：磷、砷、铋或者锑。

示例地，第一导电类型的外延层21中，杂质元素的浓度取值范围包括：10^18/cm

示例地，第二导电类型的外延层23中，杂质元素包括但不限于：硼、铟或者镓。

示例地，第二导电类型的外延层23中，杂质元素的浓度取值范围包括：10^18/cm

以上实施例中，第一导电类型的外延层21和第一导电类型的填充外延层24可以共同构成超结结构2中的N柱；第二导电类型的外延层23和第二导电类型的填充外延层22可以共同构成超结结构中的P柱。如此，超结结构2中的N柱与P柱的接触面积被增大，有利于提高超结结构2的电学性能。

请参阅图1中的(a)图，在一些实施例中，第一沟槽TR1沿厚度方向(例如Z方向)贯穿第一导电类型的外延层21。第二沟槽TR2沿厚度方向(例如Z方向)贯穿第二导电类型的外延层23。

此处，贯穿是指：第一沟槽TR1的深度等于对应的第一导电类型的外延层21的厚度t1；第二沟槽TR2的深度等于对应的第二导电类型的外延层23的厚度t2。

本申请实施例中，第一沟槽TR1贯穿对应的第一导电类型的外延层21，第二沟槽TR2贯穿对应的第二导电类型的外延层23。使得位于第一沟槽TR1中的第二导电类型的填充外延层22与相邻的第二导电类型的外延层23可以形成连通结构；以及使得位于第二沟槽TR2中的第一导电类型的填充外延层24与相邻的第一导电类型的外延层21可以形成连通结构。从而增大了超结结构2中P柱和N柱的长度，进而可以进一步提高超结结构2的性能。

请继续参阅图1中的(a)图，在一些实施例中，相邻第一沟槽TR1之间的第一导电类型的外延层21的宽度w2，与第一沟槽TR1的宽度w1相等。

请参阅图1中的(b)图，在一些实施例中，相邻第二沟槽TR2之间的第二导电类型的外延层23的宽度w4，与第二沟槽TR2的宽度w3相等。

本申请实施例中，设置多个第一沟槽TR1均匀分布于对应的第一导电类型的外延层21中，以及设置多个第二沟槽TR2均匀分布于对应的第二导电类型的外延层23中。如此，使得超结结构2中P柱和N柱的宽度大致相等。从而可以使得超结结构2中的P柱和N柱分布均匀，有利于后续继续基于超结结构2制备其他半导体器件。

此处，宽度相等是指比较对象的宽度值完全相等或者比较对象的宽度的差值位于一定范围中。

示例地，设置差值(w1-w2)与w1的比值在0.01～0.1之间，例如可以为0.01、0.05或者0.1。

示例地，设置差值(w3-w4)与w3的比值在0.01～0.1之间，例如可以为0.01、0.05或者0.1。

请参阅图2，在一些实施例中，提供了一种超结结构的制备方法，用于制备上述一些实施例中的超结结构。所述制备方法包括如下步骤。

S100，形成第一导电类型的外延层。

S200，于第一导电类型的外延层内形成多个第一沟槽。多个第一沟槽沿第一方向间隔排布，且各第一沟槽均沿第二方向延伸。

S300，形成第二导电类型的填充外延层及第二导电类型的外延层。第二导电类型的填充外延层位于第一沟槽内，第二导电类型的外延层覆盖第一导电类型的外延层的上表面及第二导电类型的填充外延层的上表面。

S400，于第二导电类型的外延层内形成多个第二沟槽。多个第二沟槽沿第二方向间隔排布，且各第二沟槽均沿第一方向延伸。

S500，于第二沟槽内形成第一导电类型的填充外延层。

本申请实施例中，先形成交替层叠的第一导电类型的外延层和第二导电类型的外延层。并且，于第一导电类型的外延层中形成沿第二方向延伸的第一沟槽以及位于第一沟槽中的第二导电类型的填充外延层；于第二导电类型的外延层中形成沿第一方向延伸的第二沟槽以及位于第二沟槽中的第一导电类型的填充外延层。如此，第一导电类型的外延层与第一导电类型的填充外延层具备相同的导电类型，二者可以共同构成超结结构中的柱状结构(例如P柱或者N柱)，而第二导电类型的外延层与第二导电类型的填充外延层具备相同的导电类型，二者可以共同构成超结结构中的另一柱状结构(例如N柱或者P柱)。并且，第一导电类型的填充外延层与第二导电类型的填充外延层的延伸方向不同。从而，增大了柱状结构之间的接触面积，进而提高了超结结构的电学性能(增大耐受电压、降低导通电阻等)。

请参阅图3，在步骤S100中，形成第一导电类型的外延层21。

示例地，可以采用诸如膜淀积工艺、化学气相沉积工艺、蒸发生长工艺、分子束外延工艺、物理气相沉积工艺或气相成膜工艺等制备获得第一导电类型的外延层21。

示例地，第一导电类型的外延层21的材料包括硅材料、碳化硅材料、砷化镓材料、氮化镓材料中的一种或多种。

示例地，可以在膜层制备过程中同步进行杂质元素掺杂，以获得第一导电类型的外延层21。或者，也可以在完成膜层制备后，对所获得的膜层进行杂质元素掺杂或者杂质元素注入以获得第一导电类型的外延层21。

示例地，第一导电类型可以包括N型或者P型。本申请对此不作限定。以下一些实施例中，以第一导电类型包括N型为例进行说明。

示例地，第一导电类型的外延层21中，杂质元素包括但不限于：磷、砷、铋或者锑。

示例地，第一导电类型的外延层21中，杂质元素的浓度取值范围包括：10^18/cm

示例地，第一导电类型的外延层21的厚度t1的取值范围包括：1μm～200μm。例如可以为1μm、10μm、50μm、100μm、150μm或者200μm。

请参阅图4，在步骤S200中，于第一导电类型的外延层21内形成多个第一沟槽TR1。多个第一沟槽TR1沿第一方向(例如X方向)间隔排布，且各第一沟槽TR1均沿第二方向(例如Y方向)延伸。

示例地，图形化第一导电类型的外延层21，形成多个第一沟槽TR1。

此处，可以通过对图形化参数以及图形化位置进行调整，以获得具有不同形成位置和/或不同形成深度的第一沟槽TR1。

示例地，可以通过控制图形化时长等参数，使得第一沟槽TR1的深度等于第一导电类型的外延层21的厚度t1。

示例地，通过对图形化掩膜板的形状进行控制，使得相邻第一沟槽TR1之间的第一导电类型的外延层21的宽度w2与第一沟槽TR1的宽度w1相等。

请参阅图5，在步骤S300中，形成第二导电类型的填充外延层22及第二导电类型的外延层23。第二导电类型的填充外延层22位于第一沟槽TR1内，第二导电类型的外延层23覆盖第一导电类型的外延层21的上表面及第二导电类型的填充外延层22的上表面。

示例地，可以采用膜淀积工艺、化学气相沉积工艺或气相成膜工艺等于第一沟槽TR1中形成第二导电类型的填充外延层22，并覆盖第一导电类型的外延层21的上表面及第二导电类型的填充外延层22的上表面形成第二导电类型的外延层23。

示例地，第二导电类型可以包括P型或者N型，并与前述第一导电类型不同。本申请对此不作限定。以下一些实施例中，以第二导电类型包括P型为例进行说明。

示例地，第二导电类型的外延层23中，杂质元素包括但不限于：硼、铟或者镓。

示例地，第二导电类型的外延层23中，杂质元素的浓度取值范围包括：10^18/cm

示例地，第二导电类型的外延层23的厚度t2的取值范围包括：1μm～200μm。例如可以为1μm、10μm、50μm、100μm、150μm或者200μm。

示例地，第二导电类型的填充外延层22与第二导电类型的外延层23可以采用相同材料、使用相同工艺、同步制备获得。也即，可以采用同种工艺于第一沟槽TR1中形成具备第二导电类型的材料层，该材料层还覆盖第一导电类型的外延层21的上表面。如此，该第二导电类型的材料层位于第一沟槽TR1中的部分成为第二导电类型的填充外延层22，而位于第一导电类型的外延层21的上表面的部分则成为第二导电类型的外延层23。第二导电类型的外延层23与位于其下方的第二导电类型的填充外延层22为一体结构。此外，第二导电类型的外延层23与第二导电类型的填充外延层22的材料类型相同，掺杂类型相同，掺杂杂质相同，且掺杂浓度也可以相同。

请参阅图6和图7，在步骤S400中，于第二导电类型的外延层23内形成多个第二沟槽TR2。多个第二沟槽TR2沿第二方向(例如Y方向)间隔排布，且各第二沟槽TR2均沿第一方向(例如X方向)延伸。

示例地，图形化第二导电类型的外延层23，形成多个第二沟槽TR2。

此处，可以通过对图形化参数以及图形化位置进行调整，以获得具有不同形成位置和/或不同形成深度的第二沟槽TR2。

示例地，可以通过控制图形化时长等参数，使得第二沟槽TR2的深度等于第二导电类型的外延层23的厚度t2。

示例地，通过对图形化掩膜板的形状进行控制，使得相邻第一沟槽TR1之间的第二导电类型的外延层23的宽度w4与第二沟槽TR2的宽度w3相等。

请参阅图8，在步骤S500中，于第二沟槽TR2内形成第一导电类型的填充外延层24。

示例地，可以采用诸如膜淀积工艺、化学气相沉积工艺、蒸发生长工艺、分子束外延工艺、物理气相沉积工艺或气相成膜工艺等制备获得第一导电类型的填充外延层24。

请参阅图9，在一些实施例中，所述于第二沟槽内形成第一导电类型的填充外延层之后，所述制备方法还包括如下步骤。

S600，于第二导电类型的外延层的上表面及第一导电类型的填充外延层的上表面形成又一第一导电类型的外延层。

S700，于上一步骤中形成的第一导电类型的外延层内形成多个第一沟槽，该步骤中的多个第一沟槽沿第一方向间隔排布，且各第一沟槽均沿第二方向延伸。

S800，于上一步骤中形成的第一沟槽内形成第二导电类型的填充外延层。

本申请实施例中，通过形成又一第一导电类型的外延层，并基于此第一导电类型的外延层继续形成对应的第一沟槽、第二导电类型的填充外延层。如此，可以获得具备较长长度的P柱结构和N柱结构。进一步提高了超结结构的性能。

请参阅图10，在步骤S600中，于第二导电类型的外延层23的上表面及第一导电类型的填充外延层24的上表面形成又一第一导电类型的外延层21。

此处，第一导电类型的外延层21可以与位于其下方的第一导电类型的填充外延层24采用相同材料、使用同种工艺、同步制备获得。

示例地，采用同种工艺于第二沟槽TR2中形成具备第一导电类型的材料层，该材料层还覆盖第二导电类型的外延层23的上表面。如此，该第一导电类型的材料层位于第二沟槽TR2中的部分成为第一导电类型的填充外延层24，而位于第二导电类型的外延层23的上表面的部分则成为又一第一导电类型的外延层21。此第一导电类型的外延层21与位于其下方的第一导电类型的填充外延层24为一体结构。

请参阅图11，在步骤S700中，于上一步骤中形成的第一导电类型的外延层21内形成多个第一沟槽TR1，该步骤中的多个第一沟槽TR1沿第一方向(例如X方向)间隔排布，且各第一沟槽TR1均沿第二方向(例如Y方向)延伸。

此处，可以参考步骤S200所提供的方法，制备获得多个第一沟槽TR1。

请参阅图12，在步骤S800中，于上一步骤中形成的第一沟槽TR1内形成第二导电类型的填充外延层22。

示例地，可以采用膜淀积工艺、化学气相沉积工艺或气相成膜工艺等于第一沟槽TR1中形成第二导电类型的填充外延层22。

需要说明的是，可以将执行步骤S600后所获得第一导电类型的外延层21作为超结结构2的顶层。也即，超结结构2的底层和顶层均为第一导电类型的外延层21。而位于超结结构2的中间层则可以参照以上一些实施例中所提供的制备方法制备获得。

示例地，在一些实施例中，所述于第二沟槽内形成第一导电类型的填充外延层之后，于第二导电类型的外延层的上表面及第一导电类型的填充外延层的上表面形成又一第一导电类型的外延层之前，所述制备方法还包括：重复上述步骤若干次。

以上实施例中，通过形成多层、交替层叠的第一导电类型的外延层21和第二导电类型的外延层23，以及位于第一导电类型的外延层21中的第一沟槽TR1和第二导电类型的填充外延层22，位于第二导电类型的外延层23中的第二沟槽TR2和第一导电类型的填充外延层24。能够获得具备较长长度的以及较大接触面积的P柱结构和N柱结构，从而可以大大提升超结结构2的性能。

此外，在本申请上述实施例中，除非本文中有明确的说明，所述方法中各步骤的执行并没有严格的顺序限制，这些步骤可以并不一定按照所描述的顺序执行，可以由其他的执行方式。而且，所述任一步骤的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些子步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。

请参阅图13和图14，在一些实施例中，可以基于上述一些实施例中所述的超结结构之上继续制备其他半导体器件(例如平面型栅极结构或者沟槽型栅极结构)，以获得具备良好电学性能的半导体器件结构。

请继续参阅图13，在一些实施例中，半导体器件结构包括：衬底1、如上述一些实施例中所述的超结结构2、顶层外延层3、栅极结构4以及覆盖介质层5。其中，超结结构2位于衬底1的上表面，衬底1的下表面形成有漏区A2。顶层外延层3位于超结结构2的上表面。顶层外延层3内形成有源区A1。栅极结构4位于顶层外延层3的上表面，栅极结构4沿第二方向延伸。源区A1位于栅极结构4相对的两侧。覆盖介质层5位于顶层外延层3的上表面，且覆盖栅极结构4。

此处，栅极结构4为平面型栅极结构。

示例地，栅极结构4包括覆盖顶层外延层3的上表面的栅介质层41以及覆盖栅介质层41的栅导电层42。

示例地，栅介质层41的材料可以包括：氧化硅、氮化硅或者氮氧化硅。

示例地，栅导电层42的材料可以包括：金属或者掺杂的多晶硅。

示例地，覆盖介质层5覆盖栅极结构4以及顶层外延层3未被栅极结构4所覆盖的部分表面。

示例地，源区A1和漏区A2可以根据产品需求不同，分别设置为N型掺杂和P型掺杂。本申请对此不作限定。

示例的，覆盖介质层5还设有开口，以利于将源区A1以及栅极结构4与对应的外部电路进行连接。

请继续参阅图14，在另一些实施例中，半导体器件结构包括：衬底1、如上述一些实施例中所述的超结结构2、顶层外延层3、栅极结构4以及覆盖介质层5。其中，超结结构2位于衬底1的上表面，衬底1的下表面形成有漏区A2。顶层外延层3位于超结结构2的上表面。顶层外延层3内形成有源区A1。栅极结构4位于顶层外延层3内，栅极结构4沿第二方向延伸。源区A1位于栅极结构4相对的两侧。覆盖介质层5位于顶层外延层3的上表面，且覆盖栅极结构4。

此处，栅极结构4为沟槽型栅极结构。

示例地，顶层外延层3之中设置有栅极沟槽。栅介质层41覆盖栅极沟槽的底壁和侧壁。栅导电层42覆盖栅介质层41表面并填充栅极沟槽。

请参阅图15，在一些实施例中，提供了一种半导体器件结构的制备方法，用于制备上述一些实施例中所述的半导体器件结构。该制备方法包括如下步骤。

S10，提供衬底。

S20，采用如前述一些实施例中所述的超结结构的制备方法于衬底的上表面制备超结结构。

S30，于超级结构的上表面形成顶层外延层。

S40，于顶层外延层的上表面形成栅极结构，栅极结构沿第二方向延伸。

S50，于顶层外延层内形成源区。源区位于栅极结构相对的两侧。

S60，于顶层外延层的上表面形成覆盖介质层，覆盖介质层覆盖栅极结构。

S70，于衬底的下表面形成漏区。

请参阅图3，在步骤S10中，提供衬底1。

示例地，衬底1可以采用半导体材料、绝缘材料、导体材料或者它们的材料种类的任意组合构成。衬底1可以为单层结构，也可以为多层结构。例如，衬底1可以是诸如硅(Si)衬底、硅锗(SiGe)衬底、硅锗碳(SiGeC)衬底、碳化硅(SiC)衬底、砷化镓(GaAs)衬底、砷化铟(InAs)衬底、磷化铟(InP)衬底或其它的III/V半导体衬底或II/VI半导体衬底。或者，还例如，衬底1可以是包括诸如Si和SiGe的叠层、Si和SiC的叠层、绝缘体上硅(SOI)或绝缘体上硅锗的层状衬底等。

请参阅图2至图8，在步骤S20中，采用如前述一些实施例中所述的超结结构的制备方法于衬底1的上表面制备超结结构2。

此处，超结结构2中，第一导电类型的外延层21和第二导电类型的外延层23的层数可以按照半导体器件结构的需求进行设置，本申请对此不作限定。本申请一些附图中，以超结结构2包括两个第一导电类型的外延层21和一个第二导电类型的外延层23为例进行了示意。

请参阅图13，在步骤S30中，于超级结构2的上表面形成顶层外延层3。

示例地，顶层外延层3可以包括掺杂的硅膜层。

请参阅图13，在步骤S40中，于顶层外延层3的上表面形成栅极结构4，栅极结构4沿第二方向(例如Y方向)延伸。

示例地，可以于顶层外延层3的上表面形成平面型栅极结构。具体地，形成覆盖顶层外延层3上表面的栅介质材料层以及覆盖栅介质材料层的栅导电材料层。对栅介质材料层和栅导电材料层进行图形化，获得栅介质层41和栅导电层42。栅介质层41与栅导电层42共同构成栅极结构4。

请继续参阅图13，在步骤S50中，于顶层外延层3内形成源区A1，源区A1位于栅极结构4相对的两侧。

示例地，利用栅极结构4作为掩膜，对顶层外延层3进行离子掺杂，以于栅极结构4相对的两侧的顶层外延层3中形成源区A1。

请继续参阅参阅图13，在步骤S60中，于顶层外延层3的上表面形成覆盖介质层5，覆盖介质层5覆盖栅极结构4。

示例地，覆盖介质层5的材料包括氧化硅、氮化硅、氮氧化硅、磷硅玻璃或者硼磷硅玻璃中的一种或多种。

请参阅图14和图16，在另一些实施例中，栅极结构4还可以为沟槽型栅极结构。对应的，所述制备方法包括步骤S40'，于顶层外延层3内形成栅极结构4，栅极结构4沿第二方向延伸。

示例地，于顶层外延层3中形成栅极沟槽，栅极沟槽还暴露出部分超结结构2。覆盖栅极沟槽的底壁、侧壁以及顶层外延层3的上表面形成栅介质材料层。填充栅极沟槽并覆盖栅介质材料层表面形成栅导电材料层。对顶层外延层3的上表面执行平坦化操作，去除栅介质材料层和栅导电材料层覆盖顶层外延层3的上表面的部分以分别形成栅介质层41和栅导电层42。栅介质层41和栅导电层42共同构成栅极结构4。

请继续参阅图14和图16，在步骤S70中，于所述衬底1的下表面形成漏区A2。

示例地，可以采用诸如离子注入或者离子掺杂等工艺于衬底1背离超结结构2的一侧表面形成漏区A2。使得衬底1、超结结构2、顶层外延层3、栅极结构4、覆盖介质层5、源区A1以及漏区A2可以共同构成超结型半导体器件，并使得该超结型半导体器件具备良好的性能(例如较大的耐受电压、较低的导通电阻等)。

在本说明书的描述中，参考术语“有些实施例”、“其他实施例”、“理想实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。

以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。