半导体器件及其制造方法

技术领域

本公开涉及半导体器件及其制造方法。

背景技术

半导体集成电路(IC)行业经历了快速的增长。IC材料和设计方面的技术进步已经产生了几代IC，其中每一代都比上一代具有更小和更复杂的电路。这样的进步增加了IC加工和制造的复杂性和挑战。

垂直导电沟槽MOSFET(metal oxide semiconductor field effecttransistors，金属氧化物半导体场效应晶体管)可以用作功率电子器件。当沟槽MOSFET处于导通状态时，电流在源极区和衬底之间垂直流动。减小MOSFET的单元间距对于减小器件尺寸和增加半导体芯片上有源器件的数量至关重要。此外，单元间距也会影响器件性能，例如在器件导通时源极与漏极之间的电阻率(Rdson)。减小单元间距受到制造工艺技术的限制，例如光刻工具解决最小临界尺寸和对准不同图案化层的能力。在这种情况下，提出以下公开内容。

发明内容

根据本公开的一个实施例，提供了一种制造半导体器件的方法，包括：在衬底的外延层上方形成硬掩模，其中，所述外延层具有N型杂质；在所述硬掩模上方形成经图案化的掩模；使用所述经图案化的掩模作为蚀刻掩模来蚀刻所述硬掩模和所述外延层，以在所述外延层中形成沟槽，其中，所述硬掩模的剩余部分覆盖所述外延层的最上表面，并且所述沟槽暴露所述外延层的侧壁；通过沿着与所述外延层的所述最上表面的法线不平行的倾斜方向将p型离子束引导到所述沟槽中来形成P阱区域，其中，在将所述p型离子束引导到所述沟槽中期间，通过所述硬掩模的所述剩余部分保护所述外延层的所述最上表面免受所述p型离子束的影响；以及在将所述p型离子束引导到所述沟槽中之后，在所述沟槽中形成栅极结构。

根据本公开的另一实施例，提供了一种制造半导体器件的方法，包括：在衬底的外延层上方形成硬掩模，其中，所述外延层具有N型杂质；经由开口蚀刻所述硬掩模和所述外延层以在所述外延层中形成沟槽，其中，所述硬掩模的剩余部分覆盖所述外延层的最上表面，并且所述沟槽暴露所述外延层的侧壁；在所述外延层上方沉积第一氧化物层并且过度填充所述沟槽；回蚀所述第一氧化物层，直到所述外延层的所述侧壁被所述沟槽暴露为止；形成第二氧化物层，所述第二氧化物层覆盖被所述沟槽暴露的所述外延层的所述侧壁；在形成所述第二氧化物层之后，在所述外延层中形成P阱区域；移除所述硬掩模的所述剩余部分、所述第一氧化物层和所述第二氧化物层；以及在所述沟槽中形成栅极结构。

根据本公开的又一实施例，提供了一种半导体器件，包括：衬底，具有半导体区域和位于所述半导体区域上方的外延层；第一栅极结构和第二栅极结构，设置在所述外延层中，所述第一栅极结构和所述第二栅极结构具有圆形底表面，其中，所述外延层具有横向位于所述第一栅极结构与所述第二栅极结构之间的P阱区域，并且所述P阱区域中的掺杂剂浓度沿着从所述第一栅极结构到所述第二栅极结构的方向变化。

附图说明

当结合附图阅读时，从以下详细描述中可以最好地理解本公开的各方面。应注意，根据工业中的标准实践，各种特征未按比例绘制。实际上，为了清楚讨论，可以任意增加或减小各种特征的尺寸。

图1至图14是根据本公开的一些实施例的处于各个制造阶段的半导体器件的横截面视图。

图15A和图15B是根据本公开的一些实施例的用于形成半导体器件的方法。

图16是根据本公开的一些实施例的半导体器件的横截面视图。

图17至图23是根据本公开的一些实施例的处于各个制造阶段的半导体器件的横截面视图。

图24是根据本公开的一些实施例的用于形成半导体器件的方法。

具体实施方式

下面的公开内容提供了用于实现所提供的主题的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅仅是示例而不意图是限制性的。例如，在下面的说明中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各种示例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且本身并不表示所讨论的各个实施例和/或配置之间的关系。

此外，本文中可能使用了空间相关术语(例如，“下方”、“之下”、“低于”、“以上”、“上部”等)，以易于描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可能被相应地解释。

图1至图14是根据本公开的一些实施例的处于各个制造阶段的半导体器件的横截面视图。

参考图1。图示提供了作为半导体衬底100的一部分的半导体区域102。半导体区域102可以具有晶体硅结构。替代地，半导体区域102可以由诸如硅锗之类的其他半导体材料形成。在一些实施例中，半导体区域102是重掺杂层，其掺杂有诸如磷或砷之类的n型杂质，例如杂质浓度在约10

在重掺杂半导体区域102上方，半导体衬底100还包括外延层104。外延层104是通过外延形成的，并且被轻掺杂有n型杂质。外延层104的杂质浓度可以在约10

然后，在外延层104上方形成衬垫氧化物层110和硬掩模112。在一些实施例中，通过对外延层104的顶部区域进行热氧化来形成衬垫氧化物层110，并且因此衬垫氧化物层110可以包括氧化硅(SiO

然后，在硬掩模112上形成经图案化的掩模M1。在一些实施例中，经图案化的掩模M1具有多个开口O1，其限定了在后续步骤中形成的栅极结构的位置(例如，图10-图14中的栅极结构170)。在一些实施例中，经图案化的掩模M1是光致抗蚀剂，并且可以通过光刻工艺形成。

参考图2。经由经图案化的掩模M1的开口O1来蚀刻衬垫氧化物层110、硬掩模112和外延层104，从而在外延层104中形成多个沟槽T1。更详细地，使用经图案化的掩模M1作为蚀刻掩模来对硬掩模112进行图案化。然后，使用硬掩模112作为蚀刻掩模来对衬垫氧化物层110和外延层104进行图案化。在一些实施例中，可以使用干法蚀刻、湿法蚀刻或其组合来蚀刻衬垫氧化物层110、硬掩模112和外延层104。在一些实施例中，每个沟槽T1具有圆形底表面。替代地，每个沟槽T1具有U形横截面轮廓。在一些实施例中，沟槽T1的最底端与半导体区域102分离。

参考图3。通过适当工艺(例如，剥离)来移除经图案化的掩模M1。然后，在硬掩模112上方沉积氧化物层120并且填充沟槽T1。在一些实施例中，氧化物层120完全填充沟槽T1。即，沟槽T1没有未被氧化物层120填充的部分。在一些实施例中，氧化物层120由SiO

参考图4。回蚀氧化物层120，以降低氧化物层120的顶表面。剩余氧化物层120保留在沟槽T1的下部。例如，降低氧化物层120，使得剩余氧化物层120的最上表面低于外延层104的最上表面。换句话说，氧化物层120的剩余部分设置在沟槽T1的底部。可以使用干法蚀刻、湿法蚀刻或其组合来蚀刻氧化物层120。在一些其他实施例中，在回蚀氧化物层120之前，对氧化物层120进行化学机械抛光(CMP)工艺以使氧化物层120的顶表面与硬掩模112的顶表面齐平。在一些实施例中，在回蚀工艺之后，氧化物层120的最大高度H1在约0.5μm至约3.5μm的范围内

参考图5A。在硬掩模112上方以及沟槽T1的侧壁上沉积氧化物层130。在一些实施例中，氧化物层130与硬掩模112、衬垫氧化物层110和外延层104是共形的。作为结果，通过共形沉积工艺(例如，CVD或ALD)来形成氧化物层130，持续时间短得足以形成共形层而不填充沟槽T1。在其中通过CVD形成氧化物层120和氧化物层130两者的一些实施例中，氧化物层120的沉积时间可以长于氧化物层130的沉积时间，因为氧化物层120被沉积以完全填充沟槽T1(参见图3)，而氧化物层130是与下面的结构共形的薄层。作为结果，图3中的氧化物层120的厚度比图5A中的氧化物层130更厚。在一些实施例中，氧化物层130由SiO

参考图5B。图5B示出了与图5A的实施例不同的其他实施例，其中，在由沟槽T1暴露的外延层104的表面上选择性地形成氧化物层131。在一些实施例中，可以经由热氧化工艺来形成氧化物层131。以此方式，氧化层131在外延层104的暴露表面上可以比在硬掩模112上具有更快的生长速率。在一些实施例中，硬掩模112的表面没有被氧化层131覆盖。即，在形成氧化物层131之后，硬掩模112的表面保持暴露。

参考图6A和图6B，其中，图6A遵循图5A的实施例，图6B遵循图5B的实施例。执行定向注入工艺以在外延层104中形成多个P阱区域140，其中，相对于外延层104的最上表面的垂直方向以倾斜角度将定向离子引导到外延层104。图6A和图6B中带有虚线的箭头表示入射到外延层104的离子束。更详细地，离子束从外延层104的侧壁经由沟槽T1被引导到外延层104，而硬掩模112阻挡入射离子束，使得离子束不能到达外延层104的顶表面。

在一些实施例中，定向注入工艺可以例如通过下方式来执行：经由沟槽T1的第一侧(例如，图6A和图6B中的沟槽T1的左侧)以在约30°至约60°的范围内的第一角度A1将第一定向离子I1引导至外延层104，从而经由沟槽T1的第一侧在外延层104中形成P阱区域140的部分。这里，角度A1表示第一定向离子I1的入射方向与外延层104的最上表面的法线之间的角度。在引导第一定向离子I1之后，经由沟槽T1的(与沟槽T1的第一侧相对的)第二侧(例如，图6A和图6B中的沟槽T1的右侧)以在约30°至约60°范围内的第二角度A2将第二定向离子I2引导至外延层104，从而经由沟槽T1的第二侧在外延层104中形成P阱区域140的其他部分。这里，角度A2表示第二定向离子I2的入射方向与外延层104的最上表面的法线之间的角度。在一些实施例中，第一沉积角度A1和第二沉积角度A2基本上具有相同的值，但是方向相反。在一些实施例中，如果第一角度A1和第二角度A2过小(例如，远小于30°)，则离子的轨迹可能过于陡峭，并且因此无法在外延层104中达到期望的横向深度。另一方面，如果第一角度A1和第二角度A2过大(例如，远大于60°)，则离子的轨迹可能过于水平，并且因此被硬掩模112阻挡。

在一些实施例中，在定向注入工艺之后，外延层104具有在横向上邻近P阱区域140的未掺杂区域1042。这是因为定向离子I1和I2无法从外延层104的侧壁到达非掺杂区域1042。例如，如图6A和图6B中的区域S1所示(以虚线绘制)，其中区域S1是外延层104的位于两个相邻沟槽T1之间的区域(和/或图10至图14中位于两个相邻栅极结构之间的区域)。如图所示，未掺杂区域1042横向位于两个P阱区域140之间。在一些实施例中，未掺杂区域1042的最上端与外延层104的最上表面基本上齐平。换句话说，在定向注入工艺之后，外延层104的区域S1的最上表面至少部分未被掺杂。在一些实施例中，区域S1在其相对侧上具有比其中部更高的掺杂剂浓度。例如，区域S1的中部(例如，未掺杂区域1042)没有P阱区域140的掺杂剂。

在一些实施例中，图6A和图6B的氧化物层130和131在定向注入工艺期间用作外延层104的保护层(例如，屏蔽层)，用于在定向注入工艺期间进行注入屏蔽并且减小沟道效应。在其中图6A和图6B的氧化物层130和131缺失的一些实施例中，外延层104的侧壁可以被沟槽T1暴露，并且因此离子I1和I2可以直接攻击外延层104的暴露侧壁并且可以在外延层104中引起缺陷。相应地，图6A和图6B的氧化物层130和131可以通过抑制由本文所述的定向注入工艺在外延层104中引起的缺陷来保护外延层104。

在一些实施例中，氧化物层120也可以充当掩模以阻挡离子I1和I2，从而防止离子I1和I2到达外延层104的不需要的区域，并且因此氧化物层120的高度H1影响P阱区域140的垂直深度。如上所述，氧化物层120的高度H1在约0.5μm至约3.5μm的范围内。在一些实施例中，如果氧化物层120的高度H1过低，则P阱区域140沿垂直方向可能过长；如果氧化物层120的高度H1过大，则P阱区域140沿垂直方向可能过短。

在本公开的一些实施例中，硬掩模112用于对外延层104进行图案化以在外延层104中形成沟槽T1。然后，可以使用相同的硬掩模112通过执行定向注入工艺在外延层104中形成P阱区域140。在一些实施例中，所有P阱区域140都形成在硬掩模112下方的区域中，并且因此P阱区域140可以被认为与硬掩模112基本上自对准。然而，在其中P阱区域是在后续步骤中(例如，在移除硬掩模112之后)形成的一些实施例中，可以应用附加掩模来限定P阱区域在外延层104中的位置。相应地，本公开的实施例提供一种形成自对准P阱区域的方法，并且还可以节省成本。

参考图7。移除图6A中的硬掩模112、衬垫氧化物110、氧化物层120和氧化物层130(以及图6B中的氧化物层131)。在一些实施例中，硬掩模112、衬垫氧化物110、氧化物层120和氧化物层130(或氧化物层131)可以经由诸如干法蚀刻、湿法蚀刻或其组合之类的适当蚀刻工艺来移除。在蚀刻工艺之后，外延层104的最上表面被暴露。在一些实施例中，在蚀刻工艺之后，暴露未掺杂区域1042。

参考图8A。执行退火工艺以对图7的P阱区域140进行重新分布以形成P阱区域142。更详细地，执行退火工艺以横向扩散图7的P阱区域140的掺杂剂。例如，如位于两个相邻沟槽T1之间的区域S1中所示，图7的P阱区域140的掺杂剂通过热力学扩散到图7的未掺杂区域1042，使得未掺杂区域1042变为掺杂区域1044，如图8A所示。换句话说，在退火工艺之后，区域S1中的外延层104的最上表面是完全掺杂区域。在一些实施例中，退火工艺可以在约800℃至约1200℃之间的温度下执行约30分钟至约240分钟。

参考图8B，其中，图8B是示出图8A的区域S1中的掺杂剂浓度分布的曲线图。图8B的垂直轴是掺杂剂浓度，并且图8B的水平轴是图8A中的区域S1的横向位置(例如，从左沟槽T1到右沟槽T1)。如图8B所示，掺杂剂浓度在区域S1中横向变化。更详细地，区域S1在其相对侧(其靠近图8A中的沟槽T1)具有较高的掺杂剂浓度。这是因为掺杂剂最初是从区域S1的相对侧被驱动到区域S1中的，如图6A和图6B所示。另一方面，因为退火工艺将掺杂剂从区域S1的相对侧扩散到区域S1的中部，所以区域S1的中部处的掺杂剂浓度低于在区域S1的相对侧处的掺杂剂浓度。可以在区域S1的最上表面处发现该特性。即，掺杂剂浓度沿着外延层104的区域S1的最上表面变化。

参考图9。沉积与外延层104共形的栅极电介质层150。栅极电介质层150对沟槽T1形成衬里。栅极电介质层150可以是氧化物层，例如，氧化硅、二氧化硅(SiO

参考图10。栅极电极层160被沉积在栅极电介质层150上方并且填充沟槽T1。在一些实施例中，栅极电极层160可以是多晶硅。在一些实施例中，栅极电极层160可以是掺杂的多晶硅。在一些实施例中，通过在低压工艺室内热分解硅烷(SiH

参考图11。执行化学机械抛光(CMP)工艺以移除过多的栅极电极层160(参见图10)和栅极电介质层150，直到暴露外延层104。在CMP工艺之后，沟槽T1中的栅极电极层160的剩余部分可以被称为栅极电极162，并且沟槽T1中的栅极电介质层150的剩余部分可以被称为栅极电介质152。在一些实施例中，在每个沟槽T1内，栅极电极162和栅极电介质152可以被统称为栅极结构170。

参考图12。在外延层104上方形成经图案化的掩模M2。在一些实施例中，经图案化的掩模M2具有开口O2，其暴露栅极结构170以及外延层104的邻近栅极结构170的部分的顶表面。另一方面，外延层104的部分被经图案化的掩模M2覆盖。然后，执行注入工艺以经由开口O2在外延层104的暴露部分中形成多个N+源极区域180。N+源极区域180可以被称为重掺杂N+区域180。

在一些实施例中，图12的注入工艺包括将离子I3引导至外延层104。在一些实施例中，离子I3的入射方向基本垂直于外延层104的顶表面。即，离子I3的入射方向与外延层104的顶表面的法线基本对准。在一些其他实施例中，离子I3的入射方向与外延层104的顶表面的法线之间的角度在约0°至约7°的范围内。在所描绘的实施例中，因为栅极结构170没有被经图案化的掩模M2覆盖，所以栅极结构170的至少最上部分可能被离子I3无意地掺杂。在一些其他实施例中，栅极结构170被经图案化的掩模M2覆盖，使得栅极结构170将不会被离子I3掺杂。

如以上关于图6A和图6B所讨论的，定向离子I1和I2以倾斜角度入射到外延层104。在一些实施例中，图12的离子I3与图6A和图6B中描述的离子I1和I2相比更垂直于外延层104的顶表面。换句话说，图12的离子I3的入射方向与外延层104的顶表面的法线之间的角度小于图6A和图6B的离子I1和I2的入射方向与外延层104的顶表面的法线之间的角度。

参考图13。移除经图案化的掩模M2，并且在外延层104上方形成经图案化的掩模M3。在一些实施例中，经图案化的掩模M3具有暴露外延层104的部分的开口O3。另一方面，N+源极区域180和栅极结构170被经图案化的掩模M3覆盖。然后，执行注入工艺以经由开口O3在外延层104的暴露部分中形成多个P+体区域。在一些实施例中，P+体区域190中的掺杂剂浓度高于P阱区域142中的掺杂剂浓度。

在一些实施例中，图13的注入工艺包括将离子I4引导至外延层104。在一些实施例中，离子I4的入射方向基本垂直于外延层104的顶表面。即，离子I4的入射方向与外延层104的顶表面的法线基本对准。在一些其他实施例中，离子I4的入射方向与外延层104的顶表面的法线之间的角度在约0°至约7°的范围内。

如以上关于图6A和图6B所讨论的，定向离子I1和I2以倾斜角度入射到外延层104。在一些实施例中，图13的离子I4比图6A和图6B中描述的离子I1和I2相比更垂直于外延层104的顶表面。换句话说，图13的离子I4的入射方向与外延层104的顶表面的法线之间的角度小于图6A和图6B的离子I1和I2的入射方向与外延层104的顶表面的法线之间的角度。

参考图14。移除经图案化的掩模M3。因此形成半导体器件10。在一些实施例中，半导体器件10是金属氧化物硅场效应晶体管(MOSFET)器件。因为栅极结构170被形成在外延层104的沟槽T1中，所以半导体器件10也可以被称为沟槽MOSFET。在一些其他实施例中，半导体器件10也可以被称为UMOS(U形沟槽MOSFET)。

注意，P阱区域142具有部分142T，其中，P阱区域142的部分142T在图12和图13的工艺期间被经图案化的掩模M2和M3保护。在一些实施例中，P阱区域142的部分142T位于半导体器件10的端子区域10T内。端子区域10T可以被视为位于半导体器件10的边界处的区域。典型地，半导体器件10的该区域不具有电路功能，并且因此位于该区域内的P阱区域142的部分142T不经历图12和图13的注入工艺。另一方面，半导体器件10的单元区域10C内的其他部分可以经历图12和图13的注入工艺。单元区域10C可以被视为半导体器件10的执行某些功能操作的区域。

图15A和图15B示出了根据本公开的一些实施例的制造方法1000。虽然方法1000被图示和/或描述为一系列动作或事件，但是应当理解，该方法不限于图示的顺序或动作。因此，在一些实施例中，可以以与图示的顺序不同的顺序执行动作，和/或可以同时执行动作。此外，在一些实施例中，图示的动作或事件可以被细分为多个动作或事件，其可以在分开的时间执行，或者与其他动作或子动作同时地执行。在一些实施例中，可以省略一些图示的动作或事件，并且可以包括其他未图示的动作或事件。

在框S101处，在衬底的外延层上方形成衬垫氧化物层、硬掩模层和第一经图案化的掩模。图1示出了与框S101中的动作相对应的一些实施例的示意图。

在框S102处，蚀刻衬垫氧化物层、硬掩模和外延层以在外延层中形成沟槽。图2示出了与框S102中的动作相对应的一些实施例的示意图。

在框S103处，移除第一经图案化的掩模，并且在硬掩模层上方沉积第一氧化物层并填充外延层的沟槽。图3示出了与框S103中的动作相对应的一些实施例的示意图。

在框S104处，回蚀第一氧化物层。图4示出了与框S104中的动作相对应的一些实施例的示意图。

在框S105处，在外延层的沟槽的侧壁上沉积第二氧化物层。图5A和图5B示出了与框S105中的动作相对应的一些实施例的示意图。

在框S106处，执行定向注入工艺以在外延层中形成多个P阱区域。图6A和图6B示出了与框S106中的动作相对应的一些实施例的示意图。

在框S107处，移除硬掩模层、衬垫氧化物、第一氧化物层和第二氧化物层。图7示出了与框S107中的动作相对应的一些实施例的示意图。

在框S108处，执行退火工艺以对P阱区域进行重新分布。图8示出了与框S108中的动作相对应的一些实施例的示意图。

在框S109处，在外延层的沟槽中沉积栅极电介质层。图9示出了与框S109中的动作相对应的一些实施例的示意图。

在框S110处，在栅极电介质层上方沉积栅极电极层，并且填充外延层的沟槽。图10示出了与框S110中的动作相对应的一些实施例的示意图。

在框S111处，执行化学机械抛光(CMP)工艺以移除多余的栅极电极层和栅极电介质层以形成栅极结构。图11示出了与框S111中的动作相对应的一些实施例的示意图。

在框S112处，在外延层上方形成第二经图案化的掩模，并且执行第一注入工艺以在外延层中形成N+源极区域。图12示出了与框S112中的动作相对应的一些实施例的示意图。

在框S113处，移除第二经图案化的掩模，在外延层上方形成第三经图案化的掩模，并且执行第二注入工艺以在外延层中形成P+体区域。图13示出了与框S113中的动作相对应的一些实施例的示意图。

在框S114处，移除第三经图案化的掩模。图14示出了与框S114中的动作相对应的一些实施例的示意图。

参考图16。图16是根据本公开的一些实施例的半导体器件。图16中的半导体器件与图14中的半导体器件的不同之处在于，图16中的半导体区域202是P型区域。在一些实施例中，半导体区域202是重掺杂层，其掺杂有诸如硼(B)、镓(Ga)、铟(In)、铝(Al)之类的p型杂质，例如杂质浓度在约10

图17至图23是根据本公开的一些实施例的处于各个制造阶段的半导体器件的横截面视图。

参考图17。图17的结构类似于在图8A和图8B中描述的结构。图17的一些元件与图8A的元件相同或相似，并且因此这类元件被标记为相同的，并且为简洁起见将不再重复结构细节。图17与图8A的不同之处在于，外延层104的沟槽T2比图8A中的沟槽T1深。在一些实施例中，图17的P阱区域142通过与关于图3至图8B中描述的相同或相似的方法形成，并且因此不再重复相关细节。

参考图18。在外延层104上方和沟槽T2中形成栅极电介质层300。栅极电介质层300对沟槽T2形成衬里。栅极电介质层300可以是氧化物层，例如，氧化硅、二氧化硅(SiO

参考图19。在沟槽T2中并且在栅极电介质层300上方形成多个栅极电极310。在一些实施例中，栅极电极310可以是多晶硅。在一些实施例中，可以例如通过以下方式来形成栅极电极310：在外延层104上方沉积毯式栅极电极层并且填充沟槽T2，然后通过回蚀刻工艺使用蚀刻剂来降低栅极电极层的顶表面，该蚀刻剂以比蚀刻栅极电介质材料(例如，氧化硅)更快的蚀刻速率蚀刻栅极电极材料(例如，多晶硅)。在一些实施例中，对栅极电极层执行回蚀工艺，使得栅极电极310的顶表面低于外延层104的最顶表面。在一些其他实施例中，对栅极电极层执行回蚀工艺，使得栅极电极310的顶表面低于P阱区域142的最底端。

参考图20。使用例如湿法蚀刻来移除栅极电介质层300的部分，直到位于未被栅极电极310密封的区域中的外延层104的顶表面和侧壁是干净的。在一些实施例中，执行蚀刻工艺，使得栅极电介质层300的位于沟槽T2的下部内的部分不被蚀刻。即，在蚀刻工艺之后，栅极电介质层300的至少部分保留在栅极电极310和外延层104之间。蚀刻工艺可以是例如使用以下蚀刻剂(例如，稀释的HF)的选择性蚀刻工艺，该蚀刻剂蚀刻栅极电介质材料(例如，氧化硅)，而不蚀刻层104中的外延材料(例如，单晶硅)和栅极电极材料(例如多晶硅)。

参考图21。在栅极电极310上方并且沿着外延层104的暴露表面形成栅极电介质层320。在一些实施例中，栅极电介质层320被形成为覆盖和密封栅极电极310。在一些实施例中，栅极电极310可以互换地称为底部屏蔽电极310。在一些实施例中，栅极电介质层320比在图18中形成的栅极电介质层300更薄。栅极沟槽侧壁上的薄栅极电介质层320提供降低栅极阈值电压的优点。

参考图22。在外延层104的沟槽T2中形成多个栅极电极330。在一些实施例中，栅极电极330可以是多晶硅。在一些实施例中，可以例如通过以下方式来形成栅极电极330：在外延层104上方沉积毯式栅极电极层并且填充沟槽T2，然后通过CMP工艺移除多余的栅极电极层，直到外延层104的顶表面被暴露。在一些实施例中，在每个沟槽T2中，剩余的栅极电介质层300、栅极电极310、剩余的栅极电介质层320和栅极电极330可以被统称为栅极结构340。

参考图23。在外延层104中形成N+源极区域180和P+体区域190，并且形成半导体器件20。在一些实施例中，图23的半导体器件20可以被称为屏蔽栅沟槽(SGT)FET。通常，SGTFET在栅极电极(例如，栅极电极330)下方包括屏蔽电极(例如，栅极电极320)。屏蔽栅极(例如，栅极电极320)和栅极电极(例如，栅极电极330)通过用作电极间电介质的电介质层(例如，栅极电介质层320)彼此绝缘。

在一些实施例中，半导体器件20包括单元区域20C和端子区域20T，其与图14中描述的半导体器件10的单元区域10C和端子区域10T相似。N+源极区域180和P+体区域190通过与图12至图14中讨论的相似或相同的方法形成，并且因此为了简洁起见将不再重复相关细节。

图24是根据本公开的一些实施例的用于形成半导体器件的方法。虽然方法2000被图示和/或描述为一系列动作或事件，但是应当理解，该方法不限于图示的顺序或动作。因此，在一些实施例中，可以以与图示的顺序不同的顺序执行动作，和/或可以同时执行动作。此外，在一些实施例中，图示的动作或事件可以被细分为多个动作或事件，其可以在分开的时间执行，或者与其他动作或子动作同时地执行。在一些实施例中，可以省略一些图示的动作或事件，并且可以包括其他未图示的动作或事件。

在一些实施例中，可以在方法2000的框201之前执行一些操作，例如在关于图1至图8B的框S101至108中描述的操作。相应地，图17示出了方法2000的框201的初始结构。

在框S201处，在外延层上方和外延层的沟槽中形成第一栅极电介质层。图18示出了与框S201中的动作相对应的一些实施例的示意图。

在框S202处，在沟槽中并且在第一栅极电介质层上方形成多个第一栅极电极。图19示出了与框S202中的动作相对应的一些实施例的示意图。

在框S203处，移除第一栅极电介质层300的部分以暴露外延层的表面。图20示出了与框S203中的动作相对应的一些实施例的示意图。

在框S204处，在第一栅极电极上方并且沿着外延层的暴露表面形成第二栅极电介质层。图21示出了与框S204中的动作相对应的一些实施例的示意图。

在框S205处，在外延层的沟槽中形成多个第二栅极电极。图22示出了与框S205中的动作相对应的一些实施例的示意图。

在框S206处，在外延层中形成N+源极区域和P+体区域。图23示出了与框S206中的动作相对应的一些实施例的示意图。

基于以上讨论，可以看出本公开提供了优点。然而，应当理解，其他实施例可以提供附加优点，并且在本文中不必公开所有优点，并且对于所有实施例不需要特定的优点。一个优点是硬掩模层用于对外延层进行图案化以在外延层中形成沟槽。然后，可以通过定向注入工艺使用相同的硬掩模层在外延层中形成P阱区域。P阱区域被形成在硬掩模层下方的外延层的区域中，并且因此P阱区域可以被认为与硬掩模层基本自对准，并且因此用于限定P阱区域的位置的附加掩模可以被省略，这将减少工艺成本和工艺时间。

在本公开的一些实施例中，一种方法包括：在衬底的外延层上方形成硬掩模，其中，外延层具有N型杂质；在硬掩模上方形成经图案化的掩模；使用经图案化掩模作为蚀刻掩模来蚀刻硬掩模和外延层以在外延层中形成沟槽，其中，硬掩模的剩余部分覆盖外延层的最上表面，并且沟槽暴露外延层的侧壁；通过沿着与外延层的最上表面的法线不平行的倾斜方向将p型离子束引导到沟槽来中形成P阱区域，其中，在将p型离子束引导到沟槽中期间，通过硬掩模的剩余部分保护外延层的最上表面免受p型离子束的影响；以及在将p型离子束引导到沟槽中之后，在沟槽中形成栅极结构。

在本公开的一些实施例中，一种方法，包括：在衬底的外延层上方形成硬掩模，其中，外延层具有N型杂质；经由开口蚀刻硬掩模和外延层以在外延层中形成沟槽，其中，硬掩模的剩余部分覆盖外延层的最上表面，并且沟槽暴露外延层的侧壁；在外延层上方沉积第一氧化物层并且过度填充沟槽；回蚀第一氧化物层直到外延层的侧壁被沟槽暴露；形成第二氧化物层，其覆盖由沟槽暴露的外延层的侧壁；在形成第二氧化物层之后，在外延层中形成P阱区域；移除硬掩模的剩余部分、第一氧化物层和第二氧化物层；以及在沟槽中形成栅极结构。

在本公开的一些实施例中，一种半导体器件包括衬底、第一栅极结构和第二栅极结构。衬底具有半导体区域和位于半导体区域上方的外延层。第一栅极结构和第二栅极结构设置在外延层中，第一栅极结构和第二栅极结构具有圆形底表面，其中，外延层具有横向位于第一栅极结构和第二栅极结构之间的P阱区域，并且P阱区域中的掺杂剂浓度沿着从第一栅极结构到第二栅极结构的方向变化。

以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例或示例的相同目的和/或实现本文介绍的实施例或示例的相同优点的基础。本领域技术人员还应该认识到，这样的等同配置不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。

示例1.一种制造半导体器件的方法，包括：在衬底的外延层上方形成硬掩模，其中，所述外延层具有N型杂质；在所述硬掩模上方形成经图案化的掩模；使用所述经图案化的掩模作为蚀刻掩模来蚀刻所述硬掩模和所述外延层，以在所述外延层中形成沟槽，其中，所述硬掩模的剩余部分覆盖所述外延层的最上表面，并且所述沟槽暴露所述外延层的侧壁；通过沿着与所述外延层的所述最上表面的法线不平行的倾斜方向将p型离子束引导到所述沟槽中来形成P阱区域，其中，在将所述p型离子束引导到所述沟槽中期间，通过所述硬掩模的所述剩余部分保护所述外延层的所述最上表面免受所述p型离子束的影响；以及在将所述p型离子束引导到所述沟槽中之后，在所述沟槽中形成栅极结构。

示例2.根据示例1所述的方法，还包括：在所述沟槽中形成所述栅极结构之前，移除所述硬掩模的所述剩余部分以暴露所述外延层的所述最上表面。

示例3.根据示例1所述的方法，其中，所述P阱区域位于所述硬掩模的所述剩余部分的正下方。

示例4.根据示例1所述的方法，还包括：在引导所述p型离子束之前，在所述沟槽的底部中形成第一氧化物层，其中，所述外延层的所述侧壁的上部在形成所述第一氧化物层之后保持暴露。

示例5.根据示例4所述的方法，还包括：在形成所述第一氧化物层之后并且在引导所述p型离子束之前，形成第二氧化物层，所述第二氧化物层覆盖所述外延层的所述侧壁的上部。

示例6.根据示例5所述的方法，还包括：在引导所述p型离子束之后，移除所述第一氧化物层和所述第二氧化物层。

示例7.根据示例1所述的方法，还包括：在形成所述栅极结构之后，将n型离子束从所述外延层的所述最上表面引导到所述外延层以在所述外延层中形成n型源极区域。

示例8.根据示例7所述的方法，其中，所述p型离子束的倾斜方向与所述外延层的所述最上表面的法线之间的第一角度大于所述n型离子束的入射方向与所述外延层的所述最上表面的法线之间的第二角度。

示例9.根据示例1所述的方法，还包括：在形成所述栅极结构之前，对所述P阱区域执行退火工艺。

示例10.一种制造半导体器件的方法，包括：在衬底的外延层上方形成硬掩模，其中，所述外延层具有N型杂质；经由开口蚀刻所述硬掩模和所述外延层以在所述外延层中形成沟槽，其中，所述硬掩模的剩余部分覆盖所述外延层的最上表面，并且所述沟槽暴露所述外延层的侧壁；在所述外延层上方沉积第一氧化物层并且过度填充所述沟槽；回蚀所述第一氧化物层，直到所述外延层的所述侧壁被所述沟槽暴露为止；形成第二氧化物层，所述第二氧化物层覆盖被所述沟槽暴露的所述外延层的所述侧壁；在形成所述第二氧化物层之后，在所述外延层中形成P阱区域；移除所述硬掩模的所述剩余部分、所述第一氧化物层和所述第二氧化物层；以及在所述沟槽中形成栅极结构。

示例11.根据示例10所述的方法，其中，沉积所述第一氧化物层被执行以使得所述第一氧化物层具有第一厚度，形成所述第二氧化物层被执行以使得所述第二氧化物层具有第二厚度，并且所述第一厚度大于所述第二厚度。

示例12.根据示例10所述的方法，其中，形成所述第二氧化物层被执行以使得所述第二氧化物层从所述硬掩模的所述剩余部分的顶表面延伸至所述外延层的所述侧壁。

示例13.根据示例10所述的方法，其中，所述第二氧化物层是通过氧化所述外延层的所述侧壁来形成的。

示例14.根据示例10所述的方法，其中，在所述外延层中形成所述P阱区域包括：相对于所述外延层的所述最上表面的法线以倾斜角度将p型离子束引导到所述外延层，其中，所述P阱区域被形成在所述硬掩模的剩余部分下方。

示例15.根据示例14所述的方法，其中，所述硬掩模的所述剩余部分防止所述离子束到达所述外延层的所述最上表面。

示例16.根据示例14所述的方法，其中，所述倾斜角度在约30°至约60°的范围内。

示例17.根据示例10所述的方法，其中，形成所述栅极结构包括：在所述沟槽中形成栅极电介质，其中，所述栅极电介质是通过热氧化工艺形成的，并且所述P阱区域在所述热氧化工艺之后的轮廓与所述P阱区域在所述热氧化工艺之前的轮廓不同；以及在所述栅极电介质上方形成栅极电极。

示例18.一种半导体器件，包括：衬底，具有半导体区域和位于所述半导体区域上方的外延层；第一栅极结构和第二栅极结构，设置在所述外延层中，所述第一栅极结构和所述第二栅极结构具有圆形底表面，其中，所述外延层具有横向位于所述第一栅极结构与所述第二栅极结构之间的P阱区域，并且所述P阱区域中的掺杂剂浓度沿着从所述第一栅极结构到所述第二栅极结构的方向变化。

示例19.根据示例18所述的半导体器件，其中，沿着从所述第一栅极结构到所述第二栅极结构的所述方向，所述P阱区域：在所述P阱区域靠近所述第一栅极结构的第一侧处具有第一掺杂剂浓度；在所述P阱区域靠近所述第二栅极结构的第二侧处具有第二掺杂剂浓度；并且在所述P阱区域的中部处具有第三掺杂剂浓度，其中，所述第一掺杂剂浓度和所述第二掺杂剂浓度高于所述第三掺杂剂浓度。

示例20.根据示例19所述的半导体器件，还包括：多个重掺杂N型区域，位于所述P阱区域的所述第一侧和所述第二侧上方；以及重掺杂P型区域，位于所述P阱区域的所述中部上方。