制造半导体器件的方法和半导体器件

技术领域

本申请的实施例涉及制造半导体器件的方法和半导体器件。

背景技术

随着半导体工业在追求更高的器件密度、更高的性能和更低的成本的过程中进入纳米技术工艺节点，来自制造和设计问题的挑战引起了诸如鳍式场效应晶体管(Fin FET)的三维设计的发展。鳍式FET器件通常包括具有高高宽比的半导体鳍，并且在其中形成半导体晶体管器件的沟道和源极/漏极区域。利用沟道和源极/漏极区域的增加的表面积的优势，在鳍结构的侧面上方并沿着鳍结构的侧面(例如，包裹)形成栅极，以产生更快、更可靠和更好控制的半导体晶体管器件。在某些器件中，可以在Fin FET的源极/漏极(S/D)部分中使用利用例如硅锗(SiGe)、碳化硅(SiC)和/或磷化硅(SiP)的应变材料来增强载流子迁移率。

发明内容

本申请的一些实施例提供了一种制造半导体器件的方法，所述方法包括：在设置在半导体衬底上方的半导体鳍上方形成第一介电层；在所述第一介电层上方形成第二介电层；使所述第二介电层凹进至每个半导体的顶部之下；在凹进的第二介电层上方形成第三介电层；使所述第三介电层凹进至每个半导体鳍的顶部之下，从而形成设置在所述半导体鳍之间的壁鳍，所述壁鳍包括凹进的第三介电层和设置在所述凹进的第三介电层下方的所述凹进的第二介电层；使所述第一介电层凹进至所述壁鳍的顶部之下；在每个半导体鳍的上部和所述壁鳍的上部上方形成鳍衬垫层，所述壁鳍从凹进的第一介电层突出；蚀刻所述鳍衬垫层并且使所述半导体鳍凹进；以及分别在凹进的半导体鳍上方形成源极/漏极外延层，其中，所述源极/漏极外延层通过所述壁鳍彼此分隔开。

本申请的另一些实施例提供了一种制造半导体器件的方法，所述方法包括：在设置在半导体衬底上方的多个半导体鳍上方形成第一介电层，从而在相邻的半导体鳍之间保留第一间隔；在所述第一介电层上方形成第二介电层，从而使得所述第一间隔由所述第二介电层完全填充；使所述第二介电层凹进至所述多个半导体鳍的每个的顶部之下，从而在由所述第一介电层覆盖的相邻半导体鳍之间的凹进的第二介电层之上形成第二间隔；在所述凹进的第二介电层上方形成第三介电层，从而使得所述第二间隔由第三介电层完全填充；使所述第三介电层凹进至所述多个半导体鳍的每个的顶部之下，从而形成设置在相邻半导体鳍之间的壁鳍；使所述第一介电层凹进至每个所述壁鳍的顶部之下；在所述多个半导体鳍的每个的上部和每个所述壁鳍的上部上方形成牺牲栅极结构，所述壁鳍从凹进的第一介电层突出；在所述多个半导体鳍的每个的上部和每个所述壁鳍的上部上方形成鳍衬垫层，所述壁鳍从凹进的第一介电层突出并且由所述牺牲栅极结构覆盖；蚀刻所述鳍衬垫层并且使所述多个半导体鳍凹进；分别在多个凹进的半导体鳍上方形成源极/漏极外延层；以及用金属栅极结构替换所述牺牲栅极结构，其中，所述源极/漏极外延层通过所述壁鳍彼此分隔开。

本申请的又一些实施例提供了一种半导体器件，包括：第一半导体鳍和第二半导体鳍，设置在半导体衬底上方并且在第一方向上延伸；隔离绝缘层，设置在所述第一半导体鳍和所述第二半导体鳍之间；壁鳍，在所述第一方向上延伸，其中，所述壁鳍的下部嵌入所述隔离绝缘层中，并且所述壁鳍的上部从所述隔离绝缘层突出；栅极结构，设置在所述第一半导体鳍的沟道区域和所述第二半导体鳍的沟道区域上方并且在与所述第一方向交叉的第二方向上延伸；第一源极/漏极外延层和第二源极/漏极外延层，所述第一源极/漏极外延层设置在所述第一半导体鳍的源极/漏极区域上方，并且所述第二源极/漏极外延层设置在所述第二半导体鳍的源极/漏极区域上方，其中：所述第一源极/漏极外延层和所述第二源极/漏极外延层通过所述壁鳍分隔开，所述壁鳍包括下部介电层和设置在所述下部介电层上方并且由与所述下部介电层不同的材料制成的上部介电层，以及所述上部介电层包括介电常数高于所述下部介电层和所述隔离绝缘层的介电材料。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1示出了根据本公开实施例的半导体FET器件的顺序制造操作的各个阶段中的一个。

图2示出了根据本公开实施例的半导体FET器件的顺序制造操作的各个阶段中的一个。

图3示出了根据本公开实施例的半导体FET器件的顺序制造操作的各个阶段中的一个。

图4示出了根据本公开实施例的半导体FET器件的顺序制造操作的各个阶段中的一个。

图5示出了根据本公开实施例的半导体FET器件的顺序制造操作的各个阶段中的一个。

图6示出了根据本公开实施例的半导体FET器件的顺序制造操作的各个阶段中的一个。

图7示出了根据本公开实施例的半导体FET器件的顺序制造操作的各个阶段中的一个。

图8A、图8B、图8C、图8D和图8E示出了根据本公开实施例的半导体FET器件的顺序制造操作的各个阶段中的一个。

图9示出了根据本公开实施例的半导体FET器件的顺序制造操作的各个阶段中的一个。

图10示出了根据本公开实施例的半导体FET器件的顺序制造操作的各个阶段中的一个。

图11示出了根据本公开实施例的半导体FET器件的顺序制造操作的各个阶段中的一个。

图12A和图12B示出了根据本公开实施例的半导体FET器件的顺序制造操作的各个阶段中的一个。

图13A和图13B示出了根据本公开实施例的半导体FET器件的顺序制造操作的各个阶段中的一个。

图14A和图14B示出了根据本公开实施例的半导体FET器件的顺序制造操作的各个阶段中的一个。

图15A和图15B示出了根据本公开的另一实施例的半导体FET器件的顺序制造操作的各个阶段中的一个。

图16A和图16B示出了根据本公开的另一实施例的半导体FET器件的顺序制造操作的各个阶段中的一个。

图17A和图17B示出了根据本公开实施例的半导体FET器件的顺序制造操作的各个阶段中的一个。

图18A和图18B示出了根据本公开的另一实施例的半导体FET器件的顺序制造操作的各个阶段中的一个。

图19A和图19B示出根据本公开的另一实施例的半导体FET器件的顺序制造操作的各个阶段中的一个。

图20A和20B示出了根据本公开的其它实施例的半导体FET器件的顺序制造操作的各个阶段中的一个。

具体实施方式

以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，元件的尺寸不限于公开的范围或值，但是可以依赖于器件的工艺条件和/或期望的性能。此外，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简单和清楚，各个部件可以以不同的比例任意地绘制。

而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。此外，术语“由...制成”可以表示“包括”或“由...组成”。在本公开中，短语“A、B和C中的一个”是指“A、B和/或C”(A、B、C、A和B、A和C、B和C或A、B和C)，除非另有说明，否则不表示来自A的一个元件，来自B的一个元件和来自C的一个元件。

确定诸如fin FET(FinFET)的场效应晶体管(FET)的器件性能的因素之一是外延源极/漏极结构的形状。特别地，当使FinFET的源极/漏极区域凹进并且然后在其中形成外延源极/漏极层时，蚀刻基本上限定了外延源极/漏极结构的形状。此外，当两个相邻的鳍结构彼此靠近时，外延层不期望地彼此合并。

在本公开中，采用壁鳍结构(介电伪鳍结构)来物理和电分离相邻的源极/漏极外延层并限定源极/漏极外延层的形状。最佳的源极/漏极形状可以改善FinFET的Ion/Ioff电流比，并可以改善器件性能。

图1至图13B示出了根据本公开的半导体器件的顺序制造操作的各个阶段的视图。应该理解，可以在图1至图13B所示的工艺之前、期间和之后提供额外的操作，对于方法的额外实施例，可以替换或消除以下描述的一些操作。操作/工艺的顺序可以互换。

如图1所示，在衬底10上方制造一个或多个鳍结构20。衬底10是例如p型硅衬底，其杂质浓度在约1×10

鳍结构20可以通过任何合适的方法图案化。例如，可以使用包括双重图案化工艺或多重图案化工艺的一种或多种光刻工艺图案化鳍结构20。通常，双重图案化或多重图案化工艺结合光刻和自对准工艺，从而允许创建具有例如间距小于使用单个直接光刻工艺可获得的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层，并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后可以使用剩余的间隔件来图案化鳍结构20。在一些实施例中，用于蚀刻衬底10的硬掩模图案22保留在鳍结构20的顶部上。在一些实施例中，图案22包括氧化硅、氮化硅、SiON和其它合适的材料的一层或多层。在某些实施例中，硬掩模图案22包括氮化硅。

如图1所示，四个鳍结构20从衬底10朝Z方向突出、在Y方向上延伸，并且以恒定的间距在X方向上彼此相邻设置。然而，鳍结构的数量不限于四个。该数量可以是一个、两个、三个或五个或更多。另外，可以在鳍结构20的两侧附近设置一个或多个伪鳍结构，以改善图案化工艺中的图案保真度。鳍结构20的宽度在一些实施例中在约5nm至约40nm的范围内，并且在某些其它实施例中在约7nm至约15nm的范围内。鳍结构20的高度在一些实施例中在约100nm至约300nm的范围内，并且在其它实施例中在约50nm至100nm的范围内。鳍结构20之间的间隔在一些实施例中在约5nm至约80nm的范围内，并且在其它实施例中可以在约7nm至20nm的范围内。鳍结构的间距在一些实施例中在约10nm至约120nm的范围内，并且在其它实施例中在约14nm至约35nm的范围内。然而，本领域技术人员将认识到，贯穿说明书描述的尺寸和值仅是示例，并且可以改变以适合集成电路的不同规模。在一些实施例中，鳍式FET器件是n型鳍式FET。在其它实施例中，鳍式FET器件是p型鳍式FET。

如图2所示，在形成鳍结构20之后，在鳍结构20上方形成第一介电层30。第一介电层30包括通过LPCVD(低压化学气相沉积)、等离子体CVD或原子层沉积(ALD)或任何其它合适的成膜方法形成的一个或多个绝缘材料层，绝缘材料诸如氧化硅、氮氧化硅、氮化硅、SiOC、SiCN或SiOCN。在某些实施例中，氧化硅用作第一介电层30。在一些实施例中，如图2所示，第一介电层30共形地形成在鳍结构20上方，从而使得在相邻鳍结构之间形成第一间隔25。第一介电层30的厚度调节为使得在一些实施例中，间隔S1在约5nm至约40nm的范围内，并且在某些实施例中，在约7nm至约15nm的范围内。

如图3所示，在形成第一介电层30之后，在第一介电层30上方形成第二介电层35。第二介电层35的材料不同于第一介电层30的材料。在一些实施例中，第二介电层35包括通过LPCVD、等离子体CVD或ALD或任何其它合适的成膜方法形成的一个或多个绝缘材料层，绝缘材料诸如氧化硅、氮氧化硅或氮化硅、SiOC、SiCN或SiOCN。在一些实施例中，第二介电层35由氮化硅制成。如图3所示，在一些实施例中，第二介电层35完全填充第一间隔25并覆盖第一介电层30的顶部。在其它实施例中，在第一间隔25的底部分中形成空隙。在一些实施例中，在第一介电层30和第二介电层35之间形成一个或多个附加介电层。在一些实施例中，在形成第二介电层35之后，实施诸如回蚀工艺或化学机械抛光(CMP)工艺的平坦化操作以平坦化第二介电层35的上表面。

接下来，通过使用合适的干和/或湿蚀刻操作，将第二介电层35向下凹进至鳍结构20的顶部之下，如图4所示。由于第二介电层35由与第一介电层30不同的材料制成，因此第二介电层35相对于第一介电层30被选择性地蚀刻。如图4所示，在凹进的第二介电层35上方形成第二间隔37。在一些实施例中，凹进的第二介电层35的上表面具有V形或U形。

此外，如图5所示，在使第二介电层35凹进之后，在第一介电层30和凹进的第二介电层35上方形成第三介电层40。第三介电层40的材料不同于第一介电层30和第二介电层35的材料。在一些实施例中，第三介电层40包括相对于多晶硅蚀刻的蚀刻速率低于第二介电层的材料。在一些实施例中，第三介电层40包括高k介电材料。在一些实施例中，第三介电层40包括介电常数(k)高于第二介电层35和/或第一介电层30的介电材料。当凹进的第二介电层35的上表面具有V形或U形时，第三介电层40的底部具有V形或U形。

在一些实施例中，第三介电层40包括一种或多种未掺杂的氧化铪(例如，HfO

接下来，通过使用适当的干和/或湿蚀刻操作，将第三介电层40向下凹进至鳍结构20的顶部之下，以形成壁鳍50(伪介电鳍)，如图6所示。由于第三介电层40由与第一介电层30不同的材料制成，因此第三介电层40相对于第一介电层30被选择性地蚀刻。如图6所示，在壁鳍50(凹进的第三介电层40)上方形成第三间隔42。如图6所示，壁鳍50包括形成在凹进的第二介电层35上的凹进的第三介电层40，作为混合鳍结构。在一些实施例中，凹进的第三介电层30的上表面具有V形或U形。

然后，通过使用合适的干和/或湿蚀刻操作，使第一介电层30向下凹进至鳍结构20的顶部之下，从而暴露壁鳍50的上部，如图7所示。由于第一介电层30由与第二介电层35和第三介电层40不同的材料制成，所以第一介电层30相对于第二和第三介电层被选择性地蚀刻。凹进的第一介电层30用作隔离绝缘层(例如，浅沟槽隔离(STI))以将一个鳍结构与相邻鳍结构电隔离。

随后，在鳍结构20和壁鳍50的沟道区域上方形成牺牲栅极结构60，如图8A至图8C所示。图8B是平面图，图8A是对应于图8B的线X1-X1的截面图，并且图8C是对应于图8B的线Y1-Y1的截面图。牺牲栅极结构60包括牺牲栅极介电层62和牺牲栅电极层64。在一些实施例中，牺牲栅极结构60还包括位于牺牲栅电极层64上方的硬掩模层。在一些实施例中，硬掩模层包括第一硬掩模层66A和第二硬掩模层66B。

在隔离绝缘层30、鳍结构20和壁鳍结构50上方形成用于牺牲栅极介电层的毯式层和毯式多晶硅层，然后实施图案化操作以获得如图8A和图8B所示的牺牲栅极结构60。在一些实施例中，通过使用包括作为第一硬掩模层66A的氮化硅层和作为第二硬掩模层66B的氧化物层的硬掩模来实施多晶硅层的图案化。在其它实施例中，第一硬掩模层66A可以是氧化硅，第二硬掩模层66B可以是氮化硅。在一些实施例中，牺牲栅极介电层62通过氧化形成。在其它实施例中，牺牲栅极介电层62通过CVD、PVD、ALD、电子束蒸发或其它合适的膜沉积工艺形成。在这种情况下，如图8D所示，牺牲栅极介电层62也形成在隔离绝缘层30和壁鳍结构50上，并且也形成在侧壁间隔件65和鳍结构20之间。在一些实施例中，牺牲栅极介电层62的厚度在约1nm至约5nm的范围内。

如图8B所示，在X方向上延伸的两个牺牲栅极结构60在Y方向上彼此相邻设置。然而，牺牲栅极结构的数量不限于两个。该数量可以是一个、三个、四个或五个或更多。另外，可以在牺牲栅极结构60的两侧附近设置一个或多个伪栅极结构，以改善图案化工艺中的图案保真度。在一些实施例中，牺牲栅极结构60的宽度在约5nm至约40nm的范围内，并且在某些实施例中，可以在约7nm至约15nm的范围内。

如图8B所示，在一些实施例中，壁鳍结构50围绕鳍结构。取决于鳍结构20之间沿Y方向的间隔，壁鳍结构50沿Y方向的宽度小于、等于或大于壁鳍结构50沿X方向的宽度。在一些实施例中，当鳍结构20之间沿Y方向的间隔较小时，在鳍结构的端部之间不形成壁鳍结构。在一些实施例中，当鳍结构20之间沿Y方向的间隔较大时，形成没有第二介电层和第三介电层中的一个的壁鳍结构，或者在鳍结构的端部之间不形成壁鳍结构。在一些实施例中，在鳍结构20之间沿Y方向的间隔上方形成伪栅极结构。

此外，如图8B和图8C所示，在牺牲栅极结构60的侧面上形成栅极侧壁间隔件65。在牺牲栅极结构60上方形成用于栅极侧壁间隔件65的绝缘材料层。以共形的方式沉积绝缘材料层，使得其形成为在牺牲栅极结构60的诸如侧壁的垂直表面、水平表面和顶部上分别具有基本相等的厚度。在一些实施例中，绝缘材料层的厚度在从约5nm至约20nm的范围内。绝缘材料层包括SiN、SiON和SiCN或任何其它合适的介电材料中的一种或多种。绝缘材料层可以通过ALD或CVD或任何其它合适的方法形成。接下来，通过各向异性蚀刻去除绝缘材料层的水平部分，从而形成栅极侧壁间隔件65。在一些实施例中，栅极侧壁间隔件65包括两至四个不同的绝缘材料层。

此外，在一些实施例中，如图8E所示，将牺牲栅极结构60切割成多块牺牲栅极结构。在相邻的多块牺牲栅极结构之间形成绝缘隔离塞69。在一些实施例中，如图8E所示，隔离插塞69覆盖壁鳍结构50。在其它实施例中，至少去除第三介电层40，并且然后形成隔离插塞69。在某些实施例中，去除第三介电层40和至少一部分第二介电层35，并且然后形成隔离插塞69。隔离插塞69包括通过LPCVD、等离子体CVD或原子层沉积(ALD)或任何其它合适的成膜方法形成的一个或多个介电材料层，介电材料诸如氧化硅、氮氧化硅、氮化硅、SiOC、SiCN或SiOCN。

随后，如图9所示，在鳍结构20和壁鳍结构50的源极/漏极区域上方形成鳍衬垫层70。图9是对应于图8B的线X2-X2的截面图。

鳍衬垫层70包括通过LPCVD、等离子体CVD或原子层沉积(ALD)或任何其它合适的成膜方法形成的一个或多个绝缘材料层，绝缘材料诸如氧化硅、氮氧化硅、氮化硅、SiOC、SiCN或SiOCN。在某些实施例中，氮化硅用作鳍衬垫层70。在一些实施例中，鳍衬垫层70的厚度在从约5nm到约20nm的范围内。

然后，如图10所示，通过各向异性蚀刻去除鳍衬垫层70的水平部分。通过该蚀刻，鳍结构20的源极/漏极区域的顶部和壁鳍结构50的顶部暴露，并且鳍衬垫层70保留在鳍结构20的侧面上作为鳍侧壁。

此外，如图11所示，通过使用合适的蚀刻操作使鳍结构20的源极/漏极区域凹进。在蚀刻操作期间，鳍侧壁70也凹进至壁鳍结构50的顶部之下，如图11所示。由于壁鳍结构50的上部(由例如氧化铪制成的凹进的第三介电层40)由与鳍侧壁70(例如，氮化硅)不同的材料制成，因此没有使壁鳍结构50凹进。虽然在一些实施例中下部(凹进的第二介电层35)由与鳍侧壁70相同的材料制成，但是由于凹进蚀刻是各向异性蚀刻，所以凹进的第二介电层35基本未被蚀刻。

随后，如图12A和图12B所示，在凹进鳍结构20上方形成一个或多个源极/漏极外延层80。图12B是对应于图8B的线Y1-Y1的截面图。

在一些实施例中，源极/漏极外延层80包括用于n型FET的SiP、SiAs、SiCP、SiPA和SiC，以及用于p型FET的SiGe、GeSn和SiGeSn中的一种或多种。对于p型FET，在一些实施例中，源极/漏极外延层80掺杂有B(硼)。在一些实施例中，源极/漏极外延层包括多个层。在一些实施例中，通过LPCVD工艺、分子束外延、原子层沉积或任何其它合适的方法外延生长源极/漏极外延层80。在约400至800℃的温度和约1至200Torr的压力下，使用诸如SiH

在图11中，H1是凹进蚀刻之前鳍结构20的源极/漏极区域距隔离绝缘层30的上表面的高度，H2是凹进蚀刻之后鳍侧壁70距隔离绝缘层的上表面的高度，并且H3是凹进蚀刻之前的鳍结构20的源极/漏极区域的顶部与凹进蚀刻之后的鳍结构20的源极/漏极区域的顶部之间的距离。H4是壁鳍结构50距隔离绝缘层30的上表面的高度，并且H5是壁鳍结构50的凹进的第三介电层40的高度。此外，如图10所示，S2是具有鳍衬垫层70的鳍结构20和具有鳍衬垫层70的壁鳍结构50之间的间隔。

在一些实施例中，取决于半导体器件的设计和/或工艺要求，比率H2/H1在约0.13至0.17的范围内。在一些实施例中，比率H2/H1在约0.13至0.144的范围内(第一种情况)、在约0.144至0.156的范围内(第二种情况)或在约0.156至0.17的范围内(第三种情况)。在一些实施例中，取决于半导体器件的设计和/或工艺要求，比率H3/H1在约0.88至1.0的范围内。在一些实施例中，比率H3/H1在约0.88至0.92的范围内(第一种情况)、在约0.92至0.96的范围内(第二种情况)或在约0.96至1.0的范围内(第三种情况)。

当H2/H1和/或H3/H1超过上限时，形成在凹进鳍结构上的源极/漏极外延层80具有相对较小的体积，并且当H2/H1和/或H3/H1低于下限时，则难以控制源极/漏极外延层的生长方向和/或相邻的源极/漏极外延层80可能合并。

在一些实施例中，比率H4/H1在约0.6至约0.9的范围内，并且在其它实施例中在约0.7至0.8的范围内。当H4/H1超过上限时，源极/漏极外延层80的体积变小，并且当H4/H1低于下限时，相邻的源极/漏极外延层80可能合并。

在一些实施例中，比率H4/S2在约1.5至约4.5的范围内，并且在其它实施例中在约2.0至3.5的范围内。当H4/S2超过上限时，源极漏极外延层80的体积变小，并且当H4/H1低于下限时，相邻的源极/漏极外延层80可能合并。

应该注意，通过控制壁鳍结构的高度H4，可以控制鳍侧壁的高度H2。如下所述，高度H2影响源极/漏极外延层80的体积。换句话说，通过控制壁鳍高度H4(例如，凹进的第二和/或第三介电层的厚度)，可以控制源极/漏极外延层80的体积。

然后，在源极/漏极外延层80和牺牲栅极结构60上方形成一个或多个层间介电(ILD)层90。用于ILD层90的材料包括包含Si、O、C和/或H的化合物，诸如氧化硅、SiCOH和SiOC。可以将诸如聚合物的有机材料用于ILD层90。在形成ILD层90之后，实施诸如CMP的平坦化操作，从而暴露牺牲栅电极层64的顶部。在一些实施例中，在形成ILD层90之前，形成接触蚀刻停止层，诸如氮化硅层或氮氧化硅层。

然后，去除牺牲栅电极层64和牺牲栅极介电层62，从而形成栅间隔。可以使用等离子体干蚀刻和/或湿蚀刻来去除牺牲栅极结构。当牺牲栅电极层64是多晶硅并且ILD层90是氧化硅时，可以使用诸如TMAH溶液的湿蚀刻剂来选择性地去除牺牲栅电极层64。此后，使用等离子体干蚀刻和/或湿蚀刻去除牺牲栅极介电层62。

在去除牺牲栅电极层64和牺牲栅极介电层62之后，在栅极间隔中形成金属栅极结构100，如图13A和图13B所示。图13B是对应于图8B的线Y1-Y1的截面图。金属栅极结构100包括栅极介电层102和金属栅电极层106。在一些实施例中，栅极介电层102包括一个或多个介电材料层，介电材料诸如氧化硅、氮化硅或高k介电材料、其它合适的介电材料和/或它们的组合。高k介电材料的示例包括HfO

随后，在栅极介电层102上方形成金属栅电极层106。栅电极层106包括一个或多个导电材料层，导电材料诸如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC，TaSiN、金属合金、其它合适的材料和/或它们的组合。可以通过CVD、ALD、电镀或其它合适的方法来形成栅电极层106。还在ILD层90的上表面上方沉积用于栅极介电层102和栅电极层106的材料。然后，通过使用例如CMP来平坦化在ILD层90上形成的用于栅电极层的材料，直至露出ILD层90的顶面。

在本公开的一些实施例中，一个或多个功函调整层104插入在栅极介电层102和栅电极层106之间，如图13A和图13B所示。功函调整层104由诸如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的单层或两种或多种这些材料的多层制成。对于n沟道FET，将TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi中的一种或多种用作功函调整层，并且对于p沟道FET，将TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co中的一种或多种用作功函调整层104。可以通过ALD、PVD、CVD、电子束蒸发或其它合适的工艺来形成功函调整层104。此外，功函调整层104可以针对可以使用不同金属层的n沟道FET和p沟道FET分别形成。

在一些实施例中，在平坦化操作之后，使金属栅极结构100凹进并且在凹进的栅电极层上方形成覆盖绝缘层(未示出)。覆盖绝缘层包括基于氮化硅的材料的一层或多层，诸如SiN。覆盖绝缘层可以通过沉积绝缘材料以及随后的平坦化操作来形成。

应当理解，FET经过进一步的CMOS工艺以形成各种部件，诸如接触件/通孔、互连金属层、介电层、钝化层等。

图14A至图16B和图17A至图19B是关于H1、H2和H3具有不同尺寸的情况之间的比较。

图14A和图14B以及图17A和图17B对应于以上第一种情况，其中比率H2/H1在约0.13至0.144的范围内(第一种情况)并且比率H3/H1在约0.88至0.92的范围内。图15A和图15B以及图18A和图18B对应于以上第二种情况，其中H2/H1在约0.144至0.156的范围内，并且比率H3/H1在约0.92至0.96的范围内。图16A和图16B以及图19A和图19B对应于以上第三种情况，其中H2/H1在约0.156至0.17的范围内，并且比率H3/H1在约0.96至1.0的范围内。

在第一种情况下，源极/漏极外延层80的截面形状是如图17A所示的基本整个圆形(例如，椭圆形)，并且在这三种情况下体积最大。在一些实施例中，突出量C1(即，从鳍结构20的顶部(沟道区域)至源极/漏极外延层的顶部的距离)在约1nm至约5nm的范围内。源极/漏极外延层80的宽度W1和高度L1在三种情况中最大。

在第二种情况下，源极/漏极外延层80的截面形状具有如图18A所示的椭圆形上部形状和半菱形下部形状。在一些实施例中，突出量C1在约±1nm的范围内。C1的负值意味着源极/漏极外延层的顶部低于鳍结构20(沟道区域)的顶部。

在第三种情况下，源极/漏极外延层80的截面形状为如图19A所示的基本菱形形状，并且在三种情况下体积最小。在一些实施例中，突出量C1在约-5nm至约-1nm的范围内。

在一些实施例中，壁鳍结构中的凹进的第二介电层35和凹进的第三介电层40之间的界面位于凹进的第一介电层(隔离绝缘层)30的上表面之上。在其它实施例中，如图20A所示，壁鳍结构中的凹进的第二介电层35和凹进的第三介电层40之间的界面位于隔离绝缘层30的上表面之下。在某些实施例中，如图20B所示，壁鳍结构中的凹进的第二介电层35和凹进的第三介电层40之间的界面与凹进的第一介电层(隔离绝缘层)30的上表面基于位于相同的高度(±2nm)。当凹进的第三介电层40在第一介电层30的上表面之上延伸太远时，凹进的第三介电层40可能弯曲。当凹进的第二介电层完全嵌入隔离绝缘层30中时，衬垫层70的蚀刻不影响壁鳍结构。

根据本公开的实施例，通过采用具有至少两层由不同材料制成的混合壁鳍结构，更容易调节壁鳍结构的高度。此外，通过将高k介电材料用于第三介电层，可以在鳍衬垫蚀刻和/或鳍凹进蚀刻期间保护壁鳍结构。通过调节壁鳍结构的高度，可以控制源极/漏极外延层的体积和/或形状。

应该理解，不是所有的优势都有必要在此处讨论，没有特定的优势对于所有实施例或实例都是需要的，并且其它实施例或实例可以提供不同的优势。

根据本公开的一个方面，在制造半导体器件的方法中，在设置在半导体衬底上方的半导体鳍上方形成第一介电层，在第一介电层上方形成第二介电层，使第二介电层凹进至每个半导体的顶部之下，在凹进的第二介电层上方形成第三介电层，并且使第三介电层凹进至每个半导体鳍的顶部之下，从而形成设置在半导体鳍之间的壁鳍。壁鳍包括凹进的第三介电层和设置在凹进的第三介电层下方的凹进的第二介电层。使第一介电层凹进至壁鳍的顶部之下，在每个半导体鳍的上部和壁鳍的上部上方形成鳍衬垫层，壁鳍从凹进的第一介电层突出，使鳍衬垫层凹进并且使半导体鳍凹进，并且分别在凹进的半导体鳍上方形成源极/漏极外延层。源极/漏极外延层通过壁鳍彼此分隔开。在以上或以下一个或多个实施例中，第一介电层、第二介电层和第三介电层由彼此不同的介电材料制成。在以上或以下一个或多个实施例中，第三介电层包括氧化铪。在以上或以下一个或多个实施例中，第二介电层包括氮化硅。在以上或以下一个或多个实施例中，第一介电层包括氧化硅。在以上或以下一个或多个实施例中，在蚀刻鳍衬垫层时，保留形成在每个半导体鳍的上部上方的鳍衬垫层的一部分。在以上或以下一个或多个实施例中，在蚀刻鳍衬垫层时，形成在壁鳍的上部上方的鳍衬垫被完全去除。在以上或以下一个或多个实施例中，鳍衬垫层包括氮化硅。在以上或以下一个或多个实施例中，源极/漏极外延层与壁鳍的凹进的第三介电层接触。

根据本公开的另一方面，在制造半导体器件的方法中，在设置在半导体衬底上方的多个半导体鳍上方形成第一介电层，从而在相邻的半导体鳍之间保留第一间隔，在第一介电层上方形成第二介电层，从而使得第一间隔由第二介电层完全填充，使第二介电层凹进至多个半导体鳍的每个的顶部之下，从而在由第一介电层覆盖的相邻半导体鳍之间的凹进的第二介电层之上形成第二间隔，在凹进的第二介电层上方形成第三介电层，从而使得第二间隔由第三介电层完全填充，使第三介电层凹进至多个半导体鳍的每个的顶部之下，从而形成设置在相邻半导体鳍之间的壁鳍，使第一介电层凹进至每个壁鳍的顶部之下，在多个半导体鳍的每个的上部和每个壁鳍的上部上方形成牺牲栅极结构，壁鳍从凹进的第一介电层突出，在多个半导体鳍的每个的上部和每个壁鳍的上部上方形成鳍衬垫层，壁鳍从凹进的第一介电层突出并且未由牺牲栅极结构覆盖，蚀刻鳍衬垫层并且使多个半导体鳍凹进，分别在多个凹进的半导体鳍上方形成源极/漏极外延层，以及用金属栅极结构替换牺牲栅极结构。源极/漏极外延层通过壁鳍彼此分隔开。在以上或以下一个或多个实施例中，第一介电层、第二介电层和第三介电层由彼此不同的介电材料制成。在以上或以下一个或多个实施例中，第三介电层包括选自由氧化铪、氧化铝、氧化锌和氧化锆组成的组中的至少一种。在以上或以下一个或多个实施例中，第一介电层包括氧化硅，并且第二介电层包括氮化硅。在以上或以下一个或多个实施例中，在蚀刻鳍衬垫层时，保留形成在多个半导体鳍的每个的上部上方的鳍衬垫层的一部分，并且完全去除形成在壁鳍的每个的上部上方的鳍衬垫。在以上或以下一个或多个实施例中，壁鳍的每个中的凹进的第二介电层和凹进的第三介电层之间的界面位于凹进的第一介电层的上表面之上。在以上或以下一个或多个实施例中，在形成第一介电层之前，在多个半导体鳍的每个的顶部上形成硬掩模图案。在以上或以下一个或多个实施例中，第一间隔由第二介电层完全填充。

根据本公开的另一方面，在制造半导体器件的方法中，在设置在半导体衬底上方的半导体鳍上方形成第一介电层，在第一介电层上方形成第二介电层，使第二介电层凹进至每个半导体鳍的顶部之下，在凹进的第二介电层上方形成第三介电层，使第三介电层凹进至半导体鳍的顶部之下，从而形成设置在半导体鳍之间的壁鳍。壁鳍包括凹进的第三介电层和设置在凹进的第三介电层下方的凹进的第二介电层。第一介电层凹进至壁鳍的顶部之下。形成牺牲栅极结构，使未由牺牲栅极结构覆盖的半导体鳍凹进，并且分别在凹进的半导体鳍上方形成源极/漏极外延层。源极/漏极外延层通过壁鳍彼此分隔开。在以上或以下一个或多个实施例中，源极/漏极外延层与壁鳍的凹进的第三介电层接触。在以上或以下一个或多个实施例中，壁鳍中的凹进的第二介电层和凹进的第三介电层之间的界面位于凹进的第一介电层的上表面之下。

根据本公开的一个方面，半导体器件包括：第一半导体鳍和第二半导体鳍，设置在半导体衬底上方并且在第一方向上延伸；隔离绝缘层，设置在第一半导体鳍和第二半导体鳍之间；壁鳍，在第一方向上延伸，其中，壁鳍的下部嵌入隔离绝缘层中，壁鳍的上部从隔离绝缘层突出；栅极结构，设置在第一半导体鳍的沟道区域和第二半导体鳍的沟道区域上方并且在与第一方向交叉的第二方向上延伸；第一源极/漏极外延层和第二源极/漏极外延层，第一源极/漏极外延层设置在第一半导体鳍的源极/漏极区域上方，第二源极/漏极外延层设置在第二半导体鳍的源极/漏极区域上方。第一源极/漏极外延层和第二源极/漏极外延层通过壁鳍分隔开。壁鳍包括下部介电层和设置在下部介电层上方并且由与下部介电层不同的材料制成的上部介电层。上部介电层包括介电常数高于下部介电层和隔离绝缘层的介电材料。在以上或以下一个或多个实施例中，上部介电层包括选自由HfO

根据本公开的另一方面，半导体器件包括：第一半导体鳍和第二半导体鳍，设置在半导体衬底上方；隔离绝缘层，设置在第一半导体鳍和第二半导体鳍之间；壁鳍，在第一方向上延伸，其中，壁鳍的下部嵌入隔离绝缘层中，壁鳍的上部从隔离绝缘层突出；栅极结构，设置在第一半导体鳍的沟道区域和第二半导体鳍的沟道区域上方，第一源极/漏极外延层和第二源极/漏极外延层，第一源极/漏极外延层设置在第一半导体鳍的源极/漏极区域上方，第二源极/漏极外延层设置在第二半导体鳍的源极/漏极区域上方；以及第一鳍衬垫层和第二鳍衬垫层，第一鳍衬垫层设置在第一源极/漏极外延层的底部分上，第二鳍衬垫层设置在第二源极/漏极外延层的底部分上。第一源极/漏极外延层和第二源极/漏极外延层通过壁鳍分隔开，壁鳍包括下部介电层和设置在下部介电层上方并且由与下部介电层不同的材料制成的上部介电层，并且上部介电层、下部介电层和隔离绝缘层由彼此不同的材料制成。在以上或以下一个或多个实施例中，上部介电层包括掺杂的或未掺杂的氧化铪。在以上或以下一个或多个实施例中，下部介电层包括氮化硅。在以上或以下一个或多个实施例中，鳍衬垫层包括氮化硅。在以上或以下一个或多个实施例中，壁鳍中的下部介电层和上部介电层之间的界面位于隔离绝缘层的上表面之上。在以上或以下一个或多个实施例中，壁鳍中的下部介电层和上部介电层之间的界面位于鳍衬垫层的顶部之上。在以上或以下一个或多个实施例中，壁鳍中的下部介电层和上部介电层之间的界面位于第一源极/漏极外延层和第二源极/漏极外延层中至少一个沿栅极延伸方向具有最宽宽度的水平面之下。在以上或以下一个或多个实施例中，第一源极/漏极外延层和第二源极/漏极外延层与壁鳍的上部接触。在以上或以下一个或多个实施例中，在壁鳍中的下部介电层之下没有形成空隙。

根据本公开的另一方面，半导体器件包括：半导体鳍，设置在半导体衬底上方并在第一方向上延伸；隔离绝缘层，设置在半导体衬底上方；壁鳍，设置在衬底上方，其中，每个壁鳍的下部嵌入隔离绝缘层中，并且壁鳍的上部从隔离绝缘层突出，栅极结构，设置在每个半导体鳍的沟道区域上方；以及源极/漏极外延层，分别设置在半导体鳍的源极/漏极区域上方。源极/漏极外延层分别通过壁鳍与相邻的源极/漏极外延层分隔开，每个壁鳍均包括下部介电层和设置在下部介电层上方并且由与下部介电层不同的材料制成的上部介电层。上部介电层包括介电常数大于下部介电层和隔离绝缘层的介电材料。在以上或以下一个或多个实施例中，栅极结构设置在壁鳍上方。在以上或以下一个或多个实施例中，上部介电层包括掺杂的或未掺杂的氧化铪。

上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。